DE10128903C2 - Schaltungsanordnung zur Speicherung digitaler Daten - Google Patents
Schaltungsanordnung zur Speicherung digitaler DatenInfo
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/26—Sensing or reading circuits; Data output circuits
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- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Description
Die vorliegende Erfindung betrifft eine Schaltungsanordnung
mit einer Fehlerkorrektureinrichtung zur Speicherung digita
ler Daten, bei der die zu speichernden Daten in Speicherzel
len gespeichert werden, aus denen die gespeicherten Daten
mittels eines Leseverstärkers durch Erfassen einer elektri
schen Charakteristik ausgelesen werden.
Bei einer derartigen Speicherschaltung können in jeder Spei
cherzelle mehrere Zustände gespeichert werden, beispielsweise
eine 1-Information und eine 0-Information. Abhängig vom je
weils gespeicherten Zustand liefert eine Speicherzelle, bei
der die gespeicherte Information mit Hilfe eines Stromfühler
verstärkers ausgelesen wird, beim Auslesen zwei unterschied
liche, definierte Ströme. Diese definierten Ströme werden je
doch erst nach einer bestimmten Zeit erreicht, nach der ein
zum Auslesen der Speicherzellen nötiger Verschiebestrom abge
klungen ist. Wird eine Speicherzelle ausgelesen, so steigt
auf Grund des zum Auslesen nötigen Verschiebestroms der Zel
lenstrom steil auf einen bestimmten Wert an und fällt an
schließend abhängig vom in der Zelle gespeicherten Zustand
auf einen der beiden definierten Ströme ab, wobei der einer
0-Information entsprechende Zellenstrom niedriger als der ei
ner 1-Information entsprechende Zellenstrom ist. Ebenso kann
der Leseverstärker auch eine vom Strom verschiedene Charakte
ristik wie beispielsweise eine Spannung und/oder einen elekt
rischen Widerstand erfassen.
Die erfasste elektrische Charakteristik während des Auslese
vorgangs ist demnach sowohl wertkontinuierlich als auch zeit
kontinuierlich. Um aus dem Zellenstrom das gespeicherte digi
tale Datum gewinnen zu können, wird der Zellenstrom von einem
Stromfühlerverstärker mit einem Referenzstrom verglichen, wo
bei der Ausgang des Stromfühlerverstärkers einen High-Pegel
annimmt, wenn der Zellenstrom kleiner als der Referenzstrom
ist, und einen Low-Pegel annimmt, sobald der Zellenstrom ge
ringer als der Referenzstrom ist. Für die Auswertung des Zel
lenstroms muss dabei jedoch zuerst das Abklingen des Ver
schiebestroms abgewartet werden.
Die nachgeschaltete Fehlerkorrektureinrichtung als Verarbei
tungseinrichtung erhält eingangsseitig die gespeicherten Da
ten von mehreren Speicherzellen und erzeugt daraus ein feh
lerkorrigiertes Ausgangssignal. Zur Fehlerkorrektur können
die Daten redundant in einer Weise gespeichert werden, die
auch bei fehlerhaften einzelnen Bits eine Rekonstruktion der
korrekten Daten ermöglicht.
Eine Fehlerkorrektureinrichtung in Verbindung mit einem Lese
verstärker ist beispielsweise durch die JP 04289599 A be
kannt, in der ein nichtflüchtiger Speicher beschrieben ist,
bei dem sich an einen Leseverstärker eine Fehlerkorrekturein
richtung anschließt. Wenn in dieser eine Fehlerkorrektur vor
genommen wird, wird dies durch ein entsprechendes Signal an
gezeigt, das in einem Register gespeichert wird. Das Register
wird ausgelesen, sobald die Daten ausgelesen sind.
Bei Speicherzellen, die mit einem Stromfühlerverstärker aus
gelesen werden, können sich insbesondere durch Leckströme die
Verläufe der Zellenströme verändern. Durch Leckströme können
Ladungen in Speicherzellen abfließen, so dass sich die
Einsatzspannungen der beim Auslesen der Speicherzellen ver
wendeten Transistoren und damit die beim Auslesen auftreten
den Zellenströme verändern. Insbesondere kann es vorkommen,
dass die den verschiedenen Informationen entsprechenden Zel
lenströme erhöht sind. Dies hat zur Folge, dass der Zellen
strom nach dem Abklingen des Verschiebestroms auf jeweils hö
here Werte absinkt und auch langsamer absinkt. Im Fall einer
gespeicherten 0-Information kann sich dadurch die Zeit belie
big verlängern, nach der der Zellenstrom den Referenzstrom
unterschreitet. Bei auftretenden Leckströmen in der Schaltungsanordnung
kann es nach dem Beginn des Auslesens der
Speicherzellen auf unbestimmte Zeit zu einem Umschalten der
Stromfühlerverstärker kommen. Da die einzelnen Stromfühler
verstärker nicht notwendigerweise zur gleichen Zeit und auch
zu unbestimmten Zeitpunkten umschalten, kann es bei einer
nachgeschalteten Fehlerkorrektureinrichtung zu fehlerhaften
Korrekturen kommen, wenn beispielsweise das Umschalten der
Stromfühlerverstärker nicht früh genug abgeschlossen ist. In
diesem Fall bleibt zwischen dem letzten Umschalten eines
Stromfühlerverstärkers und einem Zeitpunkt, zu dem das Aus
gangssignal der Fehlerkorrektureinrichtung abgegriffen bzw.
zwischengespeichert wird, nicht genügend Zeit, um die Fehler
korrektur in der Fehlerkorrektureinrichtung durchzuführen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine
Schaltungsanordnung zur Speicherung digitaler Daten der ein
gangs genannten Art zu schaffen, wobei die Fehlersicherheit
insbesondere auch bei Speicherzellen-Leckströmen erhöht wer
den kann.
Diese Aufgabe wird erfindungsgemäß durch eine Schaltungsan
ordnung mit den Merkmalen des Patentanspruchs 1 gelöst.
Durch das Zwischenschalten eines Registers zwischen den Lese
verstärker bzw. einen Stromfühlerverstärker und die Verarbei
tungseinrichtung, insbesondere eine Fehlerkorrektureinrich
tung, wird erreicht, dass am Eingang der Verarbeitungsein
richtung ein sowohl Wert- als auch zeitdiskretes Signal an
liegt. Es kann somit verhindert werden, dass während der Ver
arbeitung der Daten bzw. des Vorgangs der Fehlerkorrektur
sich das Eingangssignal der Fehlerkorrektureinrichtung ändert
und zu Fehlern bei der Fehlerkorrektur führt. Tritt bei einer
oder mehreren Speicherzellen ein gestörter Zellenstromverlauf
auf, bei dem der Zellenstrom innerhalb des Auslesevorgangs
nicht den korrekten Wert erreicht, so wird zwar vom Register
ein falscher Zustand der Speicherzellen zwischengespeichert,
jedoch kann dies von der Fehlerkorrektureinrichtung korrigiert
werden, solange nicht zu viele Speicherzellen falsch
ausgelesen werden.
Die Register können dabei so angesteuert werden, dass sie ei
ne bestimmte Zeit nach Beginn des Auslesevorgangs das Aus
gangssignal der Stromfühlerverstärker zwischenspeichern. Die
se Zeitdauer ist so bemessen, dass die Verschiebeströme abge
klungen sind. Wenn dabei jedoch in Folge von Leckströmen die
Zellenströme erhöht sind, fallen die der 0-Information ent
sprechenden Zellenströme nicht unter den Referenzstrom.
Zur korrekten Ansteuerung der Register kann der Schaltungsan
ordnung eine Steuereinrichtung zugeordnet sein, die eine be
stimmte Zeit nach Beginn des Auslesevorgangs die Register
derart ansteuern, dass sie das Ausgangssignal der Stromfüh
lerverstärker zwischenspeichern.
Besonders vorteilhaft kann die vorliegende Erfindung bei
EEPROM-Speichern verwendet werden, bei denen die Gefahr von
erhöhten Zellenströmen größer ist. Insbesondere kann die Er
findung bei EEPROM-Speichern verwendet werden, die zum Pro
grammieren und Löschen Fowler-Nordheim-Tunnel aufweisen. Um
in solchen Fällen mit niedriger Spannung auszukommen, wird in
der Regel eine dünne Schicht Tunneloxid verwendet, wodurch
wiederum die Wahrscheinlichkeit für einen statistisch zufäl
lig auftretenden Leckstrompfad in einer Speicherzelle stark
anwächst. Dies wird auch "moving bit" genannt.
Die Erfindung wird nachfolgend anhand eines bevorzugten Aus
führungsbeispiels unter Bezugnahme auf die beigefügte Zeich
nung näher erläutert.
Fig. 1 zeigt den schematischen Aufbau einer Speicherstelle
einer erfindungsgemäßen Schaltungsanordnung, und
Fig. 2 zeigt die Verläufe des Speicherzellenstroms, des Aus
gangssignals des Stromfühlerverstärkers und der Ansteuerung
der Register.
In Fig. 1 ist ein Teil einer erfindungsgemäßen Schaltungsan
ordnung dargestellt, der eine Speicherstelle 1 bis 3 sowie
eine Fehlerkorrektureinrichtung 5 aufweist. Die Speicherstel
le 1 bis 3 dient zur Speicherung eines Bits, wohingegen die
Fehlerkorrektureinrichtung 5 weitere nicht dargestellte Ein-
und Ausgänge aufweist, um anhand der gespeicherten Bits von
mehreren Speicherstellen eine Fehlerkorrektur durchführen zu
können.
Die Speicherstelle weist eine Speicherzelle 1 auf, in der die
Information in Form einer Ladung auf einem Floating Gate ge
speichert wird. Die in der Speicherzelle 1 gespeicherte La
dung bzw. die in der Speicherzelle 1 gespeicherte Information
wird mit Hilfe eines Stromfühlerverstärkers 2 ausgelesen, der
während eines Auslesevorgangs den Zellenstrom ermittelt und
am Ausgang ein High-Signal ausgibt, wenn der Zellenstrom ei
nen bestimmten Wert überschreitet, und ein Low-Signal aus
gibt, wenn der Zellenstrom den Wert unterschreitet.
Der Auslesevorgang wird von einer nicht dargestellten Steuer
einrichtung gesteuert, wobei zu Beginn des Auslesevorgangs
ein erhöhter Verschiebestrom zum Auslesen des Inhalts der
Speicherzelle 1 auftritt und die Information erst nach Ab
klingen dieses Verschiebestroms ermittelt werden kann.
Am Ausgang des Stromfühlerverstärkers 2 ist ein Register 3
angeschlossen, das das Ausgangssignal des Stromfühlerverstär
kers 2 zwischenspeichert, sobald das Register 3 mit einem
Steuersignal 4 angesteuert wird. Das Register 3 ist flanken
gesteuert, so dass es bei einer positiven Flanke des Steuer
signals 4 das am Eingang anliegende Ausgangssignal des Strom
fühlerverstärkers 2 zwischenspeichert, so dass es unveränder
lich am Ausgang des Registers 3 anliegt. Der Ausgang des Registers
3 ist mit einem Eingang der Fehlerkorrektureinrich
tung 5 verbunden.
Nachfolgend wird anhand der in Fig. 2 dargestellten Verläufe
verschiedener in der Schaltung auftretender Ströme bzw. Sig
nale der Auslesevorgang der Speicherzelle 1 beschrieben. Dia
gramm A zeigt den Verlauf des Zellenstroms in der Speicher
zelle 1, wobei der Verlauf 6 den Zellenstrom für eine gespei
cherte 1-Information und Verlauf 7 den Zellenstrom für eine
gespeicherte 0-Information bei jeweils korrekten Stromverläu
fen zeigt. Der Verlauf 8 im Diagramm A zeigt den Verlauf des
Zellenstroms bei gespeicherter 0-Information, wobei in Folge
eines Fehlers ein Leckstrom auftritt und der Zellenstrom er
höht ist. Weiterhin ist im Diagramm A ein Referenzstrom 9
eingezeichnet, mit dem der Stromfühlerverstärker 2 den Zel
lenstrom der Speicherzelle 1 vergleicht.
Diagramm B zeigt das Ausgangssignal des Stromfühlerverstär
kers 2 und Diagramm C zeigt das Taktsignal 4 zur Ansteuerung
des Registers 3. Für alle drei Diagramme A bis C sind vier
Zeitpunkte t1 bis t4 angegeben.
Zu Beginn des Auslesevorgangs steigt der Zellenstrom unabhän
gig von der in der Speicherzelle 1 gespeicherten Information
in gleicher Weise an, da der Stromverlauf von dem Verschiebe
strom bestimmt wird, der zum Auslesen des Inhalts der Spei
cherzelle 1 erforderlich ist. Sobald der Zellenstrom den Re
ferenzstrom 9 überschreitet, schaltet der Ausgang des Strom
fühlerverstärkers 2 auf High, was in den Diagrammen A, B zum
Zeitpunkt t1 der Fall ist. Der Zellenstromverlauf im Diagramm
A steigt bis auf einen Maximalwert an und fällt anschließend
abhängig von der in der Speicherzelle 1 gespeicherten Infor
mation und möglichen Leckströmen in der Speicherzelle 1 un
terschiedlich schnell auf unterschiedliche Werte ab. Ist bei
spielsweise in der Speicherzelle 1 eine 0-Information gespei
chert und tritt kein Leckstrom auf, so unterschreitet der
Zellenstrom, wie vom Verlauf 7 angegeben, zum Zeitpunkt t2
wieder den Referenzstrom 9, so dass zu diesem Zeitpunkt der
Ausgang des Stromfühlerverstärkers 2 wieder auf Low schaltet.
Ab diesem Zeitpunkt t2 liegt somit am Ausgang des Stromfüh
lerverstärkers 2 das korrekte Signal an. Wenn dagegen die
Speicherzelle 1 eine 1-Information speichert und kein Leck
strom auftritt, so bleibt der Zellenstrom, wie im Verlauf 6
angegeben, über dem Referenzstrom 9, so dass in diesem Fall
das Ausgangssignal des Stromfühlerverstärkers 2 auf dem High-
Pegel verbleibt. Die Verläufe des im Diagramm B angegebenen
Ausgangssignals des Stromfühlerverstärkers 2 sind in der
gleichen Strichart wie die verschiedenen zugehörigen Zellen
stromverläufe 6 bis 8 im Diagramm A angegeben. Beispielsweise
ist das Stromfühlerverstärker-Ausgangssignal für den Fall ei
ner gespeicherten 0-Information ebenso wie der entsprechende
Zellenstromverlauf 7 durchgezogen wiedergegeben, wohingegen
sowohl das Stromfühlerverstärker-Ausgangssignal als auch der
entsprechende Zellenstromverlauf 6 für eine gespeicherte 1-
Information gestrichelt wiedergegeben ist.
Wenn nun in der Speicherzelle 1 ein Leckstrom auftritt, so
erhöht sich der Zellenstrom, so dass im Fall einer gespei
cherten 0-Information, wie im Verlauf 8 angegeben, der Zel
lenstrom nach Abklingen des Verschiebestroms langsamer und
auf einen höheren Wert absinkt. Der Zellenstrom unterschrei
tet daher den Referenzstrom 9 zu einem späteren Zeitpunkt t3.
Um nach einer definierten Zeit die gespeicherten Daten aus
der Schaltungsanordnung auslesen zu können, wird zu einem
festgelegten Zeitpunkt t4 das Register 3 mittels des Ansteu
ersignals 4 angesteuert, so dass das zu diesem Zeitpunkt am
Ausgang des Stromfühlerverstärkers 2 anliegende Signal für
die Weiterverarbeitung in der Fehlerkorrektureinrichtung 5
zwischengespeichert wird. Die Fehlerkorrektureinrichtung 5
benötigt zur Durchführung der Korrektur eine gewisse Zeit tF,
während der am Ausgang der Fehlerkorrektureinrichtung 5 keine
gültigen Daten anliegen. Am Ausgang der Fehlerkorrektureinrichtung
5 liegen erst ab dem Zeitpunkt t4 + tF gültige Daten
an.
Wenn nun die Speicherzelle 1 eine 0-Information speichert und
ein Leckstrom auftritt, so ergibt sich der Verlauf 8, bei dem
allerdings der Zellenstrom erst zu einem späteren Zeitpunkt
t3 den Referenzstrom 9 unterschreitet, so dass zum Zeitpunkt
t4 am Ausgang des Stromfühlerverstärkers 2 ein High-Signal
anliegt, obwohl die Speicherzelle 1 eine 0-Information spei
chert. Dieses Signal wird, wie zuvor beschrieben, zur Verar
beitung in der Fehlerkorrektureinrichtung 5 konstant zwi
schengespeichert, so dass die Fehlerkorrektur korrekt durch
geführt werden kann. Unter der Annahme, dass nicht zu viele
Speicherzellen 1 in Folge von Leckströmen falsch ausgelesen
worden sind, liegen daher am Ausgang der Fehlerkorrekturein
richtung 5 ab dem Zeitpunkt t4 + tF die korrekten Daten an.
Ein Umschalten des Eingangssignals der Fehlerkorrekturein
richtung 5 in Folge eines verspäteten Absinkens des Zellen
stroms unter den Referenzstrom 9 ist ausgeschlossen. Mit Hil
fe des Registers 3 kann erreicht werden, dass das Eingangs
signal der Fehlerkorrektureinrichtung 5 sowohl wertdiskret
als auch zeitdiskret ist, und die Fehlerkorrektur ohne Stö
rung durchgeführt werden kann.
Claims (6)
1. Schaltungsanordnung zum Speichern digitaler Daten mit
Speicherstellen, die jeweils eine Speicherzelle (1), einen
Leseverstärker zum Ermitteln des Inhalts der Speicherzelle
(1) durch Erfassen einer elektrischen Charakteristik der
Speicherzelle (1) und ein steuerbares Register (3) zum Zwi
schenspeichern eines Signalzustands aufweisen, und mit we
nigstens einer Verarbeitungseinrichtung zur Weiterverarbei
tung von in den Speicherstellen gespeicherten Daten, wobei
der Eingang des Registers (3) mit einem Ausgang des Lesever
stärkers und der Ausgang des Registers (3) mit einem Eingang
der Verarbeitungseinrichtung verbunden ist.
2. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
dass die Verarbeitungseinrichtung eine Fehlerkorrekturein
richtung zur Korrektur von Fehlern von in den Speicherstellen
gespeicherten Daten ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass der Leseverstärker ein Stromfühlerverstärker (2) zum Er
fassen des Speicherzellenstroms (A) ist.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
dass die Schaltungsanordnung eine Steuereinrichtung aufweist,
die derart eingerichtet ist, dass sie das Register (3) einer
Speicherstelle eine bestimmte Zeit nach Beginn eines Auslese
vorgangs des Inhalts der Speicherzelle (1) mittels des Strom
fühlerverstärkers (2) derart ansteuert, dass das Register (3)
das Ausgangssignal des Stromfühlerverstärkers (2) zwischen
speichert.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
dass die Schaltungsanordnung ein EEPROM-Speicher oder ein
DRAM-Speicher oder ein SRAM-Speicher ist.
6. Schaltungsanordnung nach Anspruch 5,
dadurch gekennzeichnet,
dass die Schaltungsanordnung ein EEPROM-Speicher ist und zum
Programmieren und Löschen Fowler-Nordheim-Tunnel oder Chan
nel-Hot-Elektron-Tunnel aufweist.
Priority Applications (2)
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04289599A (ja) * | 1991-01-10 | 1992-10-14 | Nec Corp | 不揮発性メモリ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US5509134A (en) * | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
FR2710445B1 (fr) * | 1993-09-20 | 1995-11-03 | Sgs Thomson Microelectronics | Circuit de redondance dynamique pour mémoire en circuit intégré. |
JP3999822B2 (ja) * | 1993-12-28 | 2007-10-31 | 株式会社東芝 | 記憶システム |
US5784705A (en) * | 1996-07-15 | 1998-07-21 | Mosys, Incorporated | Method and structure for performing pipeline burst accesses in a semiconductor memory |
KR100274591B1 (ko) * | 1997-07-29 | 2001-01-15 | 윤종용 | 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법 |
EP1103977B1 (de) * | 1999-11-25 | 2009-02-25 | STMicroelectronics S.r.l. | Leseverfahren für nichtflüchtige Speicheranordnung mit automatischer Erkennung eines Burstlesebetriebs sowie entsprechende Leseschaltung |
FR2809222A1 (fr) * | 2000-05-17 | 2001-11-23 | St Microelectronics Sa | Memoire eeprom comprenant un systeme de correction d'erreur |
-
2001
- 2001-06-15 DE DE10128903A patent/DE10128903C2/de not_active Expired - Fee Related
-
2002
- 2002-06-14 US US10/172,108 patent/US6795341B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04289599A (ja) * | 1991-01-10 | 1992-10-14 | Nec Corp | 不揮発性メモリ |
Also Published As
Publication number | Publication date |
---|---|
US6795341B2 (en) | 2004-09-21 |
DE10128903A1 (de) | 2003-01-02 |
US20030009646A1 (en) | 2003-01-09 |
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