DE19922786B4

DE19922786B4 - Halbleiterspeicher mit Testeinrichtung

Info

Publication number: DE19922786B4
Application number: DE19922786A
Authority: DE
Inventors: Wilfried Dr. Daehn
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 1999-05-18
Filing date: 1999-05-18
Publication date: 2006-06-08
Anticipated expiration: 2019-05-19
Also published as: KR20000077319A; DE19922786A1; TW480494B; JP2001023397A; US6539505B1

Abstract

Halbleiterspeicher umfassend:
– mindestens zwei Speicherbänke (1, 2, 3, 4) mit Speicherzellen (105, 106),
– eine Testeinrichtung (5) mit Mitteln zur Steuerung eines Tests des Halbleiterspeichers, die enthalten:
– Mittel zum Einschreiben eines vorgegebenen Datenwerts (A) in eine Speicherzelle (105, 106) einer ersten Speicherbank (1), zum Auslesen des eingeschriebenen Datenwerts (A) und zum Vergleichen des ausgelesenen Datenwerts mit dem vorgegebenen Datenwert (A), um einen Datenwert (B) für das Vergleichsergebnis zu ermitteln,
– Mittel zum Zwischenspeichern des Datenwerts (B; B1, B2, B3) für das Vergleichsergebnis in jeweiligen Speicherzellen von mindestens drei verschiedenen Speicherbänken (2, 3, 4) und zum Auslesen des gespeicherten Datenwerts (B; B1, B2, B3) für das Vergleichsergebnis, und
– damit gekoppelte Mittel zum Durchführen einer Redundanzanalyse, bei der defekte Speicherzellen der ersten Speicherbank durch redundante Speicherzellen ersetzt werden, wobei:
– jeder Speicherbank (1, 2, 3, 4) eine Umschalteinrichtung (11, 21, 31, 41) zugeordnet...

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einer Testeinrichtung.
Um die Funktionsfähigkeit eines Halbleiterspeichers nach dessen Herstellung zu überprüfen, werden die einzelnen Speicherzellen getestet. Fehlerhafte Speicherzellen werden anschließend durch redundante Speicherzellen ersetzt, um die volle Funktionsfähigkeit herzustellen. Während des Funktionstests werden die Speicherzellen mit einem vorgegebenen Datenwert beschrieben, welcher anschließend ausgelesen und mit dem vorgegebenen Datenwert verglichen wird. Da die Datenein- und Ausgabebandbreite zwischen Halbleiterchip und Testautomat einen Engpass darstellt, besteht das Bestreben, dass möglichst viele Testschritte auf dem Halbleiterchip selbst ablaufen, ohne mit dem Testautomaten kommunizieren zu müssen.

In der DE 197 25 581 A1 ist ein Halbleiterspeicher beschrieben, bei dem durch Vergleich von eingeschriebenen Daten und Sollwerten für einen ersten Bereich des Speichers eine sogenannte Bit-Fail-Map erstellt wird. Die Bit-Fail-Map wird in bis zu drei Kopien auf dem Halbleiterchip in anderen, noch nicht getesteten Speicherbereichen zwischengespeichert. Beim Auslesen wird ein Vergleich aller drei Kopien jedes der Prüfergebnisse in der Bit-Fail-Map durchgeführt, und derjenige Wert, welcher am häufigsten auftritt, wird weiterverwendet. Mittels einer Redundanzanalyse, in der die Bit-Fail-Map weiterverarbeitet wird, wird ermittelt, welche defekten Speicherzellen durch redundante Speicherzellen zu ersetzen sind, so dass möglichst alle Fehler behoben werden und der Speicher als funktionsfähig festgestellt werden kann.

Die Funktionsfehler eines Halbleiterspeichers treten im allgemeinen nicht gleichmäßig über das Speicherzellenfeld verteilt auf, sondern häufen sich entlang von Spalten oder Zeilen des matrixartigen Speicherzellenfeldes. Wenn beispielsweise ein Defekt in einem Adressdekoder auftritt, führt dies dazu, dass auf alle Speicherzellen der vom Defekt betroffenen Wortleitungen nicht mehr zugegriffen werden kann. Ist eine der Wortleitungen unterbrochen, ist kein Zugriff auf einen Teil der von dieser Wortleitung angesteuerten Speicherzellen mehr möglich. In entsprechender Weise treten Fehler bei an eine Bitleitung angeschlossenen Speicherzellen auf, wenn die Bitleitung, der der Bitleitung zugeordnete Schreib-/Leseverstärker oder der die Bitleitung dekodierende Teil des Adressdekoders defekt sind.

Obwohl bei dem in der DE 197 25 581 A1 beschriebenen Halbleiterspeicher die Bit-Fail-Map in noch ungetesteten Speicherbereichen mehrfach abgelegt wird, besteht trotzdem die Gefahr, dass auf Grund eines längs einer Zeile oder Spalte verlaufenden gleichmäßigen Fehlers mehrere Kopien der Bit-Fail-Map in gleichem Sinne gestört werden. Trotz einer Mehrheitsentscheidung beim Auslesen der Bit-Fail-Map werden unkorrekte Fehlerdaten weiterverarbeitet. Meist wird der Vorrat an redundanten Speicherzellen früher als nötig verbraucht. Andererseits kann es auftreten, dass fehlerhafte Speicherzellen nicht als solche erkannt werden.

In der DE 198 12 198 A1 ist eine Testvorrichtung für Halbleiterspeicher gezeigt, die eine Mehrzahl von Speicherblöcken und innerhalb der Speicherblöcke eine Mehrzahl von Bänken aufweist. Je nach Betriebsrate der zu testenden Speicher wer den die Bänke verschieden angesteuert. Bei niedriger Betriebsrate wird jeder Speicherbank ein zu testender Speicher zugeordnet.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher mit einer den Testablauf steuernden Testeinrichtung so anzugeben, dass zuverlässigere Testergebnisse geliefert werden.

Diese Aufgabe wird erfindungsgemäß durch einen Halbleiterspeicher mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 4.

Bei dem Halbleiterspeicher gemäß der Erfindung sind die zu testenden Speicherzellen in einer ersten Speicherbank angeordnet, während die auf dem Chip zu speichernden Fehlerdaten in Speicherzellen einer zweiten, anderen Speicherbank zwischengespeichert werden. Dem liegt die Überlegung zu Grunde, dass Speicherbänke selbstständig und unabhängig voneinander betreibbare Bereiche eines Speichers sind und daher die Fehler in verschiedenen Speicherbänken als von einander unabhängig angesehen werden können. Insbesondere pflanzen sich Zeilen- und Spaltenfehler nicht von einer Speicherbank in einen andere Speicherbank fort. Dies liegt daran, dass Speicherbänke Adressdekoder und Schreib-/Leseverstärker aufweisen, die nur auf Speicherzellen eben dieser Speicherbank zugreifen. Bitleitungen und Wortleitungen innerhalb einer Speicherbank verlaufen ausschließlich nur innerhalb eben dieser Speicherbank. Wenn Werte der Bit-Fail-Map in einer Speicherbank durch dort vorliegende Fehler verfälscht werden, kann normalerweise davon ausgegangen werden, dass die gleichen Speicherzellen in einer anderen Speicherbank nicht fehlerhaft sind.

Die Bit-Fail-Map wird mindestens dreifach, im allgemeinen ungeradzahlig vielfach in jeweiligen unterschiedlichen Speicherbänken abgespeichert. Eine Verfälschung einer Kopie der Bit-Fail-Map in einer Speicherbank wird aller Wahrscheinlichkeit nach nicht in einer anderen Speicherbank an derselben Stelle auftreten. Mittels einer Mehrheitsentscheidung, die auf entsprechende, von der gleichen zu testenden Speicherzelle stammenden Werte von verschiedenen Kopien der Bit-Fail-Map aus verschiedenen Speicherbänken angewandt wird, wird die korrekte Fehlerinformation zurückerhalten.

Verschiedene Speicherbänke arbeiten unabhängig voneinander. In herkömmlichen Speicherarchitekturen kann im gleichen Zeittakt auf verschiedene Speicherbänke gleichzeitig zugegriffen werden. Für die Abspeicherung mehrerer Kopien der Bit-Fail-Map in verschiedenen Speicherbänken reicht daher ein Zugriffszyklus aus. Während der Abspeicherung der Bit-Fail-Map kann bereits in der zu testenden Speicherbank eine weitere Speicherzelle (oder je nach Organisation des Tests auch Gruppe von Speicherzellen) getestet werden, deren Testergebnis im anschließenden Zugriffszyklus wiederum in den verschiedenen Speicherbänken abgespeichert wird. Da die Bit-Fail-Map iterativ ermittelt wird und mehrfach während des Testverfahrens geschrieben und gelesen wird, ergibt sich ein erheblicher Zuwachs an Testgeschwindigkeit gegenüber dem in der DE 197 25 581 A1 beschriebenen Vorgehen.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher beschrieben. Es zeigen:
1 ein Blockdiagramm eines erfindungsgemäßen Halbleiterspeichers mit vier Speicherbänken und einer Testeinrichtung,
2 ein Blockschaltbild einer je einer der Speicherbänke zugeordneten Zugriffssteuereinrichtung und
3 einen Ausschnitt mit relevanten Details aus einer Speicherbank.
Der in 1 dargestellte Halbleiterspeicher umfasst vier Speicherbänke 1, 2, 3, 4. Die vier Speicherbänke arbeiten in Bezug auf Speicherzugriffe unabhängig voneinander. Allenfalls Schaltungen zum Datentransfer zum oder vom Halbleiterchip werden gemeinsam benutzt. Für den Funktionstest des Halbleiterspeichers nach dessen Herstellung ist eine Testeinrichtung 5 vorgesehen, die den Testablauf steuert. Jeder der Speicherbänke ist eine Bankauswahlschaltung 11, 21, 31 bzw. 41 zugeordnet, durch die der Datentransfer zwischen den Speicherbänken und der Testeinrichtung 5 sowie zwischen den Speicherbänken während des Tests untereinander gesteuert wird. Hierzu erzeigt die Testeinrichtung ein Signal TMS, welches anzeigt, dass sich der Halbleiterspeicher im Testmodus befindet, und ein 2 Bit umfassendes Signal BS, welches eine Bankadresse ist. Darüber hinaus liegt ein Bus für ein Datensignal A vor, welches einen während des Tests einer Speicherbank in deren Speicherzellen einzuschreibenden Datenwert und den anschließenden auszulesenden Datenwert führt. Außerdem liegen ein Bus für ein 3 Bit umfassendes Signal B vor, welche drei Kopien einer Fehlerinformation für eine gestestete Speicherzelle darstellen. Diese Fehlerinformation wird in die anderen drei ge rade nicht getesteten Speicherbänke eingelesen oder zur weiteren Verarbeitung von dort wieder ausgelesen.
Der Test des Halbleiterspeichers läuft wie folgt ab. Zuerst werden die Speicherzellen der Speicherbank 1 getestet, indem in jede Speicherzelle mittels des Signals A ein vorgegebener Datenwert geschrieben wird. Der geschriebene vorgegebene Datenwert wird aus den Speicherzellen als Signal A wiederum ausgelesen, der Testeinrichtung 5 zugeführt und mit dem vormals eingeschriebenen vorgegebenen Datenwert als Sollwert verglichen. Bei Übereinstimmung von ausgelesenem Datenwert und eingeschriebenem Sollwert wird festgestellt, daß die jeweilige Speicherzelle ordnungsgemäß funktioniert. Dieses Testergebnis wird dreifach in den anderen Speicherbänken 2, 3, 4 abgelegt, zweckmäßigerweise in jeweils denjenigen Speicherzellen der Speicherbänke 2, 3, 4, deren relative Adresse derjenigen Adresse der in der Speicherbank 1 gerade getesteten Speicherzelle entspricht. Die Vergleichsergebnisse werden parallel dreifach zwischengespeichert. Dies wird für alle Speicherzellen der Speicherbank 1 wiederholt, so daß in den anderen Speicherbänken 2, 3, 4 je eine Fehlermatrix für das Speicherzellenfeld der Speicherbank 1 vorliegt, eine sogenannte Bit-Fail-Map. Im weiteren Verlauf des Tests wird für den vorgegebenen in die Speicherzellen der Speicherbank 1 einzuschreibenden Datenwert das invertierte bisherige Datum verwendet, wobei die Bit-Fail-Map aktualisiert wird, indem in jeder der Speicherbänke 2, 3, 4 der bisherige Wert der Bit-Fail-Map ausgelesen wird und in der Testeinrichtung 5 mit der neu erhaltenen Fehlerinformation ODER-verknüpft und anschließend zurückgespeichert wird. Anschließend können unter Anwendung weiterer Testalgorithmen die Speicherzellen mit vorgegebenen Datenwerten beschrieben werden, die anschließend ausgelesen und mit den vorgegebenen Werten verglichen werden, um die Bit-Fail-Map weiter zu aktualisieren. Dadurch werden bestimmte Fehlertypen im Speicherzellenfeld 1 ermittelt. Am Ende des Tests wird die in der Bit-Fail-Map enthaltene Fehlerinformation weiterverarbeitet, um die in der Speicherbank 1 als defekt festgestellten Speicherzellen mit dort vorhandenen redundanten Speicherzellen zu ersetzen. Hierzu werden die in den Speicherbänken 2, 3, 4 zwischengespeicherten drei Kopien der Bit-Fail-Map ausgelesen und in der Testeinrichtung 5 miteinander verglichen. Es wird festgestellt, welcher Bitwert der drei zu einer zu testenden Speicherzelle gehörenden Kopien der Fehlerinformation in den Bit-Fail-Maps am häufigsten auftritt. Dieser durch Mehrheitsentscheidung erhaltene Datenwert für die Fehlerinformation wird einer Redundanzanalyse zugeführt, die ermittelt, welche defekten Speicherzellen durch redundante Speicherzellen zu ersetzen sind. Herkömmlicherweise sind nicht einzelne Speicherzellen ersetzbar, sondern nur größere Abschnitte von Zeilen oder Spalten, so daß die Redundanzanalyse eine Optimierung daraufhin durchführt, daß durch den begrenzten Vorrat an redundanten Zeilen und Spalten möglichst alle defekten Speicherzellen repariert werden.
Wenn die Bit-Fail-Map in den Speicherbänken 2, 3, 4 abgespeichert wird, sind diese Speicherbänke noch ungetestet und können ihrerseits fehlerhafte Speicherzellen enthalten. Es kann aber – wie in 3 noch detaillierter erläutert wird – angenommen werden, daß die in den Speicherbänken 2, 3, 4 auftretenden Fehler unabhängig voneinander sind. Wenn daher ein Datenwert der Bit-Fail-Map beispielsweise in der Speicherbank 2 durch eine fehlerhafte Speicherzelle, in der er gespeichert wird, verfälscht ist, werden die anderen beiden Kopien dieses Datenwertes der Bit-Fail-Map in den Speicherbänken 3, 4 aller Wahrscheinlichkeit nach nicht fehlerhaft sein. Der korrekte Datenwert der Bit-Fail-Map wird erhalten, indem aus den drei in den Speicherbänken 2, 3, 4 abgelegten zusammengehörenden Kopien dieses Datenwertes derjenige ausgewählt wird, welcher am häufigsten auftritt.
Durch eine mehrfache, ungeradzahlige, mindestens dreifache Kopie der Bit-Fail-Map in jeweils verschiedenen Speicherbänken und anschließende Mehrheitsentscheidung wird die Zuverlässigkeit des Tests wie oben beschrieben weiter erhöht.
Am Beginn des Tests sind alle Speicherbänke noch ungetestet und können fehlerhafte Speicherzellen erhalten. Nachdem die erste Speicherbank getestet wurde und defekte Speicherzellen repariert sind, ist noch nicht überprüft, ob die Reparatur fehlerfrei durchgeführt wurde oder ob die redundante Speicherzelle voll funktionsfähig ist. Beim Test der nächsten Speicherbank wird daher die Bit-Fail-Map wiederum in dreifacher Kopie in den anderen Speicherbänken zwischengespeichert.
Die Redundanzanalyse kann in einem Testautomaten außerhalb des Chips durchgeführt werden. Hierzu komprimiert die Testeinrichtung 5 unter Anwendung der Mehrheitsentscheidung die dreifachen Kopien der Bit-Fail-Map zu einer einzigen Bit-Fail-Map und gibt diese an den Testautomaten aus. Zur Redundanzkorrektur steuert der Testautomat einen Laser oder einen Programmierstrom, durch den mittels Laser oder mittels hohem Strom programmierbare Elemente, sogenannte Fuses, auf dem Chip programmiert werden, um defekte Speicherzellen durch redundante Speicherzellen zu ersetzen. Alternativ dazu kann die Redundanzanalyse auch auf dem Chip in der Testeinrichtung 5 abgearbeitet werden, so daß nur noch die Information darüber, welche Speicherzellen zu ersetzen sind, an den Testautomaten ausgegeben wird. Die Testeinrichtung 5 kann als sequentielle Schaltung oder in Form von Software und Firmware eines Testprozessors realisiert werden.
Eine der Blockauswahlschaltungen 11, 21, 31, 41 ist in 2 im Detail dargestellt. Die Blockauswahlschaltung ist mit einem Ein- und Ausgang DQ für ein Datensignal der zugeordneten Speicherbank 1, 2, 3 bzw. 4 verbunden. Der Datenanschluß DQ ist mit dem Ausgang eines Multiplexers 12 und dem Eingang eines Demultiplexers 13 verbunden. Die Eingänge des Multiplexers und die Ausgänge des Demultiplexers sind jeweils mit den Signalleitungen für das Signal A und die drei Bits B1, B2, B3 des Signals B verbunden. Durch das Signal TMS werden Multiplexer 12 und Demultiplexer 13 in den Testzustand versetzt. Über die zwei Bits BS1, BS2 der Bankadresse BS werden Multiplexer 12 und Demultiplexer 13 bei einem Zugriff auf die Speicherbank aktiviert. Hierzu wird die Bankadresse BS1, BS2 einem Subtrahierer 14 zugeführt. Dieser subtrahiert von der Bankadresse die durch die Einrichtung 15 bereitgestellte jeweilige individuelle Nummer der Bank. Wenn Bankadresse und Banknummer übereinstimmen, ermittelt der Subtrahierer 14 den Wert 0, so daß der Datenanschluß DQ der Speicherbank über Multiplexer 12 und Demultiplexer 13 mit der Leitung für das Signal A verbunden wird. Dann kann ein vorgegebener Datenwert in eine Speicherzelle der Speicherbank eingeschrieben oder der zuvor eingeschriebene Datenwert ausgelesen werden. Wenn der Subtrahierer 14 feststellt, daß Bankadresse BS und Banknummer verschieden sind, wird der Datenanschluß DQ der Speicherbank über Multiplexer 12 und Demultiplexer 13 mit je einer der Signalleitungen B1, B2 oder B3 des Signals B verbun den. Dann wird in die Speicherbank einer der Werte B1, B2 oder B3 der Bit-Fail-Map geschrieben oder von ihr ausgelesen. Mit Ausnahme unterschiedlicher, von der Einrichtung 15 bereitgestellter Banknummern wird die gleiche Bankauswahlschaltung für alle vier Speicherbänke verwendet.
Der prinzipielle Aufbau einer Speicherbank ist in 3 dargestellt. Die Speicherbank enthält in Zeilen und Spalten angeordnete Speicherzellen, für die die Speicherzellen 105 und 106 beispielhaft dargestellt sind. Eine Zeile ist mittels einer Wortleitung WL aktivierbar. Eine Spalte wird über Bitleitungen ausgewählt. Benachbarte Bitleitungen BL1, dBL1 sind mit einem Schreib-/Leseverstärker 107 verbunden. Eine der Bitleitungen, z.B. BL1, führt die zu speichernde Information nicht invertiert, die andere der Bitleitungen, z.B. dBL1, führt die zu speichernde Information invertiert. Der Schreib-/Leseverstärker 107 verstärkt den in die Speicherzelle 105 oder 106 einzuschreibenden oder von ihr auszulesenden Datenwert. Die Datenwerte werden über jeweilige nicht invertierte Sammelleitungen LDQ bzw. invertierte Sammelleitungen dLDQ und entsprechende weitere Multiplexer und Treiber schließlich auf den Ein- und Ausgangsanschluß DQ geschaltet.
Jeweils eine der Wortleitungen ist durch einen Zeilendekoder 101 aktivierbar. Eine der Bitleitungen wird durch einen Spaltendekoder 102 aktiviert. Für den Ersatz von defekten Speicherzellen durch redundante Speicherzellen ist im Zeilendekoder ein Abschnitt 103, im Spaltendekoder ein Abschnitt 104 vorgesehen. Dort vorhandene Fuses werden entsprechend programmiert, so daß anstelle einer defekten Wort- oder Bitleitungen eine redundante Wort- oder Bitleitung ausgewählt wird. Wesentlich ist, daß die Zeilen- und Spaltendekoder nur Wortleitungen oder Bitleitungen aktivieren können, die innerhalb dieser Speicherbank verlaufen. Weiterhin kennzeichnend für eine Speicherbank ist, daß die Schreib-/Leseverstärker mit Bitleitungen verbunden sind, die nur innerhalb dieser Speicherbank verlaufen.
Wenn ein Fehler an einer Wortleitung oder Bitleitung auftritt oder an den entsprechenden Dekodern oder am Leseverstärker, ist zwar ein Zugriff auf einen wesentlichen oder den gesamten Teil der betroffenen Zeile oder Spalte nicht mehr möglich. Derartige Zeilen- oder Spaltenfehler verlaufen aber nur innerhalb der Speicherbank. Der Fehler setzt sich in einer anderen Speicherbank, etwa in der adressenmäßig entsprechenden Zeile oder Spalte nicht mehr fort. Etwaige Fehler in der anderen Speicherbank können daher als unabhängig von den Fehlern in der ersten Speicherbank angesehen werden. Wenn ein Datenwert in einer Kopie der Bit-Fail-Map durch einen Fehler des Speicherzellenfeldes verfälscht wird, ist mit hoher Wahrscheinlichkeit davon auszugehen, daß ein entsprechender Fehler an der entsprechenden Stelle der anderen Speicherbänke nicht auftritt und daher dort der Datenwert der Bit-Fail-Map nicht verfälscht wird. Die Abspeicherung der Bit-Fail-Map in einer anderen als der gerade getesteten Speicherbank erhöht daher die Sicherheit des Speichertests. Besonders vorteilhaft ist, wenn die Bit-Fail-Map mindestens dreifach in jeweils verschiedenen Speicherbänken zwischengespeichert wird und beim Auslesen der Bit-Fail-Map derjenige Datenwert weiterverarbeitet wird, der mit höherer Wahrscheinlichkeit unter den drei Kopien auftritt.

Claims

Halbleiterspeicher umfassend: – mindestens zwei Speicherbänke (1, 2, 3, 4) mit Speicherzellen (105, 106), – eine Testeinrichtung (5) mit Mitteln zur Steuerung eines Tests des Halbleiterspeichers, die enthalten: – Mittel zum Einschreiben eines vorgegebenen Datenwerts (A) in eine Speicherzelle (105, 106) einer ersten Speicherbank (1), zum Auslesen des eingeschriebenen Datenwerts (A) und zum Vergleichen des ausgelesenen Datenwerts mit dem vorgegebenen Datenwert (A), um einen Datenwert (B) für das Vergleichsergebnis zu ermitteln, – Mittel zum Zwischenspeichern des Datenwerts (B; B1, B2, B3) für das Vergleichsergebnis in jeweiligen Speicherzellen von mindestens drei verschiedenen Speicherbänken (2, 3, 4) und zum Auslesen des gespeicherten Datenwerts (B; B1, B2, B3) für das Vergleichsergebnis, und – damit gekoppelte Mittel zum Durchführen einer Redundanzanalyse, bei der defekte Speicherzellen der ersten Speicherbank durch redundante Speicherzellen ersetzt werden, wobei: – jeder Speicherbank (1, 2, 3, 4) eine Umschalteinrichtung (11, 21, 31, 41) zugeordnet ist, die einen Multiplexer (12) und einen Demultiplexer (13) enthält, – in die Umschalteinrichtung (11, 21, 31, 41) jeweils eine Adresse (BS; BS1, BS2) für die Auswahl der Speicherbank (1, 2, 3, 4) einspeisbar ist, – jeweils ein Ausgang des Multiplexers (12) und ein Eingang des Demultiplexers (13) mit einem Anschluss (DQ) für ein Datensignal der Speicherbank verbunden sind, und – ein Eingang des Multiplexers (12) und ein Ausgang des Demultiplexers (13) jeweils mit einer Signalleitung für den zu speichernden vorgegebenen Datenwert und den daraufhin ausge lesenen Datenwert (A) sowie mit einer Signalleitung für den zu schreibenden und daraufhin ausgelesenen Datenwert (B; B1, B2, B3) für das Vergleichsergebnis verbunden sind.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass jede Speicherbank (1, 2, 3, 4) einen Adressdekoder (101, 102) zum Auswählen von Speicherzellen (105, 106) umfasst, durch welchen Speicherzellen nur dieser Speicherbank auswählbar sind.
Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, dass die Testeinrichtung derart ausgebildet ist, dass der Datenwert (B; B1, B2, B3) für das Vergleichsergebnis in je einer Speicherzelle der drei Speicherbänke (2, 3, 4) parallel speicherbar ist.
Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, dass die Testeinrichtung (5) derart ausgebildet ist, dass aus den verschiedenen Speicherbänken (2, 3, 4) ausgelesenen Datenwerten (B; B1, B2, B3) für das Vergleichsergebnis mittels einer Mehrheitsentscheidung ein einziger Datenwert ermittelbar ist, um ihn in die Redundanzanalyse einzuspeisen.