-
Die vorliegende Erfindung betrifft einen integrierten Speicher mit einer Schaltung zum Funktionstest des integrierten Speichers sowie ein Verfahren zum Betrieb eines derartigen Speichers.
-
Integrierte Speicher wie beispielsweise sogenannte DRAMs (Dynamic Random Access Memories) weisen im allgemeinen zur Reparatur fehlerhafter Speicherzellen redundante Speicherzellen auf, die meist zu redundanten Wortleitungen oder redundanten Bitleitungen zusammengefaßt sind, um reguläre Wort- oder Bitleitungen mit defekten Speicherzellen adressenmäßig ersetzen zu können. Dabei wird der integrierte Speicher beispielsweise mit einer externen Prüfeinrichtung oder einer Selbsttesteinrichtung geprüft und anschließend anhand einer sogenannten Redundanzanalyse eine Programmierung der redundanten Elemente vorgenommen. Eine Redundanzschaltung weist programmierbare Elemente zum Beispiel in Form von programmierbaren Fuses auf, die zum Speichern der Adresse einer zu ersetzenden Leitung dienen.
-
Ein Halbleiterspeicherbaustein wird beispielsweise nach dem Herstellungsprozeß getestet und anschließend repariert. Hierzu werden die Adressen jener getesteter Speicherzellen, welche als fehlerhaft detektiert wurden, in einem sogenannten Fehleradreßspeicher gespeichert, um in einem anschließenden Schritt anhand der gespeicherten Adressen diese Speicherzellen durch fehlerfreie redundante Speicherzellen zu ersetzen. Der Speicherbaustein wird dabei im allgemeinen mehreren Tests unterzogen. Nur diejenigen Speicherzellen, welche alle Tests bestehen, gelten als funktionsfähig bzw. als fehlerfrei. Besteht eine Speicherzelle einen oder mehrere Tests nicht, so gilt sie als fehlerhaft und muß durch eine fehlerfreie redundante Speicherzelle ersetzt werden.
-
Mitunter ist es auch üblich, beim Funktionstest von Speicherbausteinen vor deren Reparatur komprimierte Bilder der Fehlerverteilung abzuspeichern, um eine komprimierte sogenannte Bit Fail Map zu erhalten. Diese Bilder der Fehlerverteilung dienen zur Analyse der Prozeßqualität im Fertigungsprozeß eines Speicherbausteins und zur Detektierung von Fehlerquellen in der Fertigung. Um eine komprimierte Bit Fail Map zu erhalten, wird im allgemeinen das matrixförmige Speicherzellenfeld des Speichers in Adreßregionen aufgeteilt, welche jeweils mehrere der Speicherzellen umfassen. Für jede dieser Adreßregionen wird beispielsweise in einem Bit der Bit Fail Map gespeichert, ob die Speicherzellen innerhalb dieser Adreßregion fehlerfrei sind, oder aber ob mindestens eine dieser Speicherzellen fehlerhaft ist. Solche Adreßregionen werden beispielsweise durch Wortleitungsadressen und Bitleitungsadressen unterteilt. Hintergrund eines solchen Vorgehens ist es, daß nur so viele Testdaten generiert werden sollen, wie nötig sind, um eine Prozeßqualität des Fertigungsprozesses und etwaige Fehlerquellen kontrollieren und identifizieren zu können. Ein zu hohes Aufkommen an Testdaten verursacht eine unnötige Testzeitverlängerung und erhöht damit die Auswertezeit des Funktionstests eines Speicherbausteins und damit dessen Herstellungskosten.
-
Bisher ist es oftmals üblich, Daten zur Kontrolle der Prozeßqualität und von Fehlerquellen des Fertigungsprozesses mit der Auswertung des Fehleradreßspeichers (sogenanntes Fail Memory) zu gewinnen, in welchem ein Abbild der getesteten Speicherzellen des getesteten Speichers abgelegt ist. Da ein solches Fail Memory von der Größe des Speichers abhängig ist, ist bei vergleichsweise großen Speichern folglich ein großes Fail Memory auszuwerten, was mit vergleichsweise Testzeitintensiven Ausleseschleifen verbunden ist und damit zu einer hohen Testzeit und Auswertezeit führt. Eine Alternative hierzu wäre, lediglich Stichproben vorzunehmen, um die Testzeit in akzeptablen Grenzen zu halten.
-
Für eine möglichst schnelle Auswertung während des Testens ist es mitunter auch üblich, nicht das gesamte Fail Memory des Testers auszulesen, sondern man sieht hierfür einen speziellen kleineren Speicher im Tester vor, welcher diese Aufgabe automatisch übernimmt. Während des Testens wird durch diesen Speicher aus den in das Fail Memory geschriebenen Daten eine sogenannte komprimierte Bit Fail Map extrahiert, die durch vorherige Unterteilung des Adreßraums in Adreßregionen gewonnen wird. Dieser spezielle Speicher hat eine feste Größe und ist bei heutigen Testern nicht erweiterbar. Da die Größe der heute hergestellten Speicherbausteine immer weiter anwächst, man jedoch nicht in der selben Geschwindigkeit in neue Tester investiert, kommt es vor allem am Ende des Nutzungszeitraums einer Testergeneration dazu, daß der spezielle kleinere Speicher für eine saubere Analyse nicht mehr ausreicht. Man geht in einem solchen Fall dazu über, Daten zur Kontrolle der Prozeßqualität und von Fehlerquellen des Fertigungsprozesses mit der direkten Auswertung des Fail Memories zu gewinnen.
-
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher mit einer Schaltung zum Funktionstest des integrierten Speichers anzugeben, durch den es ermöglicht ist, eine vergleichsweise kurze Test- und Auswertezeit für bestimmte Auswertevorgänge zur Kontrolle der Prozeßqualität und von Fehlerquellen eines Fertigungsprozesses zu erzielen. Gleichzeitig soll eine flexible Anpassung an die Fortentwicklung von Speicherbausteinen ermöglicht sein.
-
Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein Betriebsverfahren für einen solchen Speicher anzugeben.
-
Diese Aufgabe wird gemäß der Erfindung durch einen integrierten Speicher mit einer Schaltung zum Funktionstest des integrierten Speichers gemäß Patentanspruch 1 und durch ein Verfahren zum Betrieb eines solchen Speichers gemäß Patentanspruch 8 gelöst.
-
Der Speicher gemäß der Erfindung umfaßt eine Schaltung zum Funktionstest des integrierten Speichers mit Mitteln zum Auslesen von Speicherzellen des integrierten Speichers und zur Ermittlung von Adressen von Speicherzellen, aus denen ein Testdatum ausgelesen wurde. Weiterhin ist eine Registerschaltung vorgesehen, die zur Speicherung einer Bitkombination dient, mittels derer ein Adreßraum des Speichers in einzelne Adreßregionen mit jeweils mehreren zugeordneten Speicherzellen unterteilbar ist. Eine Komprimierungseinheit, die von der Registerschaltung ansteuerbar ist, dient zum Empfang von aus den Speicherzellen des Speichers ausgelesenen Testdaten, wobei die Komprimierungseinheit aus der Adresse eines empfangenen Testdatums eine komprimierte Adresse generiert, die eine Adresse einer Adreßregion kennzeichnet, aus welcher das Testdatum ausgelesen wurde. Eine Speichereinheit dient zur Speicherung mehrerer Bits, wobei jedes der Bits einer unterschiedlichen Adreßregion zugeordnet ist und durch eines der Bits ein Fehlerdatum einer Speicherzelle des Speichers innerhalb der zugeordneten Adreßregion registrierbar ist. Weiterhin ist eine Decoderschaltung vorgesehen, die mit der Komprimierungseinheit und der Speichereinheit verbunden ist, zum Empfang der komprimierten Adresse und zum Zugriff auf das der jeweiligen Adreßregion zugeordnete Bit der Speichereinheit in Abhängigkeit von der komprimierten Adresse.
-
Mit der Erfindung ist es ermöglicht, für bestimmte Auswertevorgänge zur Kontrolle der Prozeßqualität und von Fehlerquellen eines Fertigungsprozesses eine vergleichsweise kurze Test- und Auswertezeit zu erzielen, da es für solche bestimmte Auswertevorgänge nicht erforderlich ist, ein gesamtes Fail Memory eines Testgeräts, aus dem die Daten für einen späteren Reparaturvorgang des Speichers gewonnen werden, auszulesen, um Rückschlüsse auf Prozeßqualität und Fehlerquellen des Fertigungsprozesses gewinnen zu können. Vielmehr ist es ermöglicht, mit Bereitstellen der Speichereinheit einen vergleichsweise kleinen Fehlerspeicher auf dem Speicherchip vorzusehen, welcher mit komprimierten Daten beschrieben wird. Insbesondere wird in der Speichereinheit eine komprimierte Bit Fail Map abgespeichert, wobei jedes der Bits der komprimierten Bit Fail Map einer unterschiedlichen Adreßregion zugeordnet ist und durch eines der Bits ein Fehlerdatum einer Speicherzelle des Speichers innerhalb der zugeordneten Adreßregion registrierbar ist. Der Adreßraum des Speichers wird hierbei durch die Registerschaltung in die einzelnen Adreßregionen unterteilt. Die im Vergleich zur Fail Memory vergleichsweise kleine Speichereinheit zur Speicherung der komprimierten Bit Fail Map läßt sich aufgrund der demgegenüber geringeren Datenmenge sehr schnell auslesen und auswerten.
-
Ein weiterer bedeutsamer Vorteil der Erfindung besteht darin, daß mit dem Vorsehen der Speichereinheit zur Speicherung der komprimierten Bit Fail Map auf dem Speicherchip für jedes Chip-Design die Größe der Speichereinheit festgelegt werden kann, so daß eine flexible Anpassung an die individuelle Größe des Speicherbausteins ermöglicht ist. Gegenüber dem Vorsehen eines Speichers zur Speicherung der komprimierten Bit Fail Map in einem Testgerät weist die Erfindung den Vorteil auf, daß mit der Fortentwicklung von Speicherbausteinen und der damit verbundenen Erhöhung der Speicherkapazität eines Speicherbausteins nicht mit der selben Geschwindigkeit in neue Testgeräte investiert werden muß. Weiterhin ist es nicht mehr erforderlich, im Hinblick darauf eine Testgerät-Generation für einen möglichst langen Nutzungszeitraum auszulegen, so daß insgesamt die Kosten für das Testequipment reduziert werden können.
-
Gemäß einer vorteilhaften Ausführungsform der vorliegenden Erfindung ist weiterhin eine Langzeit-Speichereinheit vorgesehen, die mit der Speichereinheit verbunden ist, zur Langzeit-Speicherung der Bits der Speichereinheit in entsprechenden Bits der Langzeit-Speichereinheit. Weiterhin ist eine ODER-Verknüpfungsschaltung oder gleichwirkende Verknüpfungsschaltung vorgesehen, um jedes der Bits der Speichereinheit mit einem entsprechenden Bit der Langzeit-Speichereinheit zu verknüpfen. Mit dieser Ausführungsform der Erfindung ist es ermöglicht, die in der Speichereinheit gespeicherte komprimierte Bit Fail Map über mehrere Testdurchläufe hinweg für einen längeren Zeitraum akkumuliert zu speichern, ohne daß hierbei Informationen bezüglich Fehlerdaten von vorhergehenden Testdurchläufen verloren gehen. Insbesondere sorgt die Verknüpfungsschaltung dafür, daß die Information jedes der Bits erhalten bleibt, sobald das jeweilige Bit infolge eines registrierten Fehlerdatums gesetzt wird.
-
In einer weiteren vorteilhaften Ausführungsform der Erfindung wird eine nach extern auslesbare Zählerschaltung vorgesehen, die mit der Speichereinheit verbunden ist, um diejenigen Bits der Speichereinheit, die ein Fehlerdatum kennzeichnen, in ihrer Anzahl zu zählen. Gegenüber dem Auslesen der Speichereinheit zur Speicherung der komprimierten Bit Fail Map erzielt man mit dieser Ausführungsform einen weiteren Zeitvorteil beim Auswerten eines Funktionstests, da mit Hilfe der Zählerschaltung nur deren Zählerstand ausgelesen werden muß und bereits mit dieser Information Rückschlüsse auf Prozeßqualität und Fehlerquellen eines Fertigungsprozesses ermöglicht sind.
-
In einer weiteren Ausführungsform der vorliegenden Erfindung wird eine weitere nach extern auslesbare Zählerschaltung vorgesehen, die in analoger Weise mit der Langzeit-Speichereinheit verbunden ist, um diejenigen Bits der Langzeit-Speichereinheit, die ein Fehlerdatum kennzeichnen, in ihrer Anzahl zu zählen. Auch bei dieser Ausführungsform wird für einen Auswertevorgang ein Zeitvorteil erzielt, da die weitere Zählerschaltung schneller ausgewertet werden kann, als die Langzeit-Speichereinheit.
-
Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
-
Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele zur vorliegenden Erfindung darstellen, näher erläutert.
-
1 zeigt eine erste Ausführungsform eines erfindungsgemäßen integrierten Speichers mit einer Schaltung zum Funktionstest des Speichers,
-
2 zeigt eine zweite Ausführungsform eines erfindungsgemäßen integrierten Speichers mit einer Schaltung zum Funktionstest des Speichers,
-
3 zeigt eine Ausführungsform einer Registerschaltung zur Speicherung einer Bitkombination, mittels derer ein Adreßraum des Speichers in einzelne Adreßregionen unterteilbar ist,
-
4 zeigt schematisch einen beispielhaften Inhalt eines Fail Memories und eine beispielhafte zugehörige komprimierte Bit Fail Map.
-
In 1 ist in einer schematischen Ansicht eine erste Ausführungsform eines erfindungsgemäßen integrierten Speichers mit einer Schaltung zum Funktionstest des Speichers gezeigt. Der Speicher weist ein Speicherzellenfeld 1 auf, in dem Wortleitungen WL und Bitleitungen BL in matrixförmiger Anordnung vorgesehen sind, wobei in Kreuzungspunkten der Wortleitungen WL und Bitleitungen BL die Speicherzellen MC angeordnet sind. Die Speicherzellen MC beinhalten jeweils eine Speicherkapazität und einen Auswahltransistor, die in üblicher Verschaltung mit den Wortleitungen WL und Bitleitungen BL verschaltet sind. Zum Auslesen der Speicherzellen MC werden Datensignale der jeweiligen Speicherzellen von einem Leseverstärker 2 bewertet und verstärkt, der seinerseits mit einem Ausgangsregister 3 zum externen Auslesen der Daten verbunden ist. In einem Normalbetrieb des Speichers ist das Ausgangsregister 3 mit den externen Datenanschlüssen IOs des Speichers verbunden, wobei beispielsweise 16 IO-Anschlüsse vorgesehen sind.
-
Für einen Funktionstest des Speicherzellenfeldes 1 werden die vom Ausgangsregister 3 ausgegebenen Testdaten an ein IO-Kompressionsmodul 4 weitergeleitet. Dieses übernimmt die Aufgabe, einen Soll-Ist-Datenvergleich durchzuführen und diese Informationen auf vier Leitungen zu komprimieren. Das bedeutet, daß die Informationen von jeweils vier IO-Anschlüssen auf eine Information zusammengefaßt werden. Dies bedeutet bezogen auf eine spätere Reparatur des Speichers jedoch keinen Informationsverlust, da in der Praxis oftmals mehrere IO-Anschlüsse gemeinsam als Gruppe repariert werden, im vorliegenden Beispiel vier IO-Anschlüsse. Mithin reicht für die weitere Auswertung in Bezug auf die Reparatur die Information aus, daß mindestens einer der IO-Anschlüsse aus dieser Gruppe ein fehlerhaftes Datum übertragen hat, wodurch eine Reparatur des Speichers in Bezug auf die gesamte IO-Anschlußgruppe ausgelöst wird. Dadurch wird eine Reduzierung des Fehlerspeichers auf ein Viertel der sonstigen Größe erreicht, die man benötigen würde, wenn die Fehlerdaten aller IO-Anschlüsse einzeln aufgezeichnet werden würden.
-
Die Ausgabedaten des IO-Kompressionsmoduls 4 werden an die Komprimierungseinheit 5 weitergeleitet, welche die aus dem Speicherzellenfeld 1 ausgelesenen komprimierten Testdaten des Speichers empfängt. Die Komprimierungseinheit 5 generiert bei Vorliegen eines Fehlerdatums mit Hilfe des auf dem Speicher bereits vorhandenen Reihenadreß-Multiplexers 15, der Speicherbanksteuerung 16 und des Spaltendecoders 17 aus der Adresse eines empfangenen Testdatums eine komprimierte Adresse. Hierzu wird die Komprimierungseinheit 5 von der Registerschaltung 11 angesteuert, in der eine Bitkombination gespeichert ist, mittels derer der Adreßraum des Speichers in einzelne Adreßregionen mit jeweils mehreren zugeordneten Speicherzellen unterteilbar ist.
-
In 3 ist eine Ausführungsform einer solchen Registerschaltung 11 zur Speicherung einer Bitkombination zur Unterteilung des Adreßraumes in Adreßregionen gezeigt. Die Registerschaltung 11 weist ein Reihenregister 111 und ein Spaltenregister 112 auf, in welchen jeweils eine Bitkombination bezüglich der Reihenadresse bzw. Spaltenadresse des Speichers speicherbar ist. In dem Reihenregister 111 werden die Reihenadreß-Bits X0 bis Xn gespeichert, im Spaltenregister 112 werden die Spaltenadreß-Bits Y0 bis Yn gespeichert. Im Reihenregister 111 werden beispielsweise die Bits X7 bis X13 mit einer ”1” belegt, im Spaltenregister 112 werden beispielsweise die Bits Y8, Y9 und Y11 mit ”1” belegt. Das bedeutet, in der Registerschaltung 11 sind zehn sogenannte ”Split-Bits” als Bitkombination gespeichert, mittels derer der Adreßraum des Speichers in einzelne Adreßregionen unterteilt wird.
-
Die Komprimierungseinheit 5 generiert somit unter Ansteuerung von der Registerschaltung 11 aus der Adresse eines empfangenen Testdatums eine komprimierte Adresse, die eine Adresse einer Adreßregion kennzeichnet, aus welcher das Testdatum ausgelesen wurde. Eine Decoderschaltung 6 ist mit der Komprimierungseinheit 5 verbunden und empfängt die komprimierte Adresse zum Zugriff auf die Speichereinheit 7. Diese dient zur Speicherung mehrerer Bits, wobei jedes der Bits einer unterschiedlichen Adreßregion zugeordnet ist und durch eines der Bits ein Fehlerdatum einer Speicherzelle des Speichers innerhalb der zugeordneten Adreßregion registrierbar ist.
-
Zur näheren Erläuterung hierzu ist in 4 schematisch ein beispielhafter Inhalt eines Fail Memories nach einem Testdurchlauf des Speichers und eine zugehörige beispielhafte komprimierte Bit Fail Map gezeigt. Die Reihenadressen Adr(X) werden hier vereinfacht durch die Reihenandreß-Bits X0 bis X7 festgelegt, die Spaltenadressen Adr(Y) durch die Spaltenadreß-Bits Y0 bis Y3. Im vorliegenden Beispiel gemäß 4 ist also im Vergleich zu 3 ein stark reduzierter Adreßraum dargestellt, um die Zusammenhänge besser erläutern zu können. Im Beispiel gemäß 4 sind die ”Split-Bits” X6, X7 und Y3 mit ”1” gesetzt, so daß der Adreßraum in 23 = 8 Adreßregionen R1 bis Rk unterteilt wird.
-
In einzelnen der Regionen R1 bis Rk werden Fehlerdaten F registriert, in anderen hingegen nicht. Es ergibt sich somit eine Fail Memory FM wie in 4b dargestellt. Der Inhalt dieser Fail Memory FM wird gemäß 4a in der komprimierten Bit Fail Map CBFM komprimiert. Hierbei ist jedes Bit B1 bis Bk der komprimierten Bit Fail Map, CBFM einer jeweiligen Adreßregion R1 bis Rk zugeordnet, beispielsweise ist das Bit B1 der Adreßregion R1 und das Bit Bk der Adreßregion Rk zugeordnet. Durch die Bits B1 bis Bk ist ein Fehlerdatum F einer Speicherzelle des Speichers innerhalb der zugeordneten Adreßregion R1 bis Rk registrierbar. Das bedeutet, daß für den Fall, daß mindestens eine Speicherzelle innerhalb einer Adreßregion ein Fehlerdatum F erzeugt, das zugeordnete Bit innerhalb der komprimierten Bit Fail Map CBFM mit dem Wert ”1” belegt wird. Es ergibt sich somit für das Fail Memory gemäß 4b eine komprimierte Bit Fail Map CBFM gemäß 4a.
-
In der Speichereinheit 7 gemäß 1 werden komprimierte Bit Fail Maps wie in 4a prinzipiell dargestellt, gespeichert. Es ist hierbei einer Gruppe von Datenanschlüssen IO, die gemeinsam repariert werden und von dem IO-Kompressionsmodul 4 zusammengefaßt werden, eine jeweilige Decoderschaltung 61 bis 64 und jeweilige Speichereinheit 71 bis 74 zugeordnet. Jede der Speichereinheiten 71 bis 74 dient zur Speicherung einer komprimierten Bit Fail Map CBFM gemäß dem Prinzip nach 4a, wobei durch jedes der Bits der komprimierten Bit Fail Map ein vorhandenes Fehlerdatum einer Speicherzelle des Speichers innerhalb der zugeordneten Adreßregion registriert wird. Die jeweiligen Decoderschaltungen 61 bis 64 empfangen die komprimierte Adresse der Komprimierungseinheit 5, die eine Adresse einer Adreßregion kennzeichnet, aus welcher das Testdatum ausgelesen wurde. Mit Hilfe der jeweiligen Decoderschaltung 61 bis 64 wird auf das der jeweiligen Adreßregion zugeordnete Bit der in der jeweiligen Speichereinheit 71 bis 74 gespeicherten komprimierten Bit Fail Map in Abhängigkeit von der komprimierten Adresse zugegriffen. Hierbei nehmen die jeweiligen Bits (beispielhaft B1 bis Bk gemäß 4a) der jeweiligen Speichereinheit 71 bis 74 den Zustand ”1” an, der das Vorliegen eines Fehlerdatums F einer Speicherzelle des Speichers innerhalb der zugeordneten Adreßregion R1 bis Rk kennzeichnet, sobald ein Fehlerdatum F innerhalb der zugeordneten Adreßregion erkannt wurde. Dieser Zustand wird für den weiteren Verlauf eines Tests beibehalten.
-
Weiterhin ist beim Speicher gemäß 1 eine Langzeit-Speichereinheit 9 vorgesehen, die über eine Verknüpfungsschaltung 8 mit der Speichereinheit 7 verbunden ist. Die Langzeit-Speichereinheit 9 dient zur Langzeit-Speicherung der Bits der komprimierten Bit Fail Map in entsprechenden Bits der Langzeit-Speichereinheit (zur Bildung einer sogenannten akkumulierten komprimierten Bit Fail Map). Entsprechend sind jeweilige Langzeit-Speichereinheiten 91 bis 94 vorgesehen, die den einzelnen Speichereinheiten 71 bis 74 zugeordnet sind. Die Verknüpfungsschaltung 8 ist als ODER-Verknüpfungsschaltung oder gleichwirkende Verknüpfungsschaltung ausgebildet. Mit der Verknüpfungsschaltung 8 wird jedes der Bits der Speichereinheiten 71 bis 74 mit einem entsprechenden Bit der Langzeit-Speichereinheiten 91 bis 94 ODER-verknüpft.
-
Weiterhin ist eine Auswerteschaltung 10 vorgesehen, die mit der Speichereinheit 7 und mit der Langzeit-Speichereinheit 9 verbunden ist, um den Inhalt dieser Speichereinheiten nach extern des Speichers über das Ausgangssignal A auszulesen. Weiterhin sind jeweilige Setzschaltungen 12, 13 und 14 vorgesehen, die von externen Testmodussignalen TM1 bis TM3 angesteuert werden. Die Auswerteschaltung 10 wird von dem externen Testmodussignal TM4 angesteuert.
-
Im weiteren Verlauf wird ein Betriebsverfahren zum Betrieb des Speichers mit zugehöriger Testschaltung nach 1 näher erläutert.
-
Zu Beginn eines sogenannten Testpatterns wird über die Setzschaltung 14 mit zugehörigem Testmodussignal TM2 die Speichereinheit 7 und Langzeit-Speichereinheit 9 rückgesetzt, so daß jedes Bit der komprimierten Bit Fail Map der jeweiligen Speichereinheiten auf den Zustand ”0” zurückgesetzt wird. Weiterhin wird an die Setzschaltung 13 das Aktivierungssignal act weitergeleitet, um insbesondere die Komprimierungseinheit 5 zu aktivieren. Eine gesonderte Aktivierung ist auch über das Testmodussignal TM1 ermöglicht. Mit Hilfe der Setzschaltung 12 kann die Registerschaltung 11 mit ”Split-Bits” gesetzt werden. Eine Alternative hierzu wäre, die Registerschaltung 11 im Design-Prozeß fest zu programmieren, beispielsweise durch entsprechendes Setzen von programmierbaren Fuses, die der Registerschaltung 11 zugeordnet sind, oder per Metallmaske.
-
Während des Testpattern-Durchlaufs wird durch die Komprimierungseinheit 5, falls ein Fehlerdatum einer Speicherzelle des Speichers empfangen wird, eine komprimierte Adresse dieses Fehlerdatums generiert. Entsprechend wird über die Decoderschaltung 6 das der entsprechenden Adreßregion, in der das Fehlerdatum festgestellt wurde, zugeordnete Bit der Speichereinheit 7 durch die Decoderschaltung 6 mit einer Bitinformation überschrieben. Falls kein Fehlerdatum vorliegt, wird durch die Komprimierungseinheit 5 keine Adresse übergeben und das entsprechende Bit in der Speichereinheit 7 bleibt weiterhin mit ”0” belegt. Wird mehr als ein Fehlerdatum für eine Adreßregion detektiert, so wird das entsprechende Bit der komprimierten Bit Fail Map, das mit ”1” belegt ist, mit ”1” überschrieben, so daß die Adreßregion damit als fehlerhaft markiert bleibt. Die ODER-Verknüpfungsschaltung 8 verknüpft fortlaufend den Inhalt jedes einzelnen Bits der Speichereinheit 7 mit dem zugehörigen Bit in der Langzeit-Speichereinheit 9, so daß auch bei mehreren Testdurchläufen jeder einmal detektierte Fehler innerhalb einer Adreßregion mit dem Zustand ”1” in der Langzeit-Speichereinheit 9 markiert bleibt.
-
Nach dem Testpattern-Durchlauf kann entweder das Testmodussignal TM1 entsprechend so gesetzt werden, das die Komprimierungseinheit 5 deaktiviert wird. Alternativ kann mit dem Testmodussignal TM4 die Auswerteschaltung 10 aktiviert werden, um nach einem Testdurchlauf den Inhalt der Speichereinheit 7, mithin die komprimierte Bit Fail Map der einzelnen Speichereinheiten 71 bis 74, nach extern des Speichers zu Analysezwecken auszulesen. Ebenso kann, nach mehreren Testpattern-Durchläufen, der Inhalt der Langzeit-Speichereinheit 9 über die Auswerteschaltung 10 nach extern des Speichers zu Analysezwecken ausgelesen werden. Durch die Auswerteschaltung 10 kann die Setzschaltung 13 mittels eines Deaktivierungssignals dis deaktiviert werden und somit die Komprimierungseinheit 5 deaktiviert werden.
-
In 2 ist eine weitere Ausführungsform eines erfindungsgemäßen integrierten Speichers mit einer Schaltung zum Funktionstest des Speichers gezeigt. Die Schaltung gemäß 2 weist im Vergleich zu der Schaltung gemäß 1 noch Zusatzkomponenten auf, wobei die übrigen Komponenten im Vergleich zu 1 beibehalten wurden und mit gleichen Bezugszeichen versehen sind.
-
In der Ausführungsform gemäß 2 ist weiterhin eine Zählersteuerung 18 vorgesehen, die eine Zählerschaltung 19 ansteuert. Die Zählerschaltung 19 ist mit der Auswerteschaltung 10 verbunden und über diese nach extern des Speichers auslesbar. Die Zählerschaltung 19 dient zusammen mit der Zählersteuerung 18 dazu, diejenigen Bits der komprimierten Bit Fail Maps, die in der Speichereinheit 7 gespeichert sind und ein Fehlerdatum kennzeichnen, in ihrer Anzahl zu zählen. Analog ist eine weitere Zählerschaltung 21 mit zugehöriger Zählersteuerung 20 vorgesehen, die mit der Langzeit-Speichereinheit 9 verbunden sind. Mit Hilfe der Zählerschaltung 21 mit zugehöriger Zählersteuerung 20 werden diejenigen Bits der akkumulierten komprimierten Bit Fail Map der Langzeit-Speichereinheit 9, die ein Fehlerdatum kennzeichnen, in ihrer Anzahl gezählt.
-
Jede der Zählerschaltungen 19 und 21 ist über die Setzschaltung 14 rücksetzbar. Mit Hilfe der Zählerschaltungen 19 und 21 ist es ermöglicht, eine Information eines Testpatterns bzw. mehrerer Testpatterns gegenüber einer Auswertung der einzelnen komprimierten Bit Fail Maps beschleunigt auszulesen. Es ist hierbei jedoch auch möglich, die Ausführungsformen gemäß 1 und 2 miteinander zu kombinieren, so daß wahlweise entweder die einzelnen komprimierten Bit Fail Maps oder die in den Zählerschaltungen enthaltenen Informationen ausgelesen werden. Die Zählerschaltungen 19 und 21 repräsentieren hierbei jedoch ein eigenständiges Auswertewerkzeug, welches in der Praxis aus Gründen der Testzeitersparnis vorteilhaft eingesetzt werden kann.
-
In einer vorteilhaften Weiterbildung kann ein weiterer Testmodus generiert werden, mit dessen Hilfe die in den 1 und 2 dargestellten Testschaltungen eines integrierten Speichers überprüft werden können. Zuerst werden hierzu die Speichereinheiten 7 und 9 zurückgesetzt. Anschließend wird beispielsweise eine ”0” in die Speichereinheiten 7 und 9 geschrieben, so daß bei ordnungsgemäßer Funktion die einzelnen Bits im Ergebnis ebenfalls ”0” speichern. Anschließend wird in einem gleichen Zyklus eine ”1” in die Speichereinheiten 7 und 9 geschrieben und wieder ausgelesen. Das Ergebnis der Zählerschaltungen 19 und 21 muß die Anzahl der in den Speichereinheiten 7 und 9 repräsentierten Adreßregionen widerspiegeln (bei einer gemäß 3 vorbelegten Registerschaltung 11: 210·4 = 4096 Adreßregionen).
-
Dieser Testdurchlauf läßt sich derart abändern, daß zunächst die Bitfolge ”10101...10” geschrieben und danach ausgelesen wird, wobei das Ergebnis der Zählerschaltungen die Hälfte der Anzahl der Adreßregionen ergeben muß (im Beispiel 2048). Gleiches gilt für die Bitfolge ”01010...01”.
-
Bezugszeichenliste
-
- 1
- Speicherzellenfeld
- 2
- Leseverstärker
- 3
- Ausgangsregister
- 4
- IO-Kompressionsmodul
- 5
- Komprimierungseinheit
- 6
- Decoderschaltung
- 7
- Speichereinheit
- 8
- Verknüpfungsschaltung
- 9
- Langzeit-Speichereinheit
- 10
- Auswerteschaltung
- 11
- Registerschaltung
- 12
- Setzschaltung
- 13
- Setzschaltung
- 14
- Setzschaltung
- 15
- Reihenadreß-Multiplexer
- 16
- Speicherbanksteuerung
- 17
- Spaltendecoder
- 18
- Zählersteuerung
- 19
- Zählerschaltung
- 20
- Zählersteuerung
- 21
- Zählerschaltung
- 61–64
- Decoderschaltung
- 71–74
- Speichereinheit
- 81–84
- Verknüpfungsschaltung
- 91–94
- Langzeit-Speichereinheit
- 111
- Reihenregister
- 112
- Spaltenregister
- TM1–TM4
- Testmodussignal
- A
- Ausgangssignal
- WL
- Wortleitungen
- BL
- Bitleitungen
- MC
- Speicherzellen
- X
- Reihe
- Y
- Spalte
- CBFM
- komprimierte Bit Fail Map
- FM
- Fail Memory
- X0–Xn
- Reihenadreß-Bit
- Y0–Yn
- Spaltenadreß-Bit
- Adr
- Adresse
- act
- Aktivierungssignal
- dis
- Deaktivierungssignal
- R1–Rk
- Adreßregion
- B1–Bk
- Bit
- F
- Fehlerdatum
- IO
- Datenanschluß
