DE3916533A1 - Parallelleseschaltung zum testen von speichern mit hoher speicherdichte - Google Patents

Description

Die Erfindung betrifft eine Parallelleseschaltung zum Testen von Speichern mit hoher Speicherdichte, und insbesondere eine Parallelleseschaltung, die in jedem Testzyklus eine größere Anzahl von Daten als die Anzahl von in einem Chip installierten Datenbussen während des Parallelleseprozesses von mehreren Datenbits der Speicherzellen ausliest, die mit Testvorlageeingaben versorgt werden, um die Existenz von Defekten in dem Speicherchip mit hoher Speicherdichte zu überprüfen, wodurch die erforderliche Testzeit effektiv verringert wird.

In den mit der Halbleiterherstellung befaßten Bereichen neuerdings auftretende Entwicklungen von Speicherelementen, deren Charakteristik niedriger Stromverbrauch, hohe Operationsgeschwindigkeit und hohe Speicherdichte sind, sind in Übereinstimmung mit dem Fortschritt in der Informationsverarbeitung stark gefördert worden, was dazu führt, daß einige oder im Zehnerbereich der Megaskala liegende Speicherelemente kommerziell verfügbar sind. Es ist eine Tatsache, daß ein hohes Maß an Fertigungstechnologie erforderlich ist, um solche Speicher mit hoher Speicherdichte herzustellen, und daß die Art dieser Speicherelemente die Durchführung eines fehlerfreien Testes erfordert, bevor die Produkte ausgeliefert werden. Je höher jedoch die Speicherdichte der Speicherzelle in einem einzigen Chip ist, um so komplizierter ist das Testverfahren für die Zelle. Weiterhin ist eine verlängerte Zeitspanne für die Durchführung des Testes erforderlich, was allmählich in diesem Bereich als Problem angesehen wird. Die erforderliche Testzeit für eine Schaltung ist ein wichtiger Faktor hinsichtlich der Produktivität. Deshalb werden neuerdings die Bemühungen zur Verbesserung der Testeffizienz parallel zu den Bemühungen zur Erhöhung der Speicherdichte sehr verstärkt. Somit ist beabsichtigt, die in diesem Fachbereich sogenannte Testfähigkeit, die einerseits die Kontrollfähigkeit (die Fähigkeit, die interne Struktur von dem Eingabeanschluß des Chips aus zu kontrollieren), und die Beobachtungsfähigkeit (die Fähigkeit, den Funktionszustand der internen Struktur von dem Ausgabeanschluß des Chips aus zu beobachten) enthält, zu verbessern, und als eine Maßnahme zu diesem Zweck wird mit Rücksicht auf die Betriebsfunktion des Chips, entweder ein Testknoten innerhalb des Chips angeordnet oder ein Testweg mittels eines Multiplexers gebildet, um die Testfähigkeit des Chips zu verstärken.

Es gibt jedoch von der Beobachtungsfähigkeit her gesehen, die Gegenstand der vorliegenden Erfindung ist, ein herkömmliches Testschema, derart, daß um insbesondere eine Beobachtungsfähigkeit für RAM-Elemente (random access memory, Schreib/Lese-Speicher) zu gewährleisten, mehrere von jedem Zellenarrayblock abgegebene Datenbits einer nach dem anderen mittels eines Multiplexers abgezogen werden; diese werden jeweils durch Datenbusse zu einem Komparator geliefert, der an der Eingabestation eines Ausgabepuffers angeordnet ist; und dieser Komparator entscheidet über die Identität zwischen den Ausgabedaten, die von den bestimmten Testvorlageeingaben gelesen werden, die der Reihe nach für alle Zellen gleich sind, wodurch jede Funktionsstörung von jeder Zelle entdeckt wird.

Nach diesem Schema kann ein Datenbus einen Datenwert übermitteln und deshalb ist in dem Fall, daß mehrere Datenbits parallel von den jeweiligen Zellenarrays ausgelesen werden, die testbare Anzahl von Datenbits auf die Anzahl der Datenbusse begrenzt, mit dem Ergebnis, daß die Verringerung des Zeitaufwandes, der zur Durchführung des Tests für sämtliche Zellenarrays erforderlich ist, entsprechend beschränkt ist. Ein solches Problem wird entsprechend der Zunahme der Speicherdichte der Speicherelemente um so ernster und bringt schließlich sogar den Nachteil mit sich, daß die Anzahl von Speicherelementen, die pro Zeiteinheit testbar sind, weiter abnimmt.

Aus diesem Grund ist es Aufgabe der vorliegenden Erfindung, einen Parallelleseschaltung zum Testen von Speichern mit hoher Speicherdichte zu schaffen, mit der eine größere Anzahl von Datenbits als die Anzahl von installierten Datenbussen gleichzeitig parallel getestet werden kann, ohne daß die existierende Chipstruktur wesentlich verändert werden muß, wodurch die erforderliche Gesamttestzeit effektiv verringert wird.

Zur Lösung dieser Aufgabe wird gemäß der Erfindung ein Parallelleseschaltung gemäß Patentanspruch 1 vorgesehen. Ein gesonderter Leseverstärker wird an jeder Ausgabedatenleitung von jedem Zellenarray angeordnet und somit werden die mehreren Datenbits, die durch Zugriff auf jeden Zellenarray erhalten werden, mittels des besagten jeweiligen Leseverstärkers verstärkt, um sie einem Vorstufenkomparator zu übermitteln, mit dem jeder Zellenarray ausgerüstet ist. Die Zellenarrays werden alle mit den gleichen Bitwerten entsprechend der Testeingabevorlage versorgt und der Komparator, dem die Ausgabedaten der Zellenarrayblocks zugeführt werden, vergleicht die mehreren Bits, um über die Übereinstimmung zwischen den mehreren Ausgabedatenbits zu entscheiden. Bei diesem Vorgehen bildet der Komparator als Ergebnis des Vergleiches neue Daten, um dieser den jeweiligen Datenbussen zu übermitteln. Der Rückstufenkomparator, der zwischen den Enden von besagten Datenbussen und der Eingabestation des Ausgabepuffers angeordnet ist, vergleicht gemeinsam die ersten Vergleichsdaten, die über jeden entsprechenden Datenbus von besagten jeweiligen Vorstufenkomparator von den obenerwähnten Zellenarrays übermittelt werden. Somit bildet der Rückstufenkomparator die endgültigen Ergebnisse des Datenvergleichs für die jeweiligen Zellenarrayblocks, um diese durch den Ausgabepuffer zu dem Ausgabeknoten zu liefern. Wie oben beschrieben, kann der Effekt, mehrere Datenbits von jedem Zellenarray zu erhalten, für jeden Datenbus erzielt werden, wodurch eine größere Anzahl von Datenbits als die Anzahl von installierten Bussen in jedem Testlesezyklus parallel gelesen werden kann, womit die Testzeit für den Funktionszustand des Speicherchips, verglichen mit der herkömmlichen Methode, wesentlich verringert werden kann.

Der Gegenstand und andere Vorteile der Erfindung werden durch die Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen noch deutlicher. Es zeigt

Fig. 1 eine herkömmliche Parallelleseschaltung zum Testen von Speichern mit hoher Speicherdichte,

Fig. 2a eine beispielhafte Ansicht auf einen Buskomparator als Testmittel bei den Schaltungen der Fig. 1,

Fig. 2b eine Ergebnistabelle, die den Betrieb des in Fig. 2a gezeigten Busvergleichers definiert und

Fig. 3 eine Darstellung einer Parallelleseschaltung zum Testen von Speichern mit hoher Speicherkapazität gemäß der vorliegenden Erfindung.Fig. 1 zeigt eine Darstellung einer herkömmlichen Parallelleseschaltung von Speichern mit hoher Speicherdichte, bei der Testmittel vom Parallellesetyp vorgesehen sind. In der Zeichnung bezeichnen die Bezugszeichen CA 1-CA 4 jeweils Speicherzellenarrays, die über eine Vielzahl von Eingabe/Ausgabe-Datenleitungen (nachfolgend "Datenleitung" genannt) L 1-L 4 mit Eingabepuffern (nicht gezeigt) verbunden sind und gleichzeitig auch mit Datenleitungsmultiplexern MX 1-MX 4 in Verbindung stehen. Die Ausgabeleitungen der besagten Multiplexer MX 1-MX 4 sind jeweils mit Leseverstärkern SA 1-SA 4 verbunden.

Testvorlageeingaben Di, die jeweils den gleichen Inhalt haben, werden über jeden Parallelleseweg in jede Speicherzelle eingespeichert, um einen gleichzeitigen parallelen Zugriff zu ermöglichen. Wenn die Ausgabedaten des Speicherzellenarrayblocks CA 1-CA 4, die als Spaltenadressensignal bezeichnet sind, durch die entsprechende Datenleitung L 1-L 4 dem Multiplexer MX 1-MX 4 in der Lesebetriebsart ( = 1) zugeführt werden, erzeugt eine Multiplexersteuereinheit MXC Steuertakte CK 1-CK 4, um sie dem Multiplexern MX 1-MX 4 zuzuführen. Dann wählen die Multiplexer MX 1-MX 4 jeweils eine Bitdatenleitung aus der Vielzahl von Datenleitungen L 1-L 4 (4-Bit-Datenleitungen sind in der Zeichnung gezeigt) und übermitteln die Ausgabedaten an den Leseverstärker SA 1-SA 4, in dem die Daten verstärkt werden und zu den zugeordneten Datenbussen DB 1-DB 4 geschickt werden.

Weiterhin sind die Datenbusse DB 1-DB 4 jeweils über einen Buswähler BS 1-BS 4 gemeinsam mit dem Eingabeanschluß eines Ausgabepuffers OB verbunden und stehen ebenfalls mit einem Buskomparator BCM in Verbindung. Der besagte Buskomparator BCM vergleicht die durch die besagten Datenbusse DB 1-DB 4 gelieferte Datenmenge, um die Übereinstimmung zwischen der Datenmenge zu überprüfen und den resultierenden Datenwert an dem Ausgabepuffer OB zu übermitteln.

In der Testbetriebsart ( = 0), zum Testen der richtigen Funktion der Speicherzellenarrayblocks erzeugt eine Buskomparatorsteuereinheit BCC ein Freigabetaktsignal , um den Buskomparator BCM zu aktivieren, während eine Buswählersteuereinheit BSC alle Buswählerfreigabesignale SE 1-SE 4 zurücksetzt, um alle Buswähler BS 1-BS 4 zu sperren. Demgemäß werden in der Testbetriebsart die Ausgabedaten, die mittels jedem von den Multiplexern MX 1-MX 4 aus der gesamten Ausgabedatenmenge, die aus den zugeordneten Speicherarrays ausgelesen wird, jeweils in Leseverstärkern SA 1-SA 4 verstärkt und dann durch die zugeordneten Datenbusse DB 1-DB 4 an den Buskomparator BCM geliefert. Dann vergleicht der Buskomparator BCM besagte Daten von den zugeordneten Datenbussen DB 1-DB 4, um die Übereinstimmung zwischen diesen zu überprüfen, und die resultierenden derart gebildeten Daten werden zu dem Ausgabepuffer und nachfolgend zu einem Ausgabeknotenpunkt Do übermittelt. Die Daten, die schließlich den Ausgabeknotenpunkt Do erreichen, stellen jeweils den Gut- oder Nicht-Gut-Funktionszustand von jedem Speicherelement im Testbetrieb dar. Die Vergleichsoperation des Buskomparators BCM wird mit Bezug auf Fig. 2 detaillierter beschrieben. Die zwecks Vereinfachung in Fig. 1 als positive Busse gezeigten Datenbusse DB 1-DB 4 bestehen strenggenommen aus positiven Datenbussen DB 1-DB 4 und negativen Bussen (oder Komplementbussen) -, wie dies in Fig. 2a gezeigt ist.

Der Buskomparator BCM besitzt ein NAND-Glied G 1 mit vier Eingängen, das die positiven Busse DB 1-DB 4 als Eingangsleitungen mit einem G 2 verbindet, der die Ausgangssignale des NAND-Gliedes G 1 umkehrt, und ein weiteres NAND-Glied GB 1 mit vier Eingängen, das die negativen Busse - als Eingangsleitungen mit einem Inverter GB 2 verbindet, der die Ausgangssignale des NAND-Gliedes GB 1 umkehrt. Mit einem derartigen Aufbau und in dem Fall, in dem die den Speicherzellen zugeführten Testvorlageeingaben alle "1" sind, wird, wenn alle Ausgabedaten, die durch die Datenbusse DB 1-DB 4 erscheinen "1" sind, wie dies in Fig. 2b gezeigt ist, die Ausgabe des Buskomparators BCM Q = 1, = 0 sein, was dem Gut-Funktionszustand des getesteten Speicherzellenarrays entspricht. Während in dem Fall, in dem die Testvorlageeingaben alle "0" sind und wenn die Ausgabedaten, die durch die Datenbusse DB 1-DB 4 erscheinen, ebenfalls "0" sind, der Ausgang des Buskomparators BCM, wie ebenfalls in Fig. 2b gezeigt ist, Q = 0, = 1 wird, was ebenfalls einen Gut-Funktionszustand des getesteten Speicherzellenarrays entspricht.

Auf der anderen Seite,trotz der Tatsache, daß die Testeingangssignale alle "1" oder "0" sind, wird, wenn die Ausgabedaten, die durch die Datenbusse DB 1-DB 4 erscheinen teilweise "1" oder teilweise "0" sind, im Gegensatz zu den obenerwähnten beiden Fällen, der Buskomparator BCM Q = = 0 liefern, was einem Nicht-Gut-Funktionszustand des getesteten Speicherzellenarrays entspricht.

Nun wird der Fall beschrieben, bei dem die Schaltungsblocks der Fig. 1 in normalen Betrieb und nicht in Testbetrieb sind. In der normalen Betriebsart ( = 1) versetzt die besagte Buskomparatorsteuereinheit BCC den Buskomparator durch Setzen des Freigabetaktes CE des Buskomparators auf "1" in einen gesperrten Zustand, während die Buswählersteuereinheit BSC Buswählerfreigabesignale SE 1-SE 4 in einer vorbestimmten Folge erzeugt, um die Buswähler BS 1-BS 4 zu aktivieren. Demgemäß wählt in der normalen Betriebsart jeder der Multiplexer MX 1-MX 4, die jeweils einem der Speicherzellenarrayblocks zugeordnet sind, eine von den gesamten Datenleitungen und schickt die Daten zu dem korrespondierenden Leseverstärker SA 1-SA 4, damit dort die Daten verstärkt werden. Die so verstärkten Daten werden durch die einzelnen Datenbusse DB 1-DB 4 übermittelt, wobei ein bestimmtes Datensignal aus dem Datenbus, der mit dem aktivierten Buswähler verbunden ist, getrennt dem Ausgangspuffer OB zugeführt werden kann. Durch einen derartigen Leseprozeß wird normalerweise jeweils auf ein Datenbit im Speicherelement zugegriffen.

Wie aus der obigen Beschreibung hervorgeht, übermittelt ein Datenbus in der in Fig. 1 gezeigten Einrichtung ein Datenbit und deshalb ist in dem Fall, in dem ein Test mit mehreren Datenbits von jedem Zellenarrayblock mittels eines Parallelleseprozesses durchgeführt werden soll, die testbare Anzahl der Bits während des Testzyklus auf die Anzahl der Datenbusse begrenzt, die in der Speichereinrichtung vorgesehen sind. Deshalb würde es zu viel Zeit in Anspruch nehmen, um einen vollständigen Test durch Zugriff auf all die in den Speicherzellenarrayblocks abgespeicherten Dateninformation durchzuführen.

Fig. 3 zeigt die Parallelleseschaltung zum Testen des Speichers, die in der Lage ist, den vorstehend beschriebenen Nachteil zu überwinden. Die Teile der Fig. 3 die mit denen der Fig. 1 übereinstimmen, sind mit den gleichen Bezugszeichen bezeichnet, während die in ihren Funktionen ähnlich durch Hinzufügen von hochgestellten Strichen zu dem selben Bezugszeichen wie in Fig. 1 gekennzeichnet sind. Das einzige Merkmal der Einrichtung der Fig. 3, das es von der Einrichtung der Fig. 1 unterscheidet, wird unten beschrieben werden. Eigene Datenleitungsleseverstärker SA 11-SA 14, SA 21-SA 24, SA 31-SA 34 und SA 41-SA 44 sind jeweils mit einer Datenleitung der Gruppen von gemeinsamen Datenleitungen L 1-L 4 verbunden, wobei jede Gruppe jeweils mit einem der Speicherzellenarrayblocks CA 1-CA 4 in Verbindung steht.

Somit werden die Ausgangssignale von besagten eigenen Datenleitungsleseverstärkern, die unter einer schnellen Testbetriebsart ( = 0) erzeugt werden, jedem der Datenleitungskomparatoren LCM 1-LCM 4 zugeführt, die jeweils jedem Speicherzellenarrayblock zugeordnet sind, so daß die Identität zwischen besagten Mehrdatenbits von jedem Arrayblock überprüft wird. Die resultierenden Daten werden, nach der Überprüfung der Identität der Ausgangssignale von besagten Datenleitungsleseverstärkern durch Datenleitungskomparatoren LCM 1-LCM 4 zu den zugeordneten Datenbusse DB 1-DB 4 übermittelt.

Während die besagten einzelnen Datenleitungsleseverstärker in der schnellen Testbetriebsart ( = 0) aktiviert werden, werden die Multiplexer MX 1-MX 4 für die Mehrbitdatenleitungen L 1-L 4 gesperrt, wenn die Takte CK 1-CK 4, die von der Multiplexersteuereinheit MXC′ erzeugt werden, zurückgesetzt werden. In der normalen Betriebsart ( = 1), wenn die Multiplexersteuereinheit MXC′ Multiplexerfreigabetakte CK 1-CK 4 erzeugt, um die Multiplexer MX 1-MX 4 zu aktivieren, werden die einzelnen Datenleitungsleseverstärker im Gegensatz zum Fall der Testbetriebsart gesperrt.

In der schnellen Testbetriebsart ( = 0) setzt eine Buswählersteuereinheit BSC′ die Buswählerfreigabesignale SE 1-SE 4 zurück, so daß die zunächst verglichenen Ausgangsdaten von den Datenleitungswählern LCM 1-LCM 4 nicht mehr zu dem gemeinsamen Ausgangspuffer OB übermittelt werden. Andererseits werden in der normalen Betriebsart ( = 1) die Buswählerfreigabesignale SE 1-SE 4 angepaßt, um denjenigen der besagten Buswähler BS 1-BS 4 freizugeben, und demgemäß werden die Bitdaten in der normalen Lesebetriebsart, die von den Multiplexern MX 1-MX 4 ausgewählt und mittels der Leseverstärker SA 1-SA 4 verstärkt werden, durch aktivierte Buswähler BS 1-BS 4 zu dem gemeinsamen Ausgangspuffer OB geschickt.

Weiterhin können zu dem gemeinsamen Ausgangspuffer OB eine Vielzahl von eigenständigen Ausgangspuffern OB 1-OB 4 hinzugefügt werden, so daß zwei Arten von Ausgangspuffern wahlweise unter verschiedenen Bedingungen eingesetzt werden können. Hierbei ist jeder von den Datenbussen DB 1-DB 4 direkt mit den eigenständigen Ausgangspuffern OB 1-OB 4 verbunden, so daß bei der schnellen Testbetriebsart die zunächst verglichenen Ausgangsdaten von jedem der Datenleitungskomparatoren LCM 1-LCM 4 zu den korrespondierenden eigenständigen Ausgangspuffern OB 1-OB 4 übermittelt werden, wodurch man gleichzeitig getrennte Testergebnisse für den jeweiligen Zellenarrayblock erhält. Weiterhin wird als eine Testmöglichkeit ein Datenbuskomparator BCM so angeordnet, daß er abwechselnd mit den gesonderten Ausgangspuffern OB 1-OB 4 entsprechend verschiedener Bedingungen verwendet werden kann. Die Datenbusse DB 1-DB 4 sind mit dem Datenbuskomparator BCM gemeinsam verbunden, so daß bei der schnellen Testbetriebsart die zunächst verglichenen Ausgangsdaten von den jeweiligen Datenleitungskomparatoren LCM 1-LCM 4 nochmals in dem Datenbuskomparator BCM verglichen werden, um ein Endtestergebnis für die Unversehrtheit der Speichereinrichtung zu bilden. Das Endtestergebnis wird durch den gemeinsamen Ausgangspuffer OB zu dem Ausgangsknotenpunkt Do übermittelt. Der vorstehend erwähnte Datenbuskomparator BCM wird mittels einer Buskomparatorsteuereinheit BCC′ gesteuert, die von einer externen Quelle einen definierten Takt FTS der schnellen Testbetriebsart und einen Entscheidungstakt DN der Testausgangsbewertung enthält. In der schnellen Testbetriebsart ( = 0), wenn der Wert des Taktes DN einer logischen "0" entspricht, erzeugt die Buskomparatorsteuereinheit BCC′ einen Takt ( = 0), der den Datenbuskomparator BCM zum Aktivieren freigibt und zur gleichen Zeit die gesonderten Ausgangspuffer OB 1-OB 4 sperrt, wodurch ein Testausgangssignal für die Unversehrtheit einer Speichereinrichtung entsprechend den eingegebenen Testvorlagedaten gegeben wird. Auf der anderen Seite veranlaßt die Buskomparatorsteuereinheit BCC′ in der schnellen Testbetriebsart ( = 0), wenn der Wert des besagten Taktes eine logische "1" einnimmt, ein Setzen des Freigabesignales des Buskomparators ( = 1), so daß der Buskomparator gesperrt und die gesonderten Ausgangspuffer OB 1-OB 4 freigegeben werden. Demgemäß werden die zunächst verglichenen Ausgangsdaten der Datenleitungskomparatoren LCM 1-LCM 4, die durch die Datenbusse DB 1-DB 4 übermittelt werden, nicht wieder im Datenbuskomparator BCM verglichen, sondern direkt den gesonderten Ausgangspuffern OB 1-OB 4 zugeführt, wodurch es möglich wird, getrennte Testausgangssignale für die jeweiligen Speicherzellenarrayblocks der Speichereinrichtung zu erhalten.

Gemäß der Schaltung der vorliegenden Erfindung, die den vorher beschriebenen Aufbau besitzt, werden bei einer Parallelleseschaltung zum Testen von Speichern mit hoher Speicherdichte, bei der eine Vielzahl von Speicherzellenarrayblocks aktiviert werden und auf jeden Speicherzellenarrayblock mittels einer Vielzahl von Eingabe/Ausgabeleitungen L 1-L 4 wie bei der herkömmlichen Schaltung zugegriffen wird, die zugegriffenen Daten von jedem Block als Antwort auf den die schnelle Testbetriebsart definierenden Takt FTS durch Datenleitungen zu den selbständigen Datenleitungsleseverstärkern SA 11-SA 14, . . . . . . . . . ., . . . . . . . ., und SA 41-SA 44 geschickt, wobei die übermittelten Daten durch die gesonderten Datenleitungsleseverstärker verstärkt werden. Die derart verstärkten Daten werden durch die Datenleitungskomparatoren LCM 1-LCM 4 verglichen, um erstmalig verglichene Daten zu bilden, und diese erstmalig verglichenen Daten werden wieder durch den Datenbuskomparator BCM verglichen, um zweimalig verglichene Daten zu bilden. Die letzten Daten werden dem gemeinsamen Ausgangspuffer OB zugeführt, um ein Testergebnis zu bilden.

Bei dieser Testweise wird erreicht, daß eine Vielzahl von Datenbits von jedem Zellenarrayblock durch einen einzigen Datenbus übermittelt wird, und demgemäß kann eine größere Anzahl von Datenbits als die Anzahl der installierten Datenbusse in jedem einzelnen Testzyklus parallel getestet werden, wodurch es möglich wird, die erforderliche Testzeit effektiv zu reduzieren.

Weiterhin werden bei Anwendung des Test-Ausgangs-Bewertungs-Taktsignales ( = 1) die Daten von den jeweiligen Datenbussen nicht in dem Datenbuskomparator BCM verglichen, und den selbständigen Ausgangspuffern OB 1-OB 4 übermittelt, so daß die Daten von den Datenleitungskomparatoren LCM 1-LCM 4 direkt ausgegeben werden. Auf diese Weise kann im Falle einer festgestellten Funktionsstörung in einem gewissen Zellenarrayblock die Lage des fehlerhaften Zellenarrayblocks leicht und spezifiziert unterschieden werden.

Andererseits werden in der normalen Betriebsart ( = 1), anders als bei der schnellen Testbetriebsart, die selbständigen Datenleitungsleseverstärker SA 11-SA 14, SA 21-SA 24, SA 31-SA 34 und SA 41-SA 44 gesperrt, und die Daten werden derart ausgelesen, daß eine von den mehreren Ausgangsdatenleitungen von jedem Block durch die zugeordneten Multiplexer MX 1-MX 4 ausgewählt wird, dann die ausgewählten Daten in den nachfolgenden Leseverstärkern SA 1-SA 4 verstärkt werden, und dann jedes Ausgangssignal von den besagten Leseverstärkern durch die zugeordneten Datenbusse DB 1-DB 4 zu den Eingangsstationen der Datenbuswähler BS 1-BS 4 übermittelt wird. Dann wird das Datensignal von dem aktivierten der besagten Buswähler BS 1-BS 4 durch den gemeinsamen Ausgangspuffer OB zu dem Ausgangsknoten Do übermittelt, wodurch die Zugriffsoperation für einen Bit vervollständigt wird.

Claims (2)

1. Parallelleseschaltung zum Testen von Speichern mit hoher Speicherdichte, indem auf jeden der mehreren gleichzeitig aktivierten Zellenarrayblocks mittels mehreren Eingabe/Ausgabe-Datenleitungen zugegriffen wird, um die zugegriffenen Daten jeweils den zugeordneten Datenbussen zu übermitteln, wobei die von jedem Block als Antwort auf die vorbestimmten Testvorlageeingaben durch die Datenbusse erhaltenen Zellendaten, um ein Testausgangssignal zu bilden mittels eines Datenbuskomparators verglichen werden, der stromaufwärts von einem gemeinsamen Ausgangspuffer OB angeordnet und mit diesem verbunden ist, dadurch gekennzeichnet, daß
gesonderte Datenleitungsleseverstärker zum Verstärken der jeweiligen Datenbits von den jeweiligen Ausgabedatenleitungen vorgesehen sind, die mit jedem von den mehreren Zellenarrayblocks verbunden sind und daß
Datenleitungskomparatoren zum Vergleichen der von besagten Leseverstärkern verstärkten Daten für jeden getrennten Zellenarrayblock vorgesehen sind, um erstmalig verglichene Daten zu bilden, wobei diese erstmalig verglichenen Daten an jeden der besagten Datenbusse übermittelt werden.

2. Parallelleseschaltung zum Testen von Speichern mit hoher Speicherdichte nach Anspruch 1, dadurch gekennzeichnet, daß an einer stromabwärts von besagten Datenbussen vorgesehenen Position gesonderte Ausgabepuffer angeschlossen sind, die die Testausgabe von besagten Datenleitungskomparatoren in der schnellen Testbetriebsart puffern.