DE4129875A1 - Dynamische direktzugriffsspeichereinrichtung mit einem testmodusbetrieb und betriebsverfahren hierfuer - Google Patents
Dynamische direktzugriffsspeichereinrichtung mit einem testmodusbetrieb und betriebsverfahren hierfuerInfo
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Description
Die Erfindung betrifft dynamische
Direktzugriffsspeichereinrichtungen mit einem Testmodusbetrieb und
insbesondere eine Struktur und ein Betriebsverfahren zur Sicherstel
lung einer Funktionsprüfung solcher Speichereinrichtungen.
Halbleiterspeichereinrichtungen werden in Computern oder ähnlichen
Einrichtungen verwendet und ein Anstieg der Kapazität solcher Halb
leiterspeichereinrichtungen ist wünschenswert. Als Halbleiterspei
chereinrichtung für eine solche Anwendung wird ein statischer
Direktzugriffsspeicher oder ein dynamischer Direktzugriffsspeicher
(im weiteren als DRAM bezeichnet) benutzt. Im DRAM weist jede der
Speicherzellen normalerweise einen Transistor und einen Kondensator
auf. Das ist eine sogenannte Ein-Transistor-ein-Kondensator-
Speicherzelle, wobei die Zellenfläche reduziert werden kann. Diese
Speicherzelle ist für eine höhere Integrationsdichte der Speicher
einrichtung geeignet.
Mit dem oben beschriebenen Anstieg der Integrationsdichte und der
Kapazität der Speichereinrichtung nimmt auch die Funktionsprüfungs
zeit, die zur Erfassung defekter Produkte des DRAM notwendig ist,
proportional zum Anstieg der Integrationsdichte zu, was zu einem
erheblichen Anstieg der Kosten für die Prüfung führt. Daher ist eine
Halbleiterspeichereinrichtung, die so aufgebaut ist, daß die für die
Funktionsprüfung erforderliche Zeit erheblich reduziert wird, in die
praktische Verwendung eingeführt worden. Wenn in einer solchen Halb
leiterspeichereinrichtung alle Informationslogikwerte, die gleich
zeitig aus den Speicherzellen einer Mehrzahl von Bits ausgelesen
werden, identisch sind, gibt die Einrichtung einen bestimmten Logik
wert aus, wodurch der Funktionstest gleichzeitig für eine Mehrzahl
von Speichereinrichtungen ausgeführt wird. (Ein Betriebsmodus, in
dem die Funktionsprüfung gleichzeitig für eine Mehrzahl von
Speicherzellen ausgeführt wird, wird im weiteren als Testmodus
bezeichnet).
Fig. 4 zeigt ein Blockdiagramm eines herkömmlichen 4-MBit-DRAM mit
dem oben beschriebenen Testmodus. Fig. 5 stellt ein Zeitdiagramm der
externen Signale zur Einleitung des Testmodus dar.
Wie in Fig. 4 gezeigt ist, weist der DRAM ein Speicherzellenfeld 20
auf, das in vier Speicherzellenfeldblöcke 20a, 20b, 20c und 20d
unterteilt ist.
Im 4-MBit-DRAM weist jeder der Speicherzellenfeldblöcke
Speicherzellen mit 1024 kBit auf. In jedem Speicherzellenfeldblock
20a-20d sind die Speicherzellen in Zeilen und Spalten angeordnet,
und es sind eine Wortleitung WL zum Auswählen von Speicherzellen
einer einzelnen Zeile und Bitleitungen BL, , die mit den Speicher
zellen einer einzelnen Spalte verbunden sind, gebildet. In den
Speicherfeldblöcken 20a-20d sind Leseverstärker 22a-22d zum Erfassen
und Verstärken von Information der ausgewählten Speicherzellen
gebildet.
Der DRAM weist ferner einen RAS-Puffer 24, einen CAS-Puffer 26,
einen Adreßpuffer 28, Zeilendekoder 30a-30d, Spaltendekoder 32a-32d,
einen Worttreiber 34, eine Leseverstärkersteuerung 36, einen Nibble-
Dekoder 38, ein Auswahlgatter 40, Vorverstärker 42a-42d, einen
Dateneingabepuffer 44, einen Schreibpuffer 46, einen Logikoperati
onsschaltkreis 48, ein Lesegatter 50, einen Datenausgabepuffer 52,
einen POR-Generator 54, einen WCBR-Generator 56 und eine
Teststeuerung 58 auf. Der RAS-Puffer 24 empfängt ein extern
angelegtes Zeilenadreß-Abtastsignal (im weiteren als externes
-Signal bezeichnet) und gibt ein internes Steuersignal RAS (im
weiteren als internes RAS-Signal bezeichnet) aus. Der Worttreiber 34
reagiert auf das interne RAS-Signal vom RAS-Puffer 42, um ein
Wortleitungs-Treibungssignal WL zu erzeugen. Die Leseverstärker
steuerung 36 ist vom Signal vom Worttreiber 34 abhängig, um Aktivie
rungssignale SO, für jeden der Leseverstärker 22a-22d zu
erzeugen. Der CAS-Puffer 26 empfängt ein extern angelegtes
Spaltenadreß-Abtastsignal (im weiteren als externes -Signal
bezeichnet) und erzeugt ein internes Steuersignal CAS (im weiteren
als internes CAS-Signal bezeichnet). Der Adreßpuffer 28 empfängt
extern angelegte Zeilenadreßsignale A0-A10 und erzeugt interne
Zeilenadreßsignale RA0-RA10 und interne Spaltenadreßsignale CA0-CA10
in einer zeitlich gemultiplexten Weise. Jeder der Zeilendekoder 22a-22d
dekodiert die zugeführten Zeilenadreßsignale RA0-RA9, wählt dann
eine einzelne Wortleitung aus und überträgt das Wortleitungs-
Treibungssignal WL vom Worttreiber 34 an die ausgewählte
Wortleitung.
Die Spaltendekoder 32a-32d empfangen die internen
Spaltenadreßsignale CA0-CA9 vom Adreßpuffer 14 und wählen die
entsprechenden Bitleitungspaare aus.
Der Nibble-Dekoder 38 und das Auswahlgatter 40 sind geschaffen, um
eine 1-Bit Speicherzelle oder gleichzeitig oder hintereinander 4-Bit
Speicherzellen in Übereinstimmung mit dem Betriebsmodus aus den
Speicherzellen auszuwählen, die in den Speicherzellenblöcken 20a-20d
gleichzeitig gewählt worden sind. Das Auswahlgatter 40 weist Trans
fergattertransistoren Tr1 und Tr2 zum Verbinden der internen Daten
leitungen DB und mit den Datenein-/-ausgabeleitungen I/O1 und
1 des Speicherzellenfeldblocks 20a, Transfergattertransistoren
Tr3 und Tr4 zum Verbinden der internen Datenleitungen DB und mit
den Datenein-/-ausgabeleitungen I/O2 und 2 des
Speicherzellenfeldblocks 20b, Transfergattertransistoren Tr5 und Tr6
zum Verbinden der internen Datenleitungen DB und mit den
Datenein-/-ausgabeleitungen I/O3 und 3 des
Speicherzellenfeldblocks 20c und Transfergattertransistoren Tr7 und
Tr8 zum Verbinden der internen Datenleitungen DB und mit den
Datenein-/-ausgabeleitungen I/O4 und 4 des
Speicherzellenfeldblocks 20d auf.
Der Nibble-Dekoder 38 empfängt das interne Zeilenadreßsignal RA10
und das interne Spaltenadreßsignal CA10 vom Adreßpuffer 38. Im
Normalmodus schaltet der Nibble-Dekoder 36 nur einen einzelnen Satz
von Transfergattertransistoren im Auswahlgatter 40 durch. In einem
Nibble-Modus schaltet der Nibble-Dekoder 36 Sätze von Transfergat
tertransistoren aus den Sätzen von Transfergattertransistoren im
Auswahlgatter, die durch die internen Adreßsignale RA10 und CA10
bestimmt sind, hintereinander in zyklischer Weise durch. In diesem
Fall ist der Normalmodus ein Betriebsmodus, bei dem in einem
Speicherzyklus (während dem das interne -Signal auf einem logisch
niedrigen Pegel liegt) 1-Bit-Daten aus einer Halbleiterspeicherein
richtung ausgegeben werden. Der Nibble-Modus ist ein Betriebsmodus,
bei dem eine externe Zeilenadresse und eine externe Spaltenadresse
angelegt werden, eine 1-Bit-Speicherzelle in Abhängigkeit von der
zugeführten Zeilen- und Spaltenadresse ausgewählt wird, anschließend
Daten der ausgewählten Speicherzelle geschrieben oder gelesen
werden, das externe -Signal umgeschaltet wird, während das
interne -Signal auf einem logisch niedrigen Pegel gehalten wird,
und die Daten der nachfolgenden 3-Bit Speicherzellen nacheinander
geschrieben oder gelesen werden. Im Nibble-Modus können Speicherzel
lendaten mit größerer Geschwindigkeit als im Normalmodus für ein
normales 1-Bit-Paar geschrieben/gelesen werden, da es unnötig ist,
eine Zeilen- und eine Spaltenadresse für jede Speicherzelle einzu
stellen.
Die Vorverstärker 42a-42d sind zwischen das Auswahlgatter 40 und das
Speicherzellenfeld 20 geschaltet und verstärken die zugeführten
Daten. Der Vorverstärker 42a ist entsprechend dem Speicherzellen
feldblock 20a gebildet. In ähnlicher Weise sind die Vorverstärker
42b-42d entsprechend den Speicherzellenfeldblöcken 20b-20d gebildet.
Der Dateneingabepuffer 44 empfängt extern angelegte Schreibdaten
Din, paßt die Signalform der zugeführten Daten Din an und erzeugt
z. B. komplementäre interne Schreibdaten Din und . Der
Schreibpuffer 46 reagiert auf ein Schreibsteuersignal (im weiteren
als externes -Signal bezeichnet) und erzeugt ein internes
Schreibaktivierungssignal W (im weiteren als internes W-Signal
bezeichnet). Der Ausgang des Dateneingangspuffers 44 ist mit den
Transfergattertransistoren Tr10 und Tr9 zum Übertragen der internen
Schreibdaten Din, an interne Datenbusleitungen DB, verbunden.
Der Datenausgabepuffer 50 empfängt über das Lesegatter 50 entweder
Daten auf den internen Datenleitungen DB und oder ein
Ausgangssignal des Logikoperationsschaltkreises 47 und gibt die
empfangenen Daten oder das Ausgangssignal ab. Das Lesegatter 50
reagiert auf ein Steuersignal von der Teststeuerung 58, um entweder
ein komplementäres Datenpaar auf den internen Datenleitungen DB und
oder ein komplementäres Datenpaar, das das Logikergebnis des
Logikoperationsschaltkreises 48 angibt, auszuwählen und das
ausgewählte komplementäre Datenpaar an den Ausgabepuffer 52
anzulegen. Der Ausgabepuffer 52 reagiert auf das zugeführte komple
mentäre Datenpaar, um die gelesenen Daten Dout auszugeben.
Der Logikoperationsschaltkreis 48 empfängt Daten, die über die
Vorverstärker 42a-42d gelesen worden sind, unterwirft die
empfangenen Daten einer vorbestimmten Logikoperation und gibt dann
ein Logikergebnis aus, das aus einem komplementären Datenpaar
besteht und das Ergebnis der Logikoperation angibt.
Der POR-Erzeuger 54 empfängt eine Versorgungsspannung Vcc und
erzeugt ein Signal zum Einstellen eines internen Schaltkreises nach
dem Verstreichen einer festgelegten Zeitspanne nach dem Einschalten
(im weiteren als POR-Signal bezeichnet).
Der WCBR-Detektor 56 reagiert auf das POR-Signal vom POR-Generator
54, um den Logikzustand des internen RAS-Signals vom RAS-Puffer 24,
des internen CAS-Signals vom CAS-Puffer 26 und den internen
W-Signals vom Schreibpuffer 46 zu erfassen. Stellen die Logikzustände
dieser Signale einen WCBR-Zustand in Fig. 5 dar, so erzeugt der
WCBR-Detektor 56 ein Testmodus-Aktivierungssignal. Hier bedeutet
"WCBR" die Abkürzung für einen -und--vor--Zyklus, bei dem die
Einrichtung durch das externe Zuführen des -, - und -Signals
in den Zuständen der Fig. 5 in einen Testmodus eintreten kann. Die
Festlegung des Testmodus in einem solchen Logikzustand ist normiert.
Die Teststeuerung 58 reagiert auf das Testmodus-Aktivierungssignal
TE vom WCBR-Generator 56, um ein Steuersignal zum Umschalten
zwischen einem Datenaufzeichnungs-Eingabemodus einer normalen 1-Bit-
Einheit und einem Testmodus zu unterscheiden. Das Steuersignal von
der Teststeuerung 58 wird dem Nibble-Dekoder 38 und dem Lesegatter
50 zugeführt. Wird dem Nibble-Dekoder 38 das Steuersignal zugeführt,
so schaltet er alle Transfergattertransistoren Tr1-Tr8 im Auswahl
gatter 40 durch. Das Lesegatter 50 reagiert auf das Steuersignal von
der Teststeuerung 58, um das Ausgangssignal des Logikoperations
schaltkreises 48 an den Ausgabepuffer 52 zu übertragen.
Unter Bezugnahme auf die Fig. 4 erfolgt nun eine Beschreibung des
Betriebs der Halbleiterspeichereinrichtung. Zuerst wird ein
Betriebsmodus beschrieben, bei dem Daten mit einer normalen 1-Bit-
Einheit ein- und ausgegeben werden.
Bei einem DRAM werden allgemein eine Zeilen- und eine Spaltenadresse
in zeitlich gemultiplexter Weise an Adreßeingangsanschlüsse (A0-A10
in Fig. 4) angelegt. Die zugeführte Zeilenadresse und die
Spaltenadresse werden zum Zeitpunkt der abfallenden Flanken eines
Zeilenadreß-Abtastsignals RAS und eines Spaltenadreß-Abtastsignals
CAS unter der Steuerung durch den RAS-Puffer 24 bzw. den CAS-Puffer
26 angenommen, so daß interne Zeilenadreßsignale RA0-RA10 und
interne Spaltenadreßsignale CA0-CA10 erzeugt werden. Interne
Zeilenadreßsignale RA0-RA9 mit 10 Bit aus den Signalen RA0-RA10 mit
11 Bit, die vom Adreßpuffer 28 erzeugt werden, werden den
Zeilenadreßdekodern 30a-30d zugeführt. Die Zeilenadreßdekoder 30a-30d
dekodieren die zugeführten internen Zeilenadreßsignale RA0-RA9
und wählen entsprechende Wortleitungen aus. Nach der Festlegung
einer Wortleitungs-Auswahloperation durch die Dekoder 30a-30d
erzeugt der Worttreiber 34 ein Wortleitungstreibungssignal WL, um
dieses auf die ausgewählten Wortleitungen zu übertragen.
Entsprechend wird jede der ausgewählten Wortleitungen aktiviert.
Damit wird die Information, die in den mit der ausgewählten
Wortleitung verbundenen Speicherzellen MC gespeichert ist, auf die
Bitleitung BL (oder ) übertragen. Entsprechend der ausgelesenen
Speicherinformation ändert sich das Potential auf der Bitleitung BL
(oder ) geringfügig, wohingegen das Potential auf der Bitleitung
(oder BL) des betreffenden Paares nicht verändert wird. Damit
tritt wischen dem Bitleitungspäar BL, eine Potentialdifferenz
auf. Die Leseverstärker 22a-22d werden in Abhängigkeit von einem
Leseverstärker-Aktivierungssignal vom Leseverstärker-Steuerschalt
kreis 36 aktiviert. Die auf dem jeweiligen Bitleitungspaar erzeugte
Potentialdifferenz wird verstärkt. Durch die internen Spaltenadreß
signale CA0-CA9 wird ein Einheitsdekoder aus den Spaltendekodern
32a-32d ausgewählt. Das zugehörige Bitleitungspaar BL, wird mit
der Datenein-/-ausgabeleitung I/O, verbunden. Durch eine Reihe
von Operationen werden beim Datenlesen Daten aus einer 1-Bit-
Speicherzelle MC in den jeweiligen Speicherzellenfeldblöcken 20a-20d
auf Datenein-/-ausgabeleitungen I/O1, 1 bis I/O4, 4 und dann
zu den vier Vorverstärkern 42a-42d übertragen. Die Vorverstärker 42a-42d
verstärken die zugeführte Information weiter.
Die höchstwertigen Adreßbits RA10 und CA10 des internen Adreßsi
gnals, das vom Adreßpuffer 28 erzeugt wird, werden dem Nibble-
Dekoder 38 zugeführt. Der Nibble-Dekoder 38 reagiert auf die
zugeführten höchstwertigen internen Adreßsignale RA10 und CA10, um
nur eines der vier Ausgangssignale auszuwählen und das ausgewählte
Signal dem Auswahlgatter 40 zuzuführen.
Entsprechend wird nur ein Satz der Transfergattertransistoren Tr1-Tr8,
die im Auswahlgatter 40 enthalten sind, durchgeschaltet, so daß
der mit dem durchgeschalteten Transistorpaar verbundene Ausgang des
Vorverstärkers das Ausgangssignal auf die internen Datenleitungen DB
und überträgt.
In einem normalen Betriebsmodus mit Einheiten zu zwei Bit oder einem
schnellen Modus mit seriellem Zugriff, wie z. B. einem Nibble-Modus,
erzeugt der WCBR-Detektor 56 kein interne Testmodus-
Aktivierungssignal TE und die Teststeuerung 58 steuert das
Lesegatter 50 und verbindet den Ausgabepuffer 52 mit den internen
Datenleitungen DB und . Entsprechend wird ein komplementares
Datenpaar, das auf die internen Datenleitungen DB und übertragen
worden ist, an den Ausgabepuffer 52 angelegt und dann in 1-Bit-Daten
konvertiert. Anschließend werden die konvertierten Daten als
Lesedaten Dout vom Ausgabepuffer 52 abgegeben.
Beim vorangegangenen Lesebetrieb befindet sich das
Schreibsteuersignal auf einem logisch hohen Pegel, die Transfer
gattertransistoren Tr9 und Tr10 sind gesperrt und der externe Einga
bepuffer 44 ist nicht mit den internen Datenleitungen DB und
verbunden.
Bei einem Datenschreibbetrieb nimmt das externe Schreibsteuersignal
einen logisch niedrigen Pegel an, der Eingabepuffer 44 wird
aktiviert und die Transfergattertransistoren Tr9 und Tr10 werden
durchgeschaltet. Entsprechend wird ein komplementäres Eingabedaten
paar Din, entsprechend den Schreibdaten Din, das vom
Eingabepuffer 44 erzeugt worden ist, auf die internen Datenleitungen
DB und übertragen. Das zugeführte komplementäre Datenpaar wird
über einen Datenpfad an eine ausgewählte Speicherzelle übertragen,
der dem Datenpfad beim Datenlesebetrieb entgegengesetzt ist.
Entsprechend werden Eingabedaten geschrieben. Die vorangegangene
Beschreibung umreißt den Datenlese- und Datenschreibbetrieb im
folgenden Speicherzyklus.
In einem Nibble-Betriebsmodus reagiert der Nibble-Dekoder 38 wie im
Normalmodus zuerst auf die internen Adressen RA10 und CA10, um eine
1-Bit-Speicherzelle auszuwählen. Das Schreiben oder Lesen von Daten
in die/aus der ausgewählten Speicherzelle wird über einen Vorver
stärker ausgeführt, der durch den Nibble-Dekoder 38 wählbar ist.
Anschließend wird das externe -Signal laufend umgeschaltet,
während das externe -Signal auf einem logisch niedrigen Pegel
gehalten wird, der einen aktiven Zustand angibt. Der Nibble-Dekoder
38 reagiert auf das Umschalten, um nacheinander die Transfergatter
transistorsätze im Auswahlgatter durchzuschalten und die
Vorverstärker 42a-42d nacheinander mit den internen Datenleitungen
DB und zu verbinden. Die Vorverstärker 42a-42d und die Speicher
zellenfeldblöcke 20a-20d führen gleichzeitig eine Datenübertragung
aus. Von außerhalb der Speichereinrichtung betrachtet, werden die
Speicherzellen in den Speicherzellenfeldblöcken 20a-20d nacheinander
bitweise angesprochen, so daß die Daten der angesprochenen Speicher
zellen geschrieben oder gelesen werden.
Nun erfolgt die Beschreibung eines Testmodusbetriebs der Halbleiter
speichereinrichtung. Die Festlegung eines Testmodus erfolgt durch
externes Zuführen des -, - und -Signals in einem Logikzu
stand, wie er in Fig. 5 gezeigt ist. Der WCBR-Detektor 56 erfaßt die
Logikzustände des internen RAS-Signals, des internen CAS-Signals und
des internen W-Signals, die vom RAS-Puffer 24, CAS-Puffer 26 und
Schreibpuffer 46 nach der Erzeugung des POR-Signals angelegt werden,
und erzeugt ein internes Testmodus-Aktivierungssignal. Das bedeutet,
daß der WCBR-Detektor 56 ermittelt, daß ein Testmodus-Aktivierungs
signal extern angelegt ist, wenn das interne W-Signal zuerst einen
logisch niedrigen Pegel, dann das interne CAS-Signal einen logisch
niedrigen und schließlich das interne RAS-Signal einen logisch nied
rigen Pegel erreicht. Ein Normalbetrieb wird definiert, indem das
-Signal abfällt, nachdem das -Signal einen logisch niedrigen
Pegel erreicht hat. Um den Testmodus-Aktivierungszustand zu
verlassen und in den Normalbetrieb zurückzukehren, werden das - und
das -Signal auf einem logisch hohen Pegel gehalten und nur das
-Signal erreicht einen logisch niedrigen Pegel, oder alternativ
wird das -Signal auf einem logisch hohen Pegel gehalten und das
-Signal erreicht einen logisch niedrigen Pegel, wonach das
-Signal einen logisch niedrigen Pegel annimmt.
Die Teststeuerung 58 reagiert auf das interne Testmodus-Aktivie
rungssignal TE, um den Nibble-Dekoder 38 zu steuern und bewirkt, daß
alle Ausgänge des Nibble-Dekoders 38 gleichzeitig und unabhängig von
den Werten der internen Zeilenadreßsignale RA0-RA10 und internen
Spaltenadreßsignale CA0-CA10 einen logisch hohen Pegel annehmen.
Damit werden alle Transistoren Tr1-Tr8 im Auswahlgatter 40 leitend
gemacht. Beim Testdatenschreiben werden alle dem Auswahlgatter 40
zugeführten Daten gleichzeitig an insgesamt 4 Bit Speicherzellen,
die in den Speicherzellenfeldblöcken 20a-20d ausgewählt sind,
übertragen, so daß dieselben Daten in die 4 Bit Speicherzellen
geschrieben werden. Daher wird die Zeit, die zum Datenschreiben
notwendig ist, auf 1/4 im Vergleich zu einem Verfahren reduziert,
das in Einheiten von einem Bit auf die Speicherzellen zugreift.
Beim Datenlesen bewirkt die Teststeuerung, daß das Lesegatter 50
einen Ausgang des Logikoperationsschaltkreises 48 mit dem Ausgabe
puffer 52 verbindet. Damit werden gleichzeitig 4 Bit Daten, die aus
den Speicherzellen gelesen worden sind, an die Vorverstärker über
tragen. Die 4-Bit-Speicherzelleninformation wird dem Logikoperati
onsschaltkreis 48 zugeführt und erfährt dann in diesem eine logische
Verarbeitung. Anschließend wird die verarbeitete Information über
das Lesegatter 50 dem Ausgabepuffer 52 zugeführt. Der Ausgabepuffer
52 verstärkt das Ausgangssignal vom Logikoperationsschaltkreis 48
und gibt das Ergebnis der Logikoperation aus. Damit wird auch die
Zeit, die zum Datenlesen notwendig ist, im Vergleich zu einem
Verfahren, das zur Prüfung in Einheiten von einem Bit auf die
Speicherzellen zugreift, auf 1/4 reduziert.
Die in Fig. 6A gezeigte Struktur wird auf die Konfiguration des
Logikoperationsschaltkreises 48 angewandt. Eine solche Struktur gibt
Wahrheitswerte aus, wie sie in Fig. 6B gezeigt sind. Wie in Fig. 6A
dargestellt ist, weist der Logikoperationsschaltkreis 48 ein
UND-Gatter AN1 zum Empfangen von 4-Bit-Speicherzellendaten M0-M3, ein
UND-Gatter AN2 zum Empfangen invertierter Daten - der 4-Bit-
Speicherzellendaten, ein ODER-Gatter O1 zum Empfangen der Ausgangs
signale der UND-Gatter AN1 und AN2 und einen Inverter I1 zum Inver
tieren des Ausgangssignals vom ODER-Gatter O1 auf. Der Ausgabepuffer
52 weist einen mit einer Betriebsversorgungsquelle Vcc verbundenen
N-Kanal MOS-Transistor Tr1 und einen mit dem Massepotential verbun
denen N-Kanal MOS-Transistor Tr2 auf. Das Ausgangssignal des
ODER-Gatters O1 wird dem Gate des Transistors Tr1 und das Ausgangssignal
des Inverters I1 dem Gate des Transistors Tr2 zugeführt. Von einem
Knoten zwischen den Transistoren Tr1 und Tr2 werden die Lesedaten
Dout ausgegeben.
In der Wahrheitstafel von Fig. 6B wird der Fall, in dem die ausge
wählte Speicherzelle einen logisch niedrigen Pegel ausgibt, durch
"0" und der Fall, in dem die ausgewählte Speicherzelle einen logisch
hohen Pegel ausgibt, durch "1" dargestellt. Wie aus der
Wahrheitstafel von Fig. 6B ersichtlich ist, sind die Ausgabedaten
Dout gleich "1" für den Fall, daß alle ausgewählten 4 Bit Speicher
zellen "0" ausgeben, wenn der in Fig. 6A gezeigte Logikoperations
schaltkreis verwendet wird. In ähnlicher Weise Sind die Ausgabedaten
Dout gleich "1", wenn alle gelesenen Daten gleich "1" sind. Gibt es
wenigstens einen Unterschied in den ausgelesenen Daten, so nehmen
die Ausgabedaten Dout den Wert "0" an. Dieses System wird allgemein
als binäres Ausgabesystem bezeichnet.
Fig. 7 zeigt ein Schaltbild des WCBR-Detektors 56. Wie in Fig. 7
gezeigt ist, weist der WCBR-Detektor 56 N-Kanal MOS-Transistoren 5a
und 5b, Inverter 6a, 6b, 6c und 6d und ein UND-Gatter 7 auf. Ein
Leitungsanschluß des N-Kanal MOS-Transistors 5a empfängt ein
internes CAS-Signal, seine Gate-Elektrode ein internes RAS-Signal
und der andere Leitungsanschluß ist mit den Invertern 6a und 6b
verbunden. Ein Leitungsanschluß des N-Kanal-MOS-Transistors 5b
empfängt ein internes W-Signal, seine Gate-Elektrode ein internes
RAS-Signal und der andere Leitungsanschluß ist mit den Invertern 6c
und 6d verbunden. Ein Eingangsanschluß der Inverter 6a und 6b ist
mit dem Ausgangsanschluß des jeweils anderen Inverters 6a oder 6b
verbunden. Die Inverter 6a und 6b halten das Ausgangssignal vom
MOS-Transistor 5a aufrecht. Ein Eingangsanschluß der Inverter 6c und 6d
ist mit dem Ausgangsanschluß des jeweils anderen Inverters 6c oder
6d verbunden. Die Inverter 6c und 6d halten das Ausgangssignal vom
MOS-Transistor 5b aufrecht. Das UND-Gatter 7 weist zwei Eingangsan
schlüsse und einen Ausgangsanschluß auf. Der erste Eingangsanschluß
empfängt das von den Invertern 6a und 6b gehaltene Ausgangssignal,
der zweite Eingangsanschluß das von den Invertern 6c und 6d gehal
tene Ausgangssignal.
Nun erfolgt eine Beschreibung des Betriebs des WCBR-Detektors 56 von
Fig. 7. Beim normalen Lese- und Schreibbetrieb des DRAM befinden
sich zuerst alle extern zugeführten Signale , und auf einem
logisch hohen Pegel. Das -Signal wird vom RAS-Puffer 24, das
CAS-Signal vom CAS-Puffer 26 und das -Signal vom Schreibpuffer 46
gehalten. Die MOS-Transistoren 5a und 5b werden in Abhängigkeit von
einem internen RAS-Signal mit logisch hohem Pegel vom RAS-Puffer 24
leitend gemacht. Ein internes CAS-Signal mit logisch hohem Pegel vom
CAS-Puffer 26 und ein internes W-Signal mit logisch hohem Pegel vom
Schreibpuffer 46 werden als Eingangssignale den Invertern 6a-6d
zugeführt und in diesen gehalten. Die gehaltenen Signale mit logisch
hohem Pegel werden den zwei Eingangsanschlüssen des UND-Gatters 7
zugeführt. Damit erreicht der Ausgang des UND-Gatters 7 einen
logisch niedrigen Pegel. Fällt das interne RAS-Signal ab, so sperren
die MOS-Transistoren 5a und 5b. Entsprechend ändert sich der in den
Invertern 6a-6d gehaltene logisch hohe Pegel nicht, bis ein nachfol
gendes RAS-Signal einen logisch hohen Pegel annimmt, selbst wenn
sich die Logikpegel des CAS- und W-Signals ändern. Damit werden das
CAS- und das W-Signal mit dem Abfall des RAS-Signals verriegelt.
Somit wird der Ausgang des UND-Gatters 7 auf einem logisch niedrigen
Pegel gehalten. Beim normalen Lese- und Schreibbetrieb bleibt daher
das Ausgangssignal des UND-Gatters 7 auf einem logisch niedrigen
Pegel, da das CAS-Signal abfällt, nachdem das RAS-Signal einen
logisch niedrigen Pegel annimmt.
Was die externen Testmodussignale der Fig. 5 betrifft, nehmen das
-, - und -Signal zuerst wie im Normalmodus alle einen logisch
hohen Pegel an und das UND-Gatter 7 gibt ein Signal mit logisch
niedrigem Pegel aus. Dann wird ein -Signal mit logisch niedrigem
Pegel über den MOS-Transistor 5a in die Inverter 6a und 6b und ein
-Signal mit logisch niedrigem Pegel über den MOS-Transistor 5b in
die Inverter 6c und 6d eingegeben, wenn das W- und das CAS-Signal
abfallen. Entsprechend erreicht das Ausgangssignal des UND-Gatters 7
einen logisch hohen Pegel.
Werden das -, und -Signal wie im Normalbetrieb anschließend
umgeschaltet, um Testdaten zu schreiben, nimmt das Ausgangssignal
des UND-Gatters 7 einen logisch niedrigen Pegel an. Die Teststeue
rung 58 reagiert auf ein zweitweises Signal mit logisch hohem Pegel,
das vom WCBR-Detektor 56 erzeugt wird, um einen Testmodusbetrieb zu
starten.
Im WCBR-Detektor 56 der Fig. 7 wird der Anstieg des internen
RAS-Signals und des internen CAS-Signal unmittelbar nach der Zuführung
der Versorgungsspannung Vcc instabil, wie in Fig. 8 gezeigt ist.
Steigt das RAS-Signal vor dem CAS- oder W-Signal an, so halten damit
die Inverter 6a und 6b und die Inverter 6c und 6d sowohl das CAS-
als auch das W-Signal auf einem logisch niedrigen Pegel und daher
gibt das UND-Gatter 7 ein Signal mit logisch hohem Pegel aus. Als
Reaktion auf das Ausgangssignal mit logisch hohem Pegel beginnt die
Testmodussteuerung 58 einen Testmodusbetrieb.
Damit verhindert herkömmlicherweise das Einschalten des DRAM nach
dem Verstreichen einer bestimmten Zeitspanne nach dem Einschalten
der Versorgungsspannung Vcc einen fehlerhaften Beginn des
Testmodusbetriebs.
Fig. 9 zeigt ein Schaltbild eines POR-Generators und Fig. 10 ein
Signaldiagramm der jeweiligen Schaltkreise des POR-Generators
unmittelbar nach dem Anlegen einer Versorgungsspannung. Wie in Fig.
9 gezeigt ist, weist der POR-Generator 54 einen Versorgungsspan
nungsanschluß 10, einen Widerstand 8, dessen eines Ende mit dem
Versorgungsspannungsanschluß 10 verbunden ist, einen Kondensator 9,
der zwischen das andere Ende des Widerstands 8 und ein
Massepotential geschaltet ist, einen Inverter 11a, der mit einem
Verbindungspunkt (einen Knoten N4) zwischen dem Widerstand 8 und dem
Inverter 9 verbunden ist, und einen Inverter 11b, der mit dem
Ausgang des Inverters 11a (einem Knoten N5) verbunden ist, auf.
Nun erfolgt eine Beschreibung des POR-Generators 54. Es fließen
Ladungen vom Versorgungsspannungsanschluß 10 über den Widerstand 8
zum Kondensator 9. Der Umfang der fließenden Ladung ist durch den
Widerstand 8 begrenzt, so daß das Potential am Knoten N4 langsam
ansteigt. Übersteigt das Potential am Knoten N4 einen bestimmten
Pegel, so steigt das Ausgangssignal des Inverters 11a am Knoten N5
an, wie in Fig. 10 dargestellt ist. Der Inverter 11b reagiert auf
den Abfall des Potentials am Knoten N5 mit der Erzeugung eines
POR-Signals (mit logisch hohem Pegel).
Auf diese Weise kann das POR-Signal erzeugt werden, nachdem eine
bestimmte Zeitspanne seit der Zuführung der Versorgungsspannung Vcc
verstrichen ist. Der in Fig. 7 gezeigte WCBR-Detektor 56 wird durch
das erzeugte POR-Signal beim Einschalten zurückgestellt.
Selbst wenn das POR-Signal den WCBR-Detektor beim Einschalten
zurückstellt, können das RAS-, CAS- und W-Signal auf einem logisch
niedrigen Pegel gehalten werden, wie in Fig. 11 dargestellt ist.
Genauer gesagt dient dieser POR-Generator nur dazu, den Anstieg der
Versorgungsspannung für eine vorbestimmte Zeitspanne zu verzögern,
und daher fällt der Anstieg der Versorgungsspannung nicht
notwendigerweise mit dem Anstieg des internen RAS-Signals, des
internen CAS-Signals und des internen W-Signals überein. Daher kann
das interne RAS-Signal zuerst ansteigen, so daß möglicherweise der
Testmodusbetrieb wie oben beschrieben gestartet wird.
Aufgabe der Erfindung ist es daher, in einer dynamischen Direktzu
griffsspeichereinrichtung mit einem Testbetriebsmodus eine
Einschaltrückstellung zu ermöglichen, nachdem ein externes Status
steuersignal ansteigt. Ferner ist es Aufgabe der Erfindung, in einer
dynamischen Direktzugriffsspeichereinrichtung mit einem Testbe
triebsmodus die fehlerhafte Ausführung eines Testmodusbetriebs zu
verhindern.
Die erfindungsgemäße dynamische Direktzugriffsspeichereinrichtung
weist ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen
zum Speichern von Information in ihnen auf. Die Speichereinrichtung
weist ferner einen Testmodusbetrieb auf, in dem ermittelt wird, ob
die Speicherzellen im Speicherzellenfeld defekt sind oder nicht. Der
Testmodusbetrieb wird durch den Logikzustand eines extern angelegten
Statussteuersignal zum Steuern des Zustands der Speichereinrichtung
gesteuert.
Die Speichereinrichtung weist ferner eine Statussteuersignal-Emp
fangseinrichtung, eine Einschalterfassungssignal-
Erzeugungseinrichtung, eine Einschaltrückstelleinrichtung und eine
Erzeugungseinrichtung für ein Testmodus-Bestimmungssignal auf.
Die Statussteuersignal-Erzeugungseinrichtung empfängt ein extern
angelegtes Statussteuersignal.
Die Einschalterfassungssignal-Erzeugungseinrichtung erfaßt das
externe Anlegen einer Versorgungsspannung, um ein Einschalterfas
sungssignal zu erzeugen.
Die Einschaltrückstelleinrichtung reagiert auf das von der
Einschalterfassungssignal-Erzeugungseinrichtung erzeugte
Einschalterfassungssignal, um das extern angelegte
Statussteuersignal bis zu einem vorbestimmten Wert zu zählen und das
Zählsignal beim Einschalten zurückzustellen.
Die Erzeugungseinrichtung für das Testmodus-Bestimmungssignal erfaßt
den Logikzustand des Statussteuersignals, das die
Statussteuersignal-Empfangseinrichtung empfängt, nach dem
Einschalten und erzeugt ein Signal zur Bestimmung eines Testmodus.
Im Betrieb reagiert die Einschaltrückstelleinrichtung auf das
Einschalterfassungssignal, um das externe Statussteuersignal bis zu
einem vorbestimmten Wert zu zählen und dann die Speichereinrichtung
beim Einschalten zurückzustellen. Entsprechend wird die
Statussteuersignal-Empfangseinrichtung beim Einschalten ebenfalls
zurückgestellt, damit sie ein extern angelegtes Statussteuersignal
nach der Einschaltrückstellung empfangen kann (d. h. die
Empfangseinrichtung wird stabilisiert). Damit stimmt der Logikzu
stand des extern angelegten Statussteuersignals mit dem des internen
Statussteuersignals überein. Hierdurch kann verhindert werden, daß
die Erzeugungseinrichtung für das Testmodus-Bestimmungssignal ein
internes Testmodus-Bestimmungssignal erzeugt, wenn ein externes
Statussteuersignal einen Normalbetriebsmodus anzeigt.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden
Erfindung zählt die Einschaltrückstelleinrichtung ein Statussteuer
signal mit vorbestimmtem Zyklus bis zu einem vorbestimmten Wert, das
intern als ein Einstellsignal nach dem Anlegen der Versorgungsspan
nung zugeführt wird, und stellt dann die Speichereinrichtung beim
Einschalten zurück.
Entsprechend kann die Steuersignal-Empfangseinrichtung ein
Statussteuersignal empfangen, das nach dem Zuführen des Einstellsi
gnals ausgegeben wird. Ferner kann die Erzeugungseinrichtung für das
Testmodus-Bestimmungssignal auf der Basis des Logikzustands des
internen Statussteuersignals von der Statussteuersignal-Empfangsein
richtung genau bestimmen, ob ein Normalmodus- oder ein Testmodusbe
trieb festgelegt ist.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus
der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von
den Figuren zeigen:
Fig. 1A ein Blockdiagramm einer Ausführungsform eines DRAM der
vorliegenden Erfindung;
Fig. 1B ein Schaltbild des Einschalterfassungssignal-Generators,
des POR-Generators und des WCBR-Detektors der Fig. 1A;
Fig. 2 ein Signaldiagramm der jeweiligen Schaltkreise des
POR-Generators;
Fig. 3 ein Signaldiagramm des Betriebs eines binären Zählers;
Fig. 4 ein Blockdiagramm eines herkömmlichen DRAM mit einem
Testbetriebsmodus;
Fig. 5 ein Signaldiagramm eines externen Signals zur Bestimmung
eines Testmodus;
Fig. 6A ein Schaltbild des Logikoperationsschaltkreises der
Fig. 4;
Fig. 6B eine Wahrheitstafel des Logikoperationsschaltkreises der
Fig. 6A;
Fig. 7 ein Schaltbild des WCBR-Detektors der Fig. 4;
Fig. 8 ein Diagramm von Signalen, die zum Eintritt in einen
Testmodusbetrieb führen können;
Fig. 9 ein Schaltbild des POR-Generators der Fig. 7;
Fig. 10 ein Signaldiagramm der jeweiligen Schaltkreise des
POR-Generators der Fig. 9; und
Fig. 11 ein Diagramm von Signalformen, die einen Eintritt in den
Testmodusbetrieb verursachen können, selbst wenn ein
POR-Signal erzeugt wird.
Wie in Fig. 1A dargestellt ist, unterscheidet sich der
erfindungsgemäße DRAM von dem in Fig. 4 gezeigten dahingehend, daß
ein Einschalterfassungssignal-Generator 100, die Zuführung einer
Versorgungsspannung Vcc erfaßt, ein POR-Generator 101, der einmal
ein externes -Signal einer Blindzyklusperiode zählt und ein
POR-Signal erzeugt, ein WCBR-Detektor 102, der auf das POR-Signal vom
POR-Generator reagiert und beim Einschalten zurückgesetzt wird, um
die Logikzustände der nachfolgend angelegten internen -, - und
-Signale zu erfassen, anstelle des POR-Generators gebildet sind,
der den Anstieg der Versorgungsspannung verzögert, um ein -Signal
zu erzeugen. Die anderen Schaltkreise sind von derselben
Konfiguration wie die Schaltkreise im DRAM der Fig. 4. Daher
bezeichnen ähnliche Bezugszeichen einander ähnliche Schaltkreiskom
ponenten und deren Beschreibung wird nicht wiederholt, wenn sie
unnötig ist.
Allgemein wird die Blindzyklusperiode gebildet, um die Einstellzeit
vor dem Beginn des Betriebs zu steuern oder zu regulieren. Während
dieser Zeitspanne wird ein externes -Signal achtmal umgeschaltet,
so daß ein externes -Signal auf einem logisch hohen Pegel gehalten
wird. Ferner können das externe -Signal und das externe
-Signal achtmal umgeschaltet werden, um das externe -Signal auf
einem logisch hohen Pegel zu halten.
Der Einschalterfassungssignal-Generator 100 erfaßt den Anstieg der
Versorgungsspannung Vcc auf einen definierten Pegel.
Der POR-Signalgenerator 101 ist zwischen den Ausgang des Einschalt
detektors 100 und den RAS-Anschluß zum Empfangen eines externen
-Signals geschaltet und zählt einmal ein RAS-Signal einer Blindzy
klusperiode, das nach der Anlegung eines Einschalterfassungssignals
über den externen RAS-Anschluß zugeführt wird, um ein POR-Signal zu
erzeugen.
Fig. 1B zeigt ein Schaltbild des Einschalterfassungssignal-
Generators, des POR-Signalgenerators und des WCBR-Detektors der Fig.
1A. Wie in Fig. 1B gezeigt ist, weist der Einschaltdetektor 100
dieselbe Konfiguration wie der POR-Generator der Fig. 9 auf. Der
Grund hierfür ist, daß der Einschalterfassungssignal-Generator 100
dahingehen derselbe wie der POR-Generator der Fig. 9 ist, daß er den
Anstieg der Versorgungsspannung Vcc auf einen definierten Pegel
erfaßt. Die Verzögerungszeit des Detektors 100 kann jedoch im
Vergleich zu der des POR-Generators der Fig. 9 verkürzt und die
Impedanz des Widerstands 8 und Kondensators 9 kann gesenkt werden.
Der POR-Generator 101 weist Inverter 1a und 1b, NOR-Gatter 2a und 2b
mit jeweils zwei Eingangsanschlüssen und einem Ausgangsanschluß, ein
NAND-Gatter 3 mit zwei Eingangsanschlüssen und einem
Ausgangsanschluß, und einen binären Zähler 4 mit zwei Eingangsan
schlüssen Φ1 und , zwei Ausgangsanschlüssen Φ0 und und einem
Rückstellanschluß auf. Ein Eingang des NOR-Gatters 2a empfängt ein
externes -Signal, der andere Eingangsanschluß ist mit dem Ausgang
des Inverters 1b und der Ausgangsanschluß mit dem Eingang des Inver
ters 1b und einem Eingangsanschluß des NAND-Gatters 3 verbunden. Ein
Eingang des NOR-Gatters 2b ist mit dem Ausgang des Inverters 1a, der
andere Eingangsanschluß mit dem Ausgangsanschluß Φ0 des binären
Zählers 4 und der Ausgangsanschluß mit dem Eingangsanschluß Φ1 des
binären Zählers 4 verbunden. Der andere Eingangsanschluß des NAND-
Gatters 3 ist mit dem Ausgangsanschluß des binären Zählers 4 und
der Ausgangsanschluß mit dem Eingangsanschluß des binären Zählers
4 verbunden. Der Inverter 1b ist mit dem Ausgangsanschluß des
binären Zählers 4 verbunden. In der folgenden Beschreibung werden
die Eingangsanschlüsse des binären Zählers 4 und die ihnen
zugeführten Signale mit denselben Bezugszeichen bezeichnet. In
gleicher Weise werden auch die Ausgangsanschlüsse des binären
Zählers 4 und die von ihnen ausgegebenen Signale mit denselben
Bezugszeichen bezeichnet. Der binäre Zähler 4 zählt ein Signal Φ1,
das vom NOR-Gatter 2b ausgegeben wird, und ein Signal , das vom
NAND-Gatter 3 ausgegeben wird, und gibt ein Impulssignal für jeweils
einen Zyklus der Signale ab. Das bedeutet, daß der binäre Zähler 4
eine Zähloperation ausführt, wie sie in Fig. 3 gezeigt ist. Genauer
gesagt gibt der binäre Zähler 4 jeweils ein Ausgangssignal Φ0 ab,
wenn das Eingangssignal Φ1 zweimal zugeführt worden ist. Dem binären
Zähler 4 wird über seinen Rückstellanschluß ein Einschalterfassungs
signal vom Einschalterfassungssignal-Generator 100 zugeführt. In Abhängigkeit vom
angelegten Einschalterfassungssignal erreicht das Ausgangssignal
einen logisch hohen Pegel und das Ausgangssignal Φ0 einen logisch
niedrigen Pegel.
Im WCBR-Detektor 102 werden anstelle der Inverter 6b und 6d im WCBR-
Detektor der Fig. 7 NAND-Gatter 12a und 12b und anstelle der
2-Eingangs-UND-Gatter der Fig. 7 ein 3-Eingangs-UND-Gatter 14
verwendet. Ein Eingangsanschluß des NAND-Gatters 12a ist mit dem
Ausgang des Inverters 6a und der andere Eingangsanschluß mit dem
Ausgang des Inverters 1b im POR-Generator 101 verbunden. Ein
Eingangsanschluß des NAND-Gatters 12b ist mit dem Ausgang des
Inverters 6c und der andere Eingangsanschluß mit dem Ausgang des
Inverters 1b verbunden. Ein Eingangsanschluß des UND-Gatters 14 ist
mit dem Ausgang des Inverters 1b verbunden. Das bedeutet, daß der
WCBR-Detektor 102 so aufgebaut ist, daß er vom POR-Generator 101
zurückgesetzt wird. Fig. 2 zeigt ein Signaldiagramm der jeweiligen
Schaltkreise im POR-Generator 101. Unter Bezugnahme auf die Fig. 1B
und 2 wird nun der Betrieb des Schaltkreises der Fig. 1B
beschrieben. Der Einschalterfassungssignal-Generator 100 erfaßt die Zuführung der
Versorgungsspannung Vcc, um ein POR-Signal zu erzeugen und dieses an
den Rückstellanschluß des binären Zählers anzulegen. Der binäre
Zähler 4 wird von einem Einschalterfassungssignal zurückgestellt, so
daß die Ausgangssignale und Φ0 einen logisch hohen bzw. einen
logisch niedrigen Pegel erreichen. Das Ausgangssignal wird dem
Inverter 1b und dem NAND-Gatter 3 zugeführt. Der Inverter 1b
invertiert das Ausgangssignal und gibt ein -Signal mit logisch
niedrigem Pegel aus. Das -Signal wird dem anderen Eingangsan
schluß des NOR-Gatters 2a und das Ausgangssignal Φ0 dem anderen
Eingangsanschluß des NOR-Gatters 2b zugeführt. Das Ausgangssignal
mit logisch hohem Pegel wird dem anderen Eingangsanschluß des NAND-
Gatters 3 zugeführt.
Dann beginnt ein Blindzyklus, in dem ein externes -Signal
zyklisch angelegt wird. Die jeweils anderen Eingangsanschlüsse der
NOR-Gatter 2a und 2b befinden sich nach einer Rückstellung auf einem
logisch niedrigen Pegel und der andere Eingangsanschluß des NAND-
Gatters 3 auf einem logisch hohen Pegel. Ist das externe -Signal
auf einem logisch hohen Pegel, so erreicht daher das Eingangssignal
Φ1 des binären Zählers 4 einen logisch niedrigen Pegel. Befindet
sich das externe -Signal auf einem logisch niedrigen Pegel, so
nimmt das Eingangssignal Φ1 für den binären Zähler 4 einen logisch
hohen Pegel an. Entsprechend wird dem binären Zähler 4 ein
Eingangssignal im Zyklus des externen -Signals zugeführt.
Vollführt das externe -Signal zwei Zyklen, so führt auch das
Eingangssignal für den binären Zähler 4 zwei Zyklen aus, so daß die
Ausgangssignale und Φ0 des binären Zählers 4 einen logisch
niedrigen bzw. logisch hohen Pegel annehmen. Ist das Ausgangssignal
des binären Zählers 4 invertiert, so wird auch das -Signal
invertiert, um einen logisch hohen Pegel zu erreichen und das andere
Eingangssignal des NOR-Gatters 2a ändert sich auf einen logisch
hohen Pegel. Das andere Eingangssignal des NOR-Gatters 2b erreicht
einen logisch hohen Pegel und das andere Eingangssignal des NAND-
Gatters 3 einen logisch niedrigen Pegel. Nimmt das andere Eingangs
signal des NOR-Gatters 2a einen logisch hohen Pegel an, so gibt das
NOR-Gatter 2a ein Signal mit logisch niedrigem Pegel aus, selbst
wenn das externe -Signal entweder auf einem logisch niedrigen
oder einem logisch hohen Pegel ist. Erreicht das andere Eingangssi
gnal des NOR-Gatters 2b einen logisch hohen Pegel und das andere
Eingangssignal des NAND-Gatters 3 einen logisch niedrigen Pegel, so
gibt das NOR-Gatter 2b ein Signal mit logisch niedrigem Pegel und
das NAND-Gatter 3 ein Signal mit logisch hohem Pegel aus, selbst
wenn sich das Ausgangssignal des NOR-Gatters 2a entweder auf einem
logisch niedrigen oder einem logisch hohen Pegel befindet.
Entsprechend werden die Ausgangssignale des binären Zählers 4
invertiert: Das Ausgangssignal nimmt einen logisch niedrigen und
das Ausgangssignal Φ0 einen logisch hohen Pegel an. Selbst wenn
anschließend das externe -Signal zyklisch angelegt wird, ändert
sich das -Signal nicht. Das bedeutet, daß das -Signal in
Abhängigkeit vom externen -Signal der Blindzyklusperiode von
einem logisch niedrigen zu einem logisch hohen Pegel ansteigt.
Anschließend behält das -Signal einen logisch hohen Pegel bei,
solange es nicht zurückgestellt wird.
Entsprechend der oben beschriebenen Ausführungsform kann die
Einschaltrückstellung erfolgen, nachdem das externe -Signal der
Blindzyklusperiode gezählt worden ist. Da der WCBR-Generator 100 ein
Testmodus-Aktivierungssignal erzeugt, nachdem das interne
RAS-Signal, das interne CAS-Signal und das interne W-Signal angestiegen
sind, kann entsprechend verhindert werden, daß der Detektor 100
trotz des Normalmodus ein Testmodussignal erzeugt.
Obwohl unter Verwendung des binären Zählers in der Ausführungsform
der Fig. 1B das -Signal angehoben wird, wenn das externe
-Signal zwei Zyklen durchläuft, kann derselbe Effekt selbst dann
erhalten werden, wenn der binäre Zähler durch einen oktalen Zähler
ersetzt wird.
Claims (12)
1. Dynamische Direktzugriffsspeichereinrichtung mit einem Speicher
zellenfeld (20) mit einer Mehrzahl von Speicherzellen (MC) zum
Speichern von Information, wobei die Speichereinrichtung einen Test
modusbetrieb aufweist zum Ermitteln, ob die Speicherzellen im
Speicherzellenfeld defekt sind oder nicht, und der Testmodusbetrieb
durch einen Logikzustand eines extern angelegten Statussteuersignals
(, , ) zum Steuern des Zustands der Speichereinrichtung
gesteuert wird, aufweisend
eine Einrichtung (24, 26, 46) zum Empfangen des extern angelegten Statussteuersignals,
eine Einrichtung (100) zum Erfassen der externen Zuführung einer externen Versorgungsspannung, um ein Einschalterfassungssignal zu erzeugen,
eine Einrichtung (101), die vom erzeugten Einschalterfassungssignal abhängig ist, zum Zählen des extern angelegten Statussteuersignals bis zu einem vorbestimmten Wert und zur Einschaltrückstellung, und eine Einrichtung (102) zum Erfassen des Logikzustands des empfangenen Statussteuersignals nach der Einschaltrückstellung, um ein Signal zur Festlegung eines Testmodus zu erzeugen.
eine Einrichtung (24, 26, 46) zum Empfangen des extern angelegten Statussteuersignals,
eine Einrichtung (100) zum Erfassen der externen Zuführung einer externen Versorgungsspannung, um ein Einschalterfassungssignal zu erzeugen,
eine Einrichtung (101), die vom erzeugten Einschalterfassungssignal abhängig ist, zum Zählen des extern angelegten Statussteuersignals bis zu einem vorbestimmten Wert und zur Einschaltrückstellung, und eine Einrichtung (102) zum Erfassen des Logikzustands des empfangenen Statussteuersignals nach der Einschaltrückstellung, um ein Signal zur Festlegung eines Testmodus zu erzeugen.
2. Dynamische Direktzugriffsspeichereinrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß die Einschalterfassungssignal-Erzeu
gungseinrichtung (100) eine Verzögerungseinrichtung (8, 9) zum
Verzögern des Anstiegs der Versorgungsspannung um eine vorbestimmte
Zeitspanne und eine Mehrzahl gekoppelter Invertereinrichtungen (11a,
11b) zum Empfangen der verzögerten Versorgungsspannung aufweist.
3. Dynamische Direktzugriffsspeichereinrichtung nach Anspruch 1 oder
2, dadurch gekennzeichnet, daß
das Statussteuersignal ein Zeilenadreß-Abtastsignal, ein Spaltenadreß-Abtastsignal und ein Schreibsteuersignal zum Steuern eines Schreibvorgangs in der Speichereinrichtung aufweist, und
der Testmodusbetrieb durch die Logikzustände des Zeilenadreß-Abtast signals, des Spaltenadreß-Abtastsignals und des Schreibsteuersignals gesteuert wird.
das Statussteuersignal ein Zeilenadreß-Abtastsignal, ein Spaltenadreß-Abtastsignal und ein Schreibsteuersignal zum Steuern eines Schreibvorgangs in der Speichereinrichtung aufweist, und
der Testmodusbetrieb durch die Logikzustände des Zeilenadreß-Abtast signals, des Spaltenadreß-Abtastsignals und des Schreibsteuersignals gesteuert wird.
4. Dynamische Direktzugriffsspeichereinrichtung nach Anspruch 3,
dadurch gekennzeichnet, daß
das Zeilenadreß-Abtastsignal unmittelbar nachdem die Spannungsversorgung eingeschaltet worden ist für eine Mehrzahl von Zyklen zur Einstellung zugeführt wird, und das Schreibsteuersignal für die Einstellzeitspanne deaktiviert wird, und
die Einschaltrückstelleinrichtung (101) das Zeilenadreß-Abtastsignal der Einstellzeitspanne bis zu einem vorbestimmten Wert zählt und die Speichereinrichtungen zurückstellt.
das Zeilenadreß-Abtastsignal unmittelbar nachdem die Spannungsversorgung eingeschaltet worden ist für eine Mehrzahl von Zyklen zur Einstellung zugeführt wird, und das Schreibsteuersignal für die Einstellzeitspanne deaktiviert wird, und
die Einschaltrückstelleinrichtung (101) das Zeilenadreß-Abtastsignal der Einstellzeitspanne bis zu einem vorbestimmten Wert zählt und die Speichereinrichtungen zurückstellt.
5. Dynamische Direktzugriffsspeichereinrichtung nach Anspruch 3 oder
4, dadurch gekennzeichnet, daß
die Einschaltrückstelleinrichtung eine Zähleinrichtung (4) und eine
Signalanlegeeinrichtung (1a, 1b, 2a, 2b, 3), die operativ mit der
Zähleinrichtung gekoppelt ist, zum Anlegen des empfangenen
Zeilenadreß-Abtastsignals nach dem Einschalten der
Spannungsversorgung an die Zähleinrichtung aufweist.
6. Dynamische Direktzugriffsspeichereinrichtung nach Anspruch 5,
dadurch gekennzeichnet, daß
die Zähleinrichtung vom Einschalterfassungssignal zurückgestellt wird, um das Zeilenadreß-Abtastsignal von der Signalanlegeeinrichtung nach der Rückstellung zu zählen, und
die Signalanlegeeinrichtung eine Einrichtung (1b, 2a, 2b, 3) aufweist, die vom Impulsausgangssignal der Zähleinrichtung abhängig ist, um die Zuführung des Zeilenadreß-Abtastsignals an die Zähleinrichtung anzuhalten.
die Zähleinrichtung vom Einschalterfassungssignal zurückgestellt wird, um das Zeilenadreß-Abtastsignal von der Signalanlegeeinrichtung nach der Rückstellung zu zählen, und
die Signalanlegeeinrichtung eine Einrichtung (1b, 2a, 2b, 3) aufweist, die vom Impulsausgangssignal der Zähleinrichtung abhängig ist, um die Zuführung des Zeilenadreß-Abtastsignals an die Zähleinrichtung anzuhalten.
7. Dynamische Direktzugriffsspeichereinrichtung nach Anspruch 6,
dadurch gekennzeichnet, daß
die Einrichtung zum Anhalten der Zuführung des Zeilenadreß-
Abtastsignals eine Logikoperationseinrichtung (2b, 3) aufweist, um
das Impulssignal von der Zähleinrichtung und das Zeilenadreß-
Abtastsignal einer Logikoperation zu unterwerfen und ein Signal mit
einem definierten Pegel zu erhalten.
8. Dynamische Direktzugriffsspeichereinrichtung nach einem der
Ansprüche 5 bis 7, dadurch gekennzeichnet, daß
die Zähleinrichtung einen binären Zähler mit zwei Eingangsanschlüssen (Φ1, ) und zwei Ausgangsanschlüssen (Φ0, ) aufweist, wobei der binäre Zähler durch das Einschalterfassungssignal zurückgestellt wird, um komplementäre Signale an den zwei Ausgangsanschlüssen zu erzeugen und anschließend das Zeilenadreß-Abtastsignal von der Signalanlegeeinrichtung wenigstens einmal zu zählen, um ein Ausgangsimpulssignal zu erzeugen, und daß
die Signalanlegeeinrichtung eine logische NOR-Einrichtung (26) zum Anlegen des Ergebnisses aus der NOR-Bildung eines Signals von einem Ausgangsanschluß des binären Zählers und dem Zeilenadreß-Abtastsignal, das die Statussteuersignal-Empfangseinrichtung empfängt, an einen Eingangsanschluß des binären Zählers, und
eine logische NAND-Einrichtung (3) zum Anlegen des Ergebnisses aus der NAND-Bildung eines Signals von anderen Ausgangsanschluß des binären Zählers und dem Zeilenadreß-Abtastsignal, das die Status steuersignal-Empfangseinrichtung empfängt, an den anderen Eingangsanschluß des binären Zählers aufweist.
die Zähleinrichtung einen binären Zähler mit zwei Eingangsanschlüssen (Φ1, ) und zwei Ausgangsanschlüssen (Φ0, ) aufweist, wobei der binäre Zähler durch das Einschalterfassungssignal zurückgestellt wird, um komplementäre Signale an den zwei Ausgangsanschlüssen zu erzeugen und anschließend das Zeilenadreß-Abtastsignal von der Signalanlegeeinrichtung wenigstens einmal zu zählen, um ein Ausgangsimpulssignal zu erzeugen, und daß
die Signalanlegeeinrichtung eine logische NOR-Einrichtung (26) zum Anlegen des Ergebnisses aus der NOR-Bildung eines Signals von einem Ausgangsanschluß des binären Zählers und dem Zeilenadreß-Abtastsignal, das die Statussteuersignal-Empfangseinrichtung empfängt, an einen Eingangsanschluß des binären Zählers, und
eine logische NAND-Einrichtung (3) zum Anlegen des Ergebnisses aus der NAND-Bildung eines Signals von anderen Ausgangsanschluß des binären Zählers und dem Zeilenadreß-Abtastsignal, das die Status steuersignal-Empfangseinrichtung empfängt, an den anderen Eingangsanschluß des binären Zählers aufweist.
9. Dynamische Direktzugriffsspeichereinrichtung nach einem der
Ansprüche 4 bis 8, dadurch gekennzeichnet, daß
die Erzeugungseinrichtung für das Testmodus-Bestimmungssignal eine Einrichtung (5a, 5b, 6a, 6c, 12a, 12b) zum Erfassen der Reihen folge der Statusänderungen des Zeilenadreß-Abtastsignals, des Spaltenadreß-Abtastsignals und des Schreibsteuersignals, die die Statussteuersignal-Empfangseinrichtung empfängt, und
eine Einrichtung (12a, 12b, 14), die wenigstens von einem zweiten Anstieg des Zeilenadreß-Abtastsignals abhängig ist, das nach der Zuführung einer Versorgungsspannung angelegt wird, zum Aktivieren der Einrichtung für die Erfassung der Reihenfolge der Statusänderungen aufweist.
die Erzeugungseinrichtung für das Testmodus-Bestimmungssignal eine Einrichtung (5a, 5b, 6a, 6c, 12a, 12b) zum Erfassen der Reihen folge der Statusänderungen des Zeilenadreß-Abtastsignals, des Spaltenadreß-Abtastsignals und des Schreibsteuersignals, die die Statussteuersignal-Empfangseinrichtung empfängt, und
eine Einrichtung (12a, 12b, 14), die wenigstens von einem zweiten Anstieg des Zeilenadreß-Abtastsignals abhängig ist, das nach der Zuführung einer Versorgungsspannung angelegt wird, zum Aktivieren der Einrichtung für die Erfassung der Reihenfolge der Statusänderungen aufweist.
10. Dynamische Direktzugriffsspeichereinrichtung nach Anspruch 9,
dadurch gekennzeichnet, daß
die Einrichtung zur Erfassung der Reihenfolge der Statusänderungen
eine Einrichtung (5a, 5b, 6a, 6b, 12a, 12b) aufweist, die vom
Zeilenadreß-Abtastsignal abhängig ist, das die Statussteuersignal-
Empfangseinrichtung empfängt, zum Verriegeln des empfangenen
Spaltenadreß-Abtastsignals und des empfangenen Schreibsteuersignals.
11. Dynamische Direktzugriffsspeichereinrichtung mit einem Speicher
zellenfeld (1) mit einer Mehrzahl von Speicherzellen (MC) zum
Speichern von Information, wobei die Speichereinrichtung einen Test
modusbetrieb aufweist zum gleichzeitigen Auswählen einer
vorbestimmten Zahl von Speicherzellen einer Mehrzahl von Bits im
Speicherzellenfeld, zum anschließenden gleichzeitigen Lesen der in
der vorbestimmten Zahl von ausgewählten Speicherzellen gespeicherten
Information, und zum Bestimmen, ob die Speichereinrichtung defekt
ist oder nicht in Übereinstimmung mit der gelesenen Information,
wobei der Testmodusbetrieb durch ein extern angelegtes
Statussteuersignal (, , ) zum Steuern des Zustands der
Speichereinrichtung gesteuert wird,
aufweisend
eine Einrichtung (24, 26, 46) zum Empfangen des Statussteuersignals,
eine Einrichtung (100) zum Erfassen, daß eine Spannungsversorgung extern eingeschaltet worden ist, um ein Einschalterfassungssignal zu erzeugen,
eine Einrichtung (101), die vom erzeugten Einschalterfassungssignal abhängig ist, zum Zählen des Statussteuersignals, um ein Einschaltrückstellsignal zu erzeugen,
eine Einrichtung (102, 58) zum Erfassen des Logikzustands des Statussteuersignals, das nach der Einschaltrückstellung empfangen wird, um ein Signal (TE) zur Festlegung eines Testmodus zu erzeugen,
eine Einrichtung (38, 40), die in Abhängigkeit vom Testmodus- Bestimmungssignal aktiviert wird und von einer extern angelegten Adresse abhängig ist, zum gleichzeitigen Auswählen der vorbestimmten Zahl von Speicherzellen aus dem Speicherzellenfeld,
eine Einrichtung (44) zum Empfangen der extern angelegten Schreibdaten (Din),
eine Einrichtung (46), die differentiell mit der Einrichtung zum Empfangen der Schreibdaten gekoppelt ist, zum Schreiben der Schreib daten in die vorbestimmte Zahl ausgewählter Speicherzellen,
eine Einrichtung (42a-42d) zum Ausführen des Zugriffs auf die vorbe stimmte Zahl ausgewählter Speicherzellen, um Daten aus den Speicher zellen zu lesen, in die die Daten eingeschrieben worden sind, und
eine Einrichtung (48, 50, 52), die in Abhängigkeit vom Testmodus- Bestimmungssignal aktiviert wird, zum Empfangen der Ausgabedaten von der Leseeinrichtung, um einen Logikwert entsprechend den empfangenen Daten auszugeben.
eine Einrichtung (24, 26, 46) zum Empfangen des Statussteuersignals,
eine Einrichtung (100) zum Erfassen, daß eine Spannungsversorgung extern eingeschaltet worden ist, um ein Einschalterfassungssignal zu erzeugen,
eine Einrichtung (101), die vom erzeugten Einschalterfassungssignal abhängig ist, zum Zählen des Statussteuersignals, um ein Einschaltrückstellsignal zu erzeugen,
eine Einrichtung (102, 58) zum Erfassen des Logikzustands des Statussteuersignals, das nach der Einschaltrückstellung empfangen wird, um ein Signal (TE) zur Festlegung eines Testmodus zu erzeugen,
eine Einrichtung (38, 40), die in Abhängigkeit vom Testmodus- Bestimmungssignal aktiviert wird und von einer extern angelegten Adresse abhängig ist, zum gleichzeitigen Auswählen der vorbestimmten Zahl von Speicherzellen aus dem Speicherzellenfeld,
eine Einrichtung (44) zum Empfangen der extern angelegten Schreibdaten (Din),
eine Einrichtung (46), die differentiell mit der Einrichtung zum Empfangen der Schreibdaten gekoppelt ist, zum Schreiben der Schreib daten in die vorbestimmte Zahl ausgewählter Speicherzellen,
eine Einrichtung (42a-42d) zum Ausführen des Zugriffs auf die vorbe stimmte Zahl ausgewählter Speicherzellen, um Daten aus den Speicher zellen zu lesen, in die die Daten eingeschrieben worden sind, und
eine Einrichtung (48, 50, 52), die in Abhängigkeit vom Testmodus- Bestimmungssignal aktiviert wird, zum Empfangen der Ausgabedaten von der Leseeinrichtung, um einen Logikwert entsprechend den empfangenen Daten auszugeben.
12. Betriebsverfahren für eine dynamische Direktzugriffsspeicherein
richtung mit einem Speicherzellenfeld (1) mit einer Mehrzahl von
Speicherzellen (MC) zum Speichern von Information, wobei die
Speichereinrichtung einen Testmodusbetrieb aufweist zum Ermitteln,
ob die im Speicherzellenfeld enthaltenen Speicherzellen defekt sind
oder nicht, wobei der Testmodusbetrieb durch den Logikzustand eines
extern angelegten Statussteuersignals zum Steuern des Zustands der
Speichereinrichtung gesteuert wird,
aufweisend die Schritte:Empfangen des extern angelegten Statussteuersignals (, , ),
Erfassen, daß eine Versorgungsspannung (Vcc) extern eingeschaltet
worden ist, um ein Einschalterfassungssignal zu erzeugen,
Zählen des extern angelegten Statussteuersignals in Abhängigkeit vom erzeugten Einschalterfassungssignal bis zu einem vorbestimmten Wert, um die Speichereinrichtung zurückzustellen, und
Erfassen des Logikzustands des empfangenen Statussteuersignals nach der Einschaltrückstellung, um ein Signal zur Aktivierung eines Test modus zu erzeugen.
Zählen des extern angelegten Statussteuersignals in Abhängigkeit vom erzeugten Einschalterfassungssignal bis zu einem vorbestimmten Wert, um die Speichereinrichtung zurückzustellen, und
Erfassen des Logikzustands des empfangenen Statussteuersignals nach der Einschaltrückstellung, um ein Signal zur Aktivierung eines Test modus zu erzeugen.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2240952A JPH04119600A (ja) | 1990-09-10 | 1990-09-10 | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
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Publication Number | Publication Date |
---|---|
DE4129875A1 true DE4129875A1 (de) | 1992-03-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
8328 | Change in the person/name/address of the agent |
Representative=s name: PRUFER & PARTNER GBR, 81545 MUENCHEN |
|
8339 | Ceased/non-payment of the annual fee |