JP4263374B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、内部回路の活性/非活性を制御する内部活性化信号のパルス幅、およびタイミングを可変し、良品/不良品を判定する診断試験を容易に行うのに好適な半導体集積回路および半導体メモリに関する。
【0002】
【従来の技術】
半導体集積回路には、内部回路の活性/非活性(あるいは評価/プリチャージ)の両動作を内部活性化信号(以下、活性化信号)により制御されるダイナミック形の半導体集積回路がある。図24にはその従来回路が示される。図24でL1〜Lmは内部回路、CK1〜CKmは活性化信号、MPCはパルス制御回路PC1〜PCmからなる活性化信号発生回路である。CKEXは基準信号(例えば外部クロック信号)である。
【0003】
このダイナミック形半導体集積回路は、例えば上記内部回路L1〜Lmのベータ比(P形MOSトランジスタのベータと、N形MOSトランジスタのベータとの比)を大きくし、高速化が図られる点がスタティック形より有利である。また、半導体メモリのスタティックメモリセルや、カレントミラー形センスアンプは、活性期間だけ電力が消費され、非活性期間には電力が消費されない。このため低消費電力化を図る点でも有利である。
【0004】
図25に上記従来の活性化信号発生回路MPCの詳細を示す。図25で、MPCは活性化信号発生回路の全体、PC1は活性化信号CK1〜CKmのパルス幅を一定にするパルス幅短縮回路である。このPC1は遅延回路DL10、およびNOR回路N10からなる。またパルス制御回路PC2、PCm内のDL20、DL21、DLm0は遅延回路である。CKEXは外部クロック信号であり、この信号に基づき活性化信号CK1〜CKmが発生される。活性化信号発生回路MPC内の信号線S10では外部クロック信号CKEXの極性が反転されている。なお、テストモード信号TM、外部入力信号EXTについては後述する。
【0005】
図26に上記外部クロック信号CKEX等の信号タイミングを示す。活性化信号CK1は、パルス幅短縮回路PC1により外部クロック信号CKEXとその反転信号S10がともに低電位の時のみ高電位になる信号として導出される。すなわち、活性化信号CK1のパルス幅(tw1)は、外部クロック信号CKEXのパルス幅(twck)より小さく、かつ動作サイクルの長短に依存せず一定である(遅延回路DL10の遅延時間td10が一定であるため)。また、活性化信号CK2、およびCKmの各タイミングt2〜tmは、遅延回路DL20の遅延時間(td20)、あるいはDL21の遅延時間(td21)、およびDLm0の遅延時間(tdm0)により設定されている。
【0006】
次に、半導体集積回路の診断試験(通常動作試験、あるいは零入力電流試験)、および不良解析方法について説明する。通常動作試験は、入力信号のシーケンスを使用して、結果として生じる出力信号を監視し、良/不良を判定する試験である。零入力電流試験(IDDQ試験)は、内部ノードが完全休止状態である時の電源電流を監視し、その大小から良/不良を判定する試験である。零入力電流試験の方が、内部ノードの故障を出力ピンに伝えることを必要とせずに診断することができ、より直接的な診断試験といえる。しかし上記両試験とも、関係する全内部ノードの試験をするには多数の入力信号のシーケンスが必要である。
【0007】
一方、不良解析の方法は、第1に半導体集積回路の出力信号をロジックテスタ(あるいはメモリテスタ)で監視し解析する方法がある。また第2に針当てやエレクトロン・ビーム・テスタにより内部信号を観測して解析する方法がある。しかし、これらの方法は不良箇所の特定に比較的長時間を要している。このため、近年では第3に不良箇所に起因するリーク電流による発熱を検知し、不良箇所を特定する方法(以下、微弱光検出試験)も一般的になってきている。この微弱光検出試験は、不良箇所の特定に要する時間が比較的短い利点がある。
【0008】
また、他の診断試験、あるいは不良解析方法として、上記活性化信号のタイミングを外部制御する方法が、特開平10−214133に記載されている。この方法は前述の図25に示される活性化信号発生回路MPCのパルス制御回路PC2に示される構成である。上記パルス制御回路PC2は、通常動作モードとテストモードの2つの動作モードを有する。両動作モードの切り換えはテストモード信号TMで制御される。通常動作モードでは、遅延回路DL20が活性化信号CK2のタイミング制御のために使用される。一方、テストモードでは遅延回路DL21が活性化信号CK2のタイミング制御のために使用される。遅延回路DL21の入力である外部入力端子EXTは、集積回路の外部ピンに供給される外部信号を受信する。すなわち、テスタから外部ピンに信号が供給され、活性化信号CK2のタイミングをテスタにより調整できる方法である。本方法により、例えば通常動作モードでの誤動作の原因が、活性化信号CK2のタイミングマージン不足か否かの判定が可能とされる。
【0009】
【発明が解決しようとする課題】
しかし、上記ダイナミック形の半導体集積回路では、上記零入力電流試験(IDDQ試験)や微弱光検出試験を十分な条件で行うことが難しい。すなわち、図26の信号タイミング図に示されるように、活性化信号CK1〜CKmの評価期間中は、パルス幅が一定で狭い。このため、評価期間中は内部ノードの完全休止状態期間を得ることが難しく、零入力電流試験を行うことが難しい。また、リーク電流不良が存在していても、不良箇所の特定に必要充分な発熱が得られず、微弱光検出試験も行うことができない。一方、プリチャージ期間中は、そのパルス幅が動作サイクル時間を長くすれば広くなる。このため、プリチャージ期間中は内部ノードの完全休止状態期間が得られ、零入力電流試験用信号IDDQに示されるように、例えば1サイクルが終わる直前で零入力電流試験が可能である。また、プリチャージ期間中にリーク電流不良が存在していれば、不良箇所の特定に必要充分な発熱が得られ微弱光検出試験も可能となる。
【0010】
このように、零入力電流試験や微弱光検出試験を行うにあたり、プリチャージ期間中の試験は可能であるが評価期間中の試験ができないため、診断試験としては十分ではない。
【0011】
さらに、プロセス条件が安定しない初期試作の段階では、内部回路の入力信号と活性化信号とのタイミングマージンが設計より不足して誤動作を招き、不良原因、および不良箇所の特定が一層困難である。すなわち、誤動作の原因がタイミングマージン不足か、あるいは内部回路のリーク電流不良かを判別することが難しいためである。このため診断試験の精度を一層十分にするためには、タイミングマージン不足を解消することも重要である。
【0012】
タイミングマージン不足か否かの判定は、前記特開平10−214133に記載されている方法により可能である。しかし、この従来方法は、活性化信号のパルス幅が上記のように短縮されている場合における零入力電流試験や微弱光検出試験については配慮されていない。
【0013】
本発明の目的は、上記ダイナミック形の半導体集積回路において、評価期間中における零入力電流試験、および微弱光検出試験を可能とし、診断試験および不良解析の容易化・高精度化を図ることにある。
【0014】
【課題を解決するための手段】
上記目的は、内部回路の活性/非活性を制御する内部活性化信号を基準信号に基づき発生する内部活性化信号発生回路を有する半導体集積回路において、上記内部活性化信号発生回路が、(1)パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従せず一定である信号が、上記内部活性化信号として導出せられる通常動作モードと、(2)パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられる第1のテストモードと、(3)パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられ、かつ導出される内部活性化信号のタイミングが上記基準信号のサイクルごとにm段階(mは2以上の整数)の範囲内で順次切り替わる第2のテストモードとを有し、通常動作モードと、上記第1もしくは第2のテストモードとの切り替えが第1のテストモード信号により成される構成により達成される。
【0015】
【発明の実施の形態】
(実施例1)
図1は本発明の第1の実施例の論理回路図を示す。本実施例は図25に示される従来例のパルス幅短縮回路PC1がPC1aで構成される点が相違する。なお、パルス制御回路PC2aが簡単化のために遅延回路DL20で構成されている。
【0016】
本実施例のパルス幅短縮回路PC1aは、遅延回路DL10とNOR回路N10aとの間にNOR回路N11aを有する。上記NOR回路N11aの一方の入力は遅延回路DL11の出力信号S11aを受信し、他方の入力は第1のテストモード信号TM1を受信する。上記第1のテストモード信号TM1が低電位の時は通常動作モードであり、高電位の時は第1のテストモードとなる。
【0017】
次に両動作モードについて説明する。まず、通常動作モード時では信号S10aが信号S11aから導出される。このため活性化信号CK1a〜CKmaは、前記図26に示される従来例の場合と同様、パルス幅が短縮されて導出される。一方、第1のテストモード時では図2に示す信号タイミング図のように導出される。すなわち、信号S10aが信号S11aから導出されずに低電位に固定されるため、活性化信号CK1a〜CKmaは外部クロック信号CKEX(パルス幅のデューティ50%とする)が通過して導出される(以下、第1のテストモードはクロックスルーモードと呼ぶ)。従って、動作サイクル時間が例えば数十秒の場合、各活性化信号CK1a〜CKmaの評価期間(twcka)が十分に長くなり、評価期間中における内部ノードの完全休止状態期間が得られ、診断試験(零入力電流試験、および微弱光検出試験)が可能となる。
【0018】
例えば図2において零入力電流試験用信号IDDQで示されるように、信号CK1aによるプリチャージが始まる直前で診断試験が可能である。一方、プリチャージ期間中の診断試験は、信号CK1aによる評価が始まる直前で零入力電流試験が可能である。なお、各活性化信号CK1a〜CKmaのタイミングt1〜tmは、通常動作モード時と同じである。従って、通常動作モード時のタイミングマージンが正常に確保されていることが重要である。
(実施例2)
次に各活性化信号CK1a〜CKmaのタイミングマージンを十分に確保して診断試験を行う実施例について説明する。図3は本発明の第2の実施例の論理回路を示す。本実施例は、活性化信号CK1b〜CKmbのタイミングマージンが通常動作モード時より拡大される実施例である。このため図1に示される第1の実施例におけるパルス制御回路PC2aおよびPCmaが、各々PC2bおよびPCmbで構成される点が相違する。すなわち、パルス幅短縮回路PC1bは第1の実施例におけるパルス幅短縮回路PC1aと相違はない。
【0019】
パルス制御回路PC2bは、遅延回路DL20を経由する信号経路と、それより遅延時間の大きい遅延回路DL21を経由する信号経路とを有する。一方、パルス制御回路PCmbは遅延回路DLm0を経由する信号経路と、それより遅延時間の大きい遅延回路DLm1を経由する信号経路とを有する。そして、各活性化信号CK2b、CKmbがいずれの信号経路から導出されるかは、第2のテストモード信号TM2により選択される。上記第2のテストモード信号TM2が低電位の時は通常のタイミングであり、高電位の時はタイミングが遅くなる。
【0020】
すなわち、第2のテストモード(以下、タイミング制御モードと呼ぶ)時の活性化信号は図4に示される信号タイミング図のように導出される。ここで、タイミング制御モード時における信号タイミングを図2に示される通常タイミングt1〜tmと比較して説明する。タイミング制御モード時の活性化信号CK1bのタイミングt1′は、通常タイミングt1と同じであり、活性化信号CK2bのタイミングt2′は、通常タイミングt2より遅くなる。従って、タイミングマージン(t2′−t1′)は、タイミングマージン(t2−t1)より大きくなる。同様に、タイミングマージン(tm′−t2′)は、タイミングマージン(tm−t2)より大きくなる。
【0021】
従って、本実施例により上記第1と第2のテストモード(クロックスルーモードとタイミング制御モード)を組合せれば、第1の実施例より高精度に診断試験および不良解析を行うことが可能となる。なお、本実施例ではタイミングの切り換えが、例えば遅延回路DL20とDL21による2段階で示される。しかし、遅延回路と第2のテストモード信号TM2とをさらに多数設けることにより、タイミングを2段階以上に制御可能とされることは明らかである。
【0022】
また、パルス幅短縮回路PC1bの遅延回路DL10を、パルス制御回路PC2bのように複数の遅延回路で構成し、その内のいずれかの遅延回路を第3のテストモード信号(例えばTM3)で選択可能とする。この場合、通常動作モード時にパルス幅短縮回路PC1b内の信号S11b、および信号S10bのタイミングを複数段階に制御でき、結果的に活性化信号CK1b〜CKmbのパルス幅が複数段階に制御可能とされる(第3のテストモード=パルス幅制御モードとする)。
【0023】
次に、活性化信号のパルス幅が、外部クロック信号CKEXのパルス幅より短縮される信号と、短縮されない信号が混在する実施例を第3、および第4の実施例として説明する。
(実施例3)
図5に本発明の第3の実施例のブロック図を示す。MPCZ1は活性化信号発生回路の全体である。活性化信号CKa、CKbは、各遅延回路DLa、DLbを介して導出されるため、そのパルス幅は外部クロック信号CKEXのパルス幅が短縮されずに導出される。また、遅延回路DLa、DLbによりタイミングが固定されている。一方、活性化信号CK1a〜CKmaのパルス幅は、第1のテストモード信号TM1の制御により、外部クロック信号CKEXのパルス幅より短縮されて導出されるか、あるいは短縮されないで導出される。すなわち、短縮されて導出される場合、外部クロック信号CKEXのパルス幅より短縮される信号CK1a〜CKmaと、短縮されない信号CKa、CKbが混在することになる。この場合でも、クロックスルーモードにより診断試験および不良解析が容易、かつ高精度に行うことが可能となる。
(実施例4)
図6に本発明の第4の実施例のブロック図を示す。MPCZ2は活性化信号発生回路の全体であり、MPC1a、およびMPC1bの各活性化信号発生回路からなる。通常動作モードでは、活性化信号CK1a〜CKma、およびCK1b〜CKmbのパルス幅が、外部クロック信号CKEXのパルス幅に対し短縮されて導出される。そして、各々の第1のテストモード信号TM1a、TM1bにより、クロックスルーモードへの切り換えが各々行われる。このため、活性化信号CK1a〜CKmaのみ、あるいは活性化信号CK1b〜CKmbのみをクロックスルーモードとすることができる。これにより不良原因が、活性化信号CK1a〜CKmaを受ける回路側にあるのか、活性化信号CK1b〜CKmbを受ける回路側にあるのかが明らかとなり、診断試験および不良解析が容易、かつ高精度に行うことが可能となる。
(実施例5)
図7に本発明の第5の実施例の論理回路を示す。本実施例は、外部クロック信号CKEX1のパルス幅が既に短縮されている場合の実施例である。活性化信号発生回路PC1cは、入力に外部クロック信号CKEX1を受けて分周信号CKEX2を導出する分周器DIVと、N20c〜N23cからなるセレクタで構成される。
【0024】
分周器DIVが例えば1/8の周波数の分周信号を発生する分周器とすると、図8の信号タイミング図に示されるように、入力される外部クロック信号CKEX1の4サイクル毎に、分周信号CKEX2の極性が反転される。従って、分周信号CKEX2のパルス幅は、外部クロック信号CKEX1のサイクル時間tc1に追従して大きく、あるいは小さく変化する。この外部クロック信号CKEX1と分周信号CKEX2をN20c〜N23cからなるセレクタに入力し、そのいずれかの信号を第1のテストモード信号TM1により、活性化信号CK1cとして導出する。
【0025】
本実施例では、診断試験および不良解析時には分周信号CKEX2が活性化信号CK1cとして導出される。なお、本実施例では分周器として1/8分周器を用いているが、mが任意の1/m分周器を用いても同様の動作が可能であることは明らかである。
(実施例6)
図9に本発明の第6の実施例の論理回路を示す。本実施例は、外部クロック信号CKEXのサイクル時間の長短を検出することにより、上記第1のテストモード信号TM1を自動発生させることが可能な、テストモード信号発生回路APC1の実施例である。一般的に、外部との入出力インターフェイスが標準化されているような汎用性のある半導体集積回路においては、テストモード専用の外部入力端子を追加することは困難である。しかし、テストモード信号を外部クロック信号のパルス幅が一定以上大きくなった時に自動発生させるようにすれば、テストモード専用の外部入力端子は不要となる。すなわち、外部入出力インターフェイスを従来と同じまま、クロックスルーモード機能を持った半導体集積回路を実現できる。
【0026】
図9に示したように、本実施例のテストモード信号発生回路APC1は、遅延回路DLTと、ラッチ回路LATPおよびLATNからなるフリップフロップ回路FFと、信号反転回路INVで構成されている。信号CKL1は外部クロック信号CKEXの遅延信号であり、信号TMA1aはフリップフロップ回路FFの出力信号である。ラッチ回路LATPは、信号CKL1が高電位の場合、端子Dの信号を端子Qにそのまま出力する。また、信号CKL1が高電位から低電位に遷移した場合、その時の端子Dの信号を、次に信号CKL1が高電位になるまで、端子Qに保持する。一方、ラッチ回路LATNは、信号CKL1の電位変化が上記と逆相の時にラッチ回路LATPと同様の動作をする。従って、フリップフロップ回路FFは、信号CKL1が高電位から低電位に遷移した時の外部クロック信号CKEXを取り込み、信号CKL1が低電位から高電位に遷移した時に、前記取り込んだ信号を信号TMA1aとして出力する。
【0027】
図10に第6の実施例の信号タイミング図を示す。tc1は通常動作モード時の外部クロック信号CKEXのサイクル時間、tc2はクロックスルーモード時の外部クロック信号CKEXのサイクル時間、tdは外部クロック信号CKEXから信号CKL1までの遅延時間であり、外部クロック信号CKEXのサイクル時間に依存しない一定の値である。
【0028】
上記tc1、tc2、tdの関係と、第6の実施例の動作について説明する。図10(a)に示すように、通常動作モード時は通常のサイクル時間tc1で使用され、各信号のタイミングは、tc1×1/2<td<tc1の関係に設定されている。この条件のもとでは、信号CKL1が高電位から低電位へ遷移する時(タイミングta10〜ta1m)、外部クロック信号CKEXは常に高電位である。このため、フリップフロップFFは常に高電位の信号を取り込み、信号TMA1aは常に高電位となるため、インバータを介してテストモード信号TM1は常に低電位である。
【0029】
一方、同図(b)に示すように、クロックスルーモード時は通常のサイクル時間tc1より大きいサイクル時間tc2で使用され、各信号のタイミングは、td<tc2×1/2の関係となる。この条件のもとでは、信号CKL1が高電位から低電位へ遷移する時(タイミングta20〜ta2m)、外部クロック信号CKEXは常に低電位である。このため、フリップフロップFFは常に低電位の信号を取り込み、信号TMA1aは常に低電位となるため、インバータを介してテストモード信号TM1は常に高電位となる。
【0030】
以上、外部クロック信号CKEXのサイクル時間の長短を検知することにより、通常動作モードとクロックスルーモードを自動的に切り換えることが可能となる。なお、遅延時間tdの異なる遅延回路DLTを複数設け、いずれかを選択できるようにすることで、クロックスルーモードを開始するサイクル時間が複数選択できるようになる。
(実施例7)
図11に本発明の第7の実施例の論理回路を示す。本実施例はテストモード信号自動発生回路の別の実施例であり、通常動作モードとクロックスルーモードを切り換えるパルス幅の設定できる範囲を大きくするとともに、動作モードの誤まった切り換えを生じにくくしている。
【0031】
本実施例のテストモード信号自動発生回路APC2は分周期DIV、電荷充電用トランジスタMPP、電荷放電用トランジスタMNPおよびMNC、容量CT、判定回路DEC、フリップフロップ回路FF、信号反転回路INVで構成されている。信号CKEX3は外部クロック信号CKEXの例えば1/8の周波数の分周信号、信号TMA1b、TMA2bおよびTMA3bは内部信号、信号CKDAは判定回路DECの活性化信号、VREFは判定回路DECの参照電圧である。
【0032】
活性化信号CKDAが高電位のとき、判定回路DECは活性化し、この時、信号TMA3bが参照電位VREFよりも低電位の場合、信号TMA2bに低電位を出力し、信号TMA3bが参照電位VREFよりも高電位の場合、信号TMA2bに高電位を出力する。活性化信号CKDAが低電位の時は、判定回路DECは非活性状態となり出力信号は不定でよい。
【0033】
信号CKL2はフリップフロップ回路FFの内部クロック信号である。IDSTは容量CTの放電電流である。1/8分周信号CKEX3が低電位の時、トランジスタMPPはオンとなり、トランジスタMNPはオフとなるので容量CTに電荷が充電される。1/8分周信号CKEX3が高電位かつ、外部クロック信号CKEXが高電位の時、トランジスタMPPはオフとなり、トランジスタMNPとトランジスタMNCはともにオンとなるので、容量CTの電荷は電流IDSTにより放電される。従って、トランジスタMPPの電流駆動能力を大きく設定し、トランジスタMNPとトランジスタMNCの少なくともどちらか一方を電流駆動能力を小さく設定すると、充電は速やかに、放電はゆっくりと行うことができる。
【0034】
図12に第7の実施例の信号タイミング図を示す。tc1、tc2はCKEXのサイクル時間、te1、te2は判定回路DECの活性化タイミング、tf1、tf2はフリップフロップ回路FFが信号TMA2bを取り込むタイミング、tg1、tg2は判定回路DECを非活性化するタイミングである。
【0035】
以下、本信号タイミング図を用いて、本実施例の動作を説明する。本信号タイミング図において、信号TMA3bの電位はCKEX3が低電位の時は高電位に維持され、CKEX3が高電位の時はゆっくりと低下する。信号TMA3bの電位の低下量は、容量CTを放電する時間、すなわち、CKEX3が高電位の間にCKEXが高電位になる時間の総和で決まる。通常動作モードの時は、サイクル時間tc1は小さく、CKEXが高電位になっている時間が短いため、判定回路DECを活性化するタイミングte1の時点では、信号TMA3bの電位はVREFよりも高く、判定回路DECの出力信号TMA2bは高電位となる。そしてタイミングtf1において、フリップフロップ回路FFは高電位の信号TMA2bを取り込む。フリップフロップ回路FFが信号TMA2bを取り込んだ後、タイミングtg1において、判定回路DECを非活性化し、次の活性化に備える。
【0036】
クロックスルーモードの時は、サイクル時間tc2は大きく、CKEXが高電位になっている時間が長いため、判定回路DECを活性化するタイミングte2の時点では、信号TMA3bの電位はVREFよりも低くなるので、判定回路DECの出力信号TMA2bは低電位となる。そしてタイミングtf2において、フリップフロップ回路FFは低電位の信号TMA2bを取り込む。フリップフロップ回路FFが信号TMA2bを取り込んだ後、タイミングtg2において、判定回路DECを非活性化する。
【0037】
判定回路DECの活性化時における信号TMA3bの電位は、
VDD―(IDST×(tc1/2)×3)/CT
と算出され。通常動作モードとテストモードが切り換わるサイクル時間は、
VDD−(IDST×(サイクル時間/2)×3)/CT=VREF
∴サイクル時間=((VDD−VREF)×2×CT)/(3×IDST)
と表せる。よって、電流IDSTと容量CTと参照電位VREFにより、通常動作モードとテストモードが切り換わるサイクル時間を自由に設定できる。
【0038】
また、容量CTの放電は3サイクルに分けて行われるので、1または2サイクルでCTの放電が十分にできるように設計すれば、テストモード時に小さいサイクル時間のパルスが1サイクルだけ入っても通常動作モードになることはない。なお、本実施例では分周器として1/8分周器を用いているが、mが任意の1/m分周器を用いても同様の動作が可能であることは明らかである。また、電源VDDと電源VSSを入れ換えて、トランジスタMPPをNMOSトランジスタに、トランジスタMNP、MNCをPMOSトランジスタにし、放電を急速に行い、充電をゆっくりと数回に分けて行い、信号反転回路の個数を変えても同様の動作が可能であることは明らかである。
(実施例8)
図13に本発明の第8の実施例の回路ブロックを示す。本実施例では、通常動作モードで内部活性化信号のパルス幅を制御する信号と、第4のテストモードで内部活性化信号のタイミングを制御する信号とが共通化できることを示している。MPC2は活性化信号発生回路、CKEXおよびCKINは外部クロック信号および内部活性化信号である。
【0039】
TM1は第1のテストモード信号であり、通常動作モードと第1のテストモード(クロックスルーモード)を切り換える。TM4は第4のテストモード信号であり、クロックスルーモードと第4のテストモードを切り換える。TM5<m:1>はm個の第5のテストモード信号であり、通常動作モードではCKINのパルス幅をm段階に制御し、第4のテストモードではCKINのタイミングをm段階に制御する。これにより、パルス幅制御およびタイミング制御のそれぞれで制御信号を独立に設ける場合に比べると制御信号の本数をm本削減でき、LSIの配線数、ピン数等の低減が可能となる。
【0040】
図14に本実施例における信号タイミング図を示す。CKINのパルス幅またはタイミング(CKEXからの遅延)は、いずれも第1サイクルで最小の設定(TM5=0…001)、第2サイクルで2番目に小さい設定(TM5=0…010)である。通常動作モード(TM1=L,TM4=L)では、CKINは一定のタイミングであり、パルス幅が第1サイクルでtw0、第2サイクルでtw1(>tw0)となる。クロックスルーモード(TM1=H,TM4=L)では、CKINは一定のタイミングであり、パルス幅twck1が外部クロック信号CKEXのパルス幅twckとほぼ等しくTM5に依存しない。第4のテストモード(TM1=H,TM4=H)では、CKINのパルス幅twck1は、twckとほぼ等しく、タイミングが第1サイクルでtd0、第2サイクルでtd1(>td0)となる。
(実施例9)
図15は本発明の第9の実施例で、図13の具体的な論理回路の構成例である。DLaはパルス幅制御用の可変遅延回路で、遅延をTM5に基づき制御する。一方、DLbはタイミング制御用の可変遅延回路で、TM4がLのとき遅延は一定であり、TM4がHの時は活性となり遅延をTM5に基づき制御する。SEL1は2入力セレクト回路で、TM1に基づき一方の入力を出力する。
【0041】
図16に図15の信号タイミング図を示す。通常動作モード(TM1=L,TM4=L)では、SEL1はAを選択し、DLbは一定の遅延tdbxを保つ。第1サイクルではDLaの遅延がtda0となり、NOR1でCKEXとBからパルス幅tw0(≒tda0)のCKAが生成される。CKAにはDLbで一定の遅延tdbxが加わり、最終的にパルス幅tw0のCKINが出力される。同様に第2サイクルではDLaの遅延がtda1(>tda0)となり、パルス幅tw1(≒tda1)のCKINが出力される。
【0042】
クロックスルーモード(TM1=H,TM4=L)では、SEL1は低電位電源VSSを選択し、DLbは一定の遅延tdbxを保つ。従って、TM5に依存しなくなり、第1サイクルおよび第2サイクルでは、NOR1でパルス幅twck1(外部クロック信号CKEXのパルス幅twckとほぼ等しい)のCKAが生成され、一定の遅延tdbxが加わったCKINが通常動作モードと同一タイミングで出力される。
【0043】
第4のテストモード(TM1=H,TM4=H)では、SEL1は低電位電源VSSを選択する。従って、第1サイクルおよび第2サイクルでは、TM5に関係なくNOR1でパルス幅twck1のCKAが生成される。第1サイクルではDLbの遅延がtdb0となり、タイミング(CKEXからの遅延)td0(>tdb0)のCKINが出力される。同様に第2サイクルではDLbの遅延がtdb1(>tdb0)となり、タイミングtd1(>td0)のCKINが出力される。
(実施例10)
図17は本発明の第10の実施例で、図13の具体的な論理回路の構成例である。本実施例では、制御信号以外に可変遅延回路も共通化できることを示している。DLaはパルス幅またはタイミングを制御するための可変遅延回路で、TM5に基づき遅延を制御する。SEL1、SEL2、SEL3はいずれも2入力セレクト回路で、TM1またはTM4に基き一方の入力を出力する。これにより、可変遅延回路を1回路削減できるので、回路面積の低減が可能となる。
【0044】
図18に図17の信号タイミング図を示す。通常動作モード(TM1=L,TM4=L)では、SEL1はAを、SEL2はBを、SEL3はCKEXを選択する。第1サイクルではDLaの遅延がtda0となり、NOR1でCとDからパルス幅tw0(≒tda0)のCKINが出力される。同様に第2サイクルではDLaの遅延がtda1(>tda0)となり、パルス幅tw1(≒tda1)のCKINが出力される。
【0045】
クロックスルーモード(TM1=H,TM4=L)では、SEL1は低電位電源VSSを、SEL2はBを、SEL3はCKEXを選択する。従って、DLaの遅延に関係なく、パルス幅twck1(外部クロック信号CKEXのパルス幅twckとほぼ等しい)のCKINが通常動作モードと同一タイミングで出力される。
【0046】
第4のテストモード(TM4=H)では、SEL2は/Aを、SEL3はVSSを選択する。第1サイクルではDLaの遅延がtda0となり、NOR1でタイミング(CKEXからの遅延)td0(>tda0)のCKINが出力される。同様に第2サイクルではDL1の遅延がtda1(>tda0)となり、タイミングtd1(>tda1)のCKINが出力される。
(実施例11)
図19は本発明の第11の実施例で、図13の具体的な論理回路の構成例である。本実施例では、制御信号以外に可変遅延回路も共通化できることを示している。DLaはパルス幅またはタイミングを制御するための可変遅延回路で、TM5に基づき遅延を制御する。SEL1、SEL2はいずれも2入力セレクト回路で、TM1またはTM4に基き一方の入力を出力する。これにより、可変遅延回路を1回路削減できるので、回路面積の低減が可能となる。
【0047】
図20に図19の信号タイミング図を示す。通常動作モード(TM1=L,TM4=L)では、SEL1はAを、SEL2はBを選択する。第1サイクルではDLaの遅延がtda0となり、NOR1でCKEXとCからパルス幅tw0(≒tda0)のCKINが出力される。同様に第2サイクルではDLaの遅延がtda1(>tda0)となり、パルス幅tw1(≒tda1)のCKINが出力される。
【0048】
クロックスルーモード(TM1=H,TM4=L)では、SEL1は低電位電源VSSを、SEL2はBを選択する。従って、DLaの遅延に関係なく、パルス幅twck1(外部クロック信号CKEXのパルス幅twckとほぼ等しい)のCKINが通常動作モードと同一タイミングで出力される。
【0049】
第4のテストモード(TM4=H)では、SEL2は/Aを選択する。第1サイクルではDLaの遅延がtda0となり、NOR1でCKEXとCからタイミング(CKEXからの遅延)td0(>tda0)、パルス幅twck−td0のCKINが出力される。同様に第2サイクルではDLaの遅延がtda1(>tda0)となり、タイミングtd1(>tda1)、パルス幅twck−td1のCKINが出力される。
(実施例12)
図21は本発明の第12の実施例で、図19のさらに具体的な論理回路の構成例である。DLaはTM5<4:1>で4段階に制御可能な可変遅延回路、SELaは図19のSEL1+SEL2と等価なセレクト回路である。本回路では、通常動作モードではCKINのパルス幅を4段階に切り換えることができ、クロックスルーモードではパルス幅twck1のCKINを通常動作モードと同一タイミングで出力でき、さらに第4のテストモードではタイミング(CKEXからの遅延)+パルス幅≒twck一定の条件でCKINのタイミングを4段階に切り換えることができる。
(実施例13)
図22は本発明の第13の実施例で、図21と構成はほぼ同じである。異なる点は、第4のテストモードではTM5の設定値に関係なく、デフォルトでタイミングが最大(TM5=1000)になる点である。
【0050】
図23に図22の信号タイミング図を示す。通常動作モード(TM1=L,TM4=L)では、SELaはAを選択する。第1サイクル(TM5=0001)では、CKEXはDLa内のP、Rを通り遅延tda0のAとして出力される。よって、NOR1でCKEXとCからパルス幅tw0(≒tda0)のCKINが出力される。同様に第2サイクル(TM=0100)では、CKEXはDLa内のS、Uを通り遅延tda2のAとして出力される。よって、パルス幅tw2(≒tda2)のCKINが出力される。
【0051】
クロックスルーモード(TM1=H,TM4=L)では、SELaは低電位電源VSSを選択するためDLaの遅延に関係なく、図20と同様に、パルス幅twck1のCKINが通常動作モードと同一タイミングで出力される。第4のテストモード(TM4=H)では、TMA=Hとなり、SELaは/Aを選択する。第1サイクルでは、DLa内のR、Uにそれぞれ負パルスが現れる。R、UのNOR論理をとると、Uの遅延が大きいため遅延tda3のAが出力される。よって、NOR1でCKEXとCからタイミング(CKEXからの遅延)td3(>tda3)、パルス幅twck−td3のCKINが出力される。第2サイクルでは、DLa内のS、Tに正パルスが現れる。S、TのNAND論理をとると、Tの遅延が大きいため、Uの遅延はTから決まる。さらに、R(=L)、UのNOR論理をとると、遅延tda3のAが出力される。よって、第1サイクル同様タイミング(CKEXからの遅延)td3(>tda3)、パルス幅twck−td3のCKINが出力される。
【0052】
【発明の効果】
以上述べてきたように本発明により、テストモード時はプリチャージ動作の期間だけでなく、評価動作の期間も動作サイクル時間の大きさに追従して拡大される。このため、プリチャージ動作の期間、および評価動作の期間における内部ノードの完全休止状態期間が得られ、零入力電流試験、および微弱光検出試験が可能となる。従って、診断試験および不良解析が容易、かつ高精度に行うことが可能となり、半導体集積回路の設計工数の低減化が図られる。
【図面の簡単な説明】
【図1】第1の実施例を示す論理回路図。
【図2】第1の実施例の信号タイミング図。
【図3】第2の実施例を示す論理回路図。
【図4】第2の実施例の信号タイミング図。
【図5】第3の実施例を示すブロック図。
【図6】第4の実施例を示すブロック図。
【図7】第5の実施例を示す論理回路図。
【図8】第5の実施例の信号タイミング図。
【図9】第6の実施例を示す論理回路図。
【図10】第6の実施例の信号タイミング図。
【図11】第7の実施例を示す論理回路図。
【図12】第7の実施例の信号タイミング図。
【図13】第8の実施例を示すブロック図。
【図14】第8の実施例の信号タイミング図。
【図15】第9の実施例を示す論理回路図。
【図16】第9の実施例の信号タイミング図。
【図17】第10の実施例を示す論理回路図。
【図18】第10の実施例の信号タイミング図。
【図19】第11の実施例を示す論理回路図。
【図20】第11の実施例の信号タイミング図。
【図21】第12の実施例を示す論理回路図。
【図22】第13の実施例を示す論理回路図。
【図23】第13の実施例の信号タイミング図。
【図24】従来例を示す回路図。
【図25】従来例に用いられるパルス制御回路を示す図。
【図26】従来例の信号タイミング図。
【符号の説明】
MPC1a…活性化信号発生回路、PC1a…パルス幅制御回路、PC2a、PCma…パルス遅延回路、CK1a〜CKma…内部回路活性化信号、CKEX…基準信号(外部クロック信号)、TM1…第1のテストモード信号。
Claims (3)
- 内部回路の活性/非活性を制御するn(nは1以上の整数)個の内部活性化信号を、基準信号に基づき発生する内部活性化信号発生回路を有する半導体集積回路において、上記内部活性化信号発生回路が、
(1)パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従せず一定である信号が、上記内部活性化信号として導出せられる通常動作モードと、(2)パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられる第1のテストモードと、(3)パルス幅の大きさが上記基準信号のサイクル時間の大きさに追従する信号が、上記内部活性化信号として導出せられ、かつ導出される内部活性化信号のタイミングが上記基準信号のサイクルごとにm段階(mは2以上の整数)の範囲内で順次切り替わる第2のテストモードとを有し、該通常動作モードと、上記第1もしくは第2のテストモードとの切り替えが第1のテストモード信号により成されることを特徴とする半導体集積回路。 - 上記第2のテストモードのサイクルごとのタイミングの切り替えがm個の第2のテストモード信号の切り替えにより行われることを特徴とする請求項1記載の半導体集積回路。
- 上記通常動作モードにおける内部活性化信号のパルス幅はm段階に可変であり、該パルス幅のm段階の切り替えは、上記第2のテストモードにおけるm段階の内部活性化信号のタイミングの切替えと共通に上記m個の第2のテストモード信号の切り替えにより行われることを特徴とする請求項2記載の半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001012607A JP4263374B2 (ja) | 2001-01-22 | 2001-01-22 | 半導体集積回路 |
US10/013,474 US6617610B2 (en) | 2001-01-22 | 2001-12-13 | Semiconductor integrated circuit |
US10/360,867 US6807115B2 (en) | 2001-01-22 | 2003-02-10 | Method of testing a semiconductor integrated device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001012607A JP4263374B2 (ja) | 2001-01-22 | 2001-01-22 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002214309A JP2002214309A (ja) | 2002-07-31 |
JP4263374B2 true JP4263374B2 (ja) | 2009-05-13 |
Family
ID=18879595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001012607A Expired - Fee Related JP4263374B2 (ja) | 2001-01-22 | 2001-01-22 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6617610B2 (ja) |
JP (1) | JP4263374B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004016387A1 (de) * | 2004-04-02 | 2005-10-27 | Texas Instruments Deutschland Gmbh | Schnittstellenschaltung für einen einzelnen Logik-Eingangspin eines elektronischen Systems |
KR100786267B1 (ko) | 2006-11-17 | 2007-12-18 | 실리콤텍(주) | 무선 적외선 광신호 수신 장치 |
US8854049B2 (en) * | 2007-09-25 | 2014-10-07 | Freescale Semiconductor, Inc. | Timer unit, system, computer program product and method for testing a logic circuit |
US8044676B2 (en) * | 2008-06-11 | 2011-10-25 | Infineon Technologies Ag | IDDQ testing |
JP5319641B2 (ja) * | 2010-10-14 | 2013-10-16 | 株式会社東芝 | 診断回路および半導体集積回路 |
JP7314685B2 (ja) * | 2019-07-25 | 2023-07-26 | セイコーエプソン株式会社 | 計時装置、電子機器及び移動体 |
KR20220021505A (ko) * | 2020-08-14 | 2022-02-22 | 삼성전자주식회사 | 듀티 조절 회로, 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04119600A (ja) | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
US5745430A (en) | 1996-12-30 | 1998-04-28 | Siemens Aktiengesellschaft | Circuit and method to externally adjust internal circuit timing |
JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP3039423B2 (ja) * | 1997-02-28 | 2000-05-08 | 日本電気株式会社 | 半導体集積回路装置 |
US6489819B1 (en) * | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
JP2001076500A (ja) * | 1999-06-28 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2001
- 2001-01-22 JP JP2001012607A patent/JP4263374B2/ja not_active Expired - Fee Related
- 2001-12-13 US US10/013,474 patent/US6617610B2/en not_active Expired - Lifetime
-
2003
- 2003-02-10 US US10/360,867 patent/US6807115B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6617610B2 (en) | 2003-09-09 |
US20020098602A1 (en) | 2002-07-25 |
US6807115B2 (en) | 2004-10-19 |
JP2002214309A (ja) | 2002-07-31 |
US20030123309A1 (en) | 2003-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
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|
A621 | Written request for application examination |
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|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060310 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080722 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090120 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |