JP3039423B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
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- Tests Of Electronic Circuits (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、テスト機能を有す
る半導体集積回路装置に関する。
る半導体集積回路装置に関する。
【０００２】
【従来の技術】図５は、従来の半導体集積回路装置の一
実施形態例の回路図、図６は、図５の回路の動作を説明
するためのタイミング図である。
実施形態例の回路図、図６は、図５の回路の動作を説明
するためのタイミング図である。
【０００３】従来のこの種の半導体集積回路装置は、た
とえば特開昭６２−２７４２７６号に示される様に、高
周波動作において、精度の高い時間差及びパルス幅を持
ったテスト用クロック信号を形成するために用いられて
いる。
とえば特開昭６２−２７４２７６号に示される様に、高
周波動作において、精度の高い時間差及びパルス幅を持
ったテスト用クロック信号を形成するために用いられて
いる。
【０００４】例えばシンクロナスＳＲＡＭ(STATIC RAND
OM ACCESS MEMORY)の様な製品に対して、内部ラッチ回
路のマスターとスレーブの切り替えの実力を確認するに
は、極めて高い周波数のクロックを精度良く集積回路の
内部に伝える必要がある。しかしながら、半導体集積回
路における外部端子やその半導体集積回路と試験装置と
の間に設けられる信号配線には、寄生容量や分布抵抗が
必然的に存在するため、高い周波数のクロック信号を直
接半導体集積回路の内部に伝えることが困難とされる。
なぜならば、高い周波数のクロック信号を供給しようと
しても、上述の寄生容量や分布抵抗による時定数回路に
より、クロック信号に無視できない信号の遅延や波形の
なまりが生ずるからである。
OM ACCESS MEMORY)の様な製品に対して、内部ラッチ回
路のマスターとスレーブの切り替えの実力を確認するに
は、極めて高い周波数のクロックを精度良く集積回路の
内部に伝える必要がある。しかしながら、半導体集積回
路における外部端子やその半導体集積回路と試験装置と
の間に設けられる信号配線には、寄生容量や分布抵抗が
必然的に存在するため、高い周波数のクロック信号を直
接半導体集積回路の内部に伝えることが困難とされる。
なぜならば、高い周波数のクロック信号を供給しようと
しても、上述の寄生容量や分布抵抗による時定数回路に
より、クロック信号に無視できない信号の遅延や波形の
なまりが生ずるからである。
【０００５】図５に示されている特開昭６２−２７４２
７６号において説明する。外部端子から供給されるシス
テムクロック信号ＳＣＫは、アンド（ＡＮＤ）ゲート回
路Ｇ１１を介して、内部論理回路を構成するフリップフ
ロップ回路ＦＦ１、ＦＦ２等のクロック端子に供給され
る。外部端子から供給される制御信号Ｃは、上述のシス
テムクロック信号ＳＣＫと後述するテスト用クロック信
号ＴＣＫの発生回路により形成されるクロック信号ＴＣ
Ｋとの切り換えるための切り換え制御信号Ｃであり、Ａ
ＮＤゲート回路Ｇ１２に供給される。ＡＮＤゲート回路
Ｇ１２の反転出力Ｃ’は、上述ＡＮＤゲート回路Ｇ１１
の他方の入力に制御信号として供給される。ＡＮＤゲー
ト回路Ｇ１２の非反転出力は、後述するテスト用クロッ
ク信号ＴＣＫの発生回路により形成されるテスト用クロ
ック信号ＴＣＫを伝えるＡＮＤゲート回路Ｇ１３の制御
信号とされる。上述アンドゲート回路Ｇ１１とＧ１３の
出力端子は、ワイヤードオア回路ＹＧ１接続され、その
出力信号が上述フリップフロップ回路ＦＦ１、ＦＦ２等
のクロック端子に供給される。内部論理回路は、例示的
に示されているフリップフロップ回路ＦＦ１と、その出
力信号や図示しない他のフリップフロップ回路の出力信
号を受ける論理ブロックＬＯＧと、この論理ブロックＬ
ＯＧの出力信号を受けるフリップフロップ回路ＦＦ２等
により構成される。
７６号において説明する。外部端子から供給されるシス
テムクロック信号ＳＣＫは、アンド（ＡＮＤ）ゲート回
路Ｇ１１を介して、内部論理回路を構成するフリップフ
ロップ回路ＦＦ１、ＦＦ２等のクロック端子に供給され
る。外部端子から供給される制御信号Ｃは、上述のシス
テムクロック信号ＳＣＫと後述するテスト用クロック信
号ＴＣＫの発生回路により形成されるクロック信号ＴＣ
Ｋとの切り換えるための切り換え制御信号Ｃであり、Ａ
ＮＤゲート回路Ｇ１２に供給される。ＡＮＤゲート回路
Ｇ１２の反転出力Ｃ’は、上述ＡＮＤゲート回路Ｇ１１
の他方の入力に制御信号として供給される。ＡＮＤゲー
ト回路Ｇ１２の非反転出力は、後述するテスト用クロッ
ク信号ＴＣＫの発生回路により形成されるテスト用クロ
ック信号ＴＣＫを伝えるＡＮＤゲート回路Ｇ１３の制御
信号とされる。上述アンドゲート回路Ｇ１１とＧ１３の
出力端子は、ワイヤードオア回路ＹＧ１接続され、その
出力信号が上述フリップフロップ回路ＦＦ１、ＦＦ２等
のクロック端子に供給される。内部論理回路は、例示的
に示されているフリップフロップ回路ＦＦ１と、その出
力信号や図示しない他のフリップフロップ回路の出力信
号を受ける論理ブロックＬＯＧと、この論理ブロックＬ
ＯＧの出力信号を受けるフリップフロップ回路ＦＦ２等
により構成される。
【０００６】これらの内部論理回路における上述論理ブ
ロックＬＯＧでの信号伝播遅延時間を精度良く判定する
ために、次のテスト用クロック信号ＴＣＫ１，ＴＣＫ２
の発生回路が設けられている。
ロックＬＯＧでの信号伝播遅延時間を精度良く判定する
ために、次のテスト用クロック信号ＴＣＫ１，ＴＣＫ２
の発生回路が設けられている。
【０００７】第１の端子から供給される第１のテスト用
信号ＴＣＡは、一方においてＡＮＤゲート回路から成る
入力バッファＧ１４に供給され、他方において、反転遅
延回路ＤＬとして動作するインバータ構成の３個のＮＡ
ＮＤゲート回路Ｇ１５、Ｇ１６及びＧ１７から成る反転
遅延回路ＤＬに供給される。上述のゲート回路Ｇ１４と
Ｇ１７の出力端子は、ワイヤードアンド回路ＹＧ２に接
続される。このワイヤードアンド接続によって、上述の
信号ＴＣＡのロウレベル（論理「０」）からハイレベル
（論理「１」）の立ち上がりに同期して、上述遅延回路
ＤＬのほぼ遅延時間に相当する１ショットパルスが形成
される。
信号ＴＣＡは、一方においてＡＮＤゲート回路から成る
入力バッファＧ１４に供給され、他方において、反転遅
延回路ＤＬとして動作するインバータ構成の３個のＮＡ
ＮＤゲート回路Ｇ１５、Ｇ１６及びＧ１７から成る反転
遅延回路ＤＬに供給される。上述のゲート回路Ｇ１４と
Ｇ１７の出力端子は、ワイヤードアンド回路ＹＧ２に接
続される。このワイヤードアンド接続によって、上述の
信号ＴＣＡのロウレベル（論理「０」）からハイレベル
（論理「１」）の立ち上がりに同期して、上述遅延回路
ＤＬのほぼ遅延時間に相当する１ショットパルスが形成
される。
【０００８】第２の端子から供給される第２テスト用信
号ＴＣＢは、上述と同様な他の１ショットパルス発生回
路に供給される。すなわち、第２のテスト用信号ＴＣＢ
は、一方においてＡＮＤゲート回路から成る入力バッフ
ァＧ１８に供給され、他方においてインバータ構成の３
個のＮＡＮＤゲート回路Ｇ１９、Ｇ２０及びＧ２１から
成る反転遅延回路ＤＬに供給される。上述ゲート回路Ｇ
１８、Ｇ２１の出力端子は、ワイヤードアンド回路ＹＧ
４に接続される。このワイヤードアンド接続によって、
上述信号ＴＣＢのロウレベル（論理「０」）からハイレ
ベル（論理「１」）の立ち上がりに同期して、ほぼ上述
遅延回路ＤＬの遅延時間に相当する１ショットパルスが
形成される。
号ＴＣＢは、上述と同様な他の１ショットパルス発生回
路に供給される。すなわち、第２のテスト用信号ＴＣＢ
は、一方においてＡＮＤゲート回路から成る入力バッフ
ァＧ１８に供給され、他方においてインバータ構成の３
個のＮＡＮＤゲート回路Ｇ１９、Ｇ２０及びＧ２１から
成る反転遅延回路ＤＬに供給される。上述ゲート回路Ｇ
１８、Ｇ２１の出力端子は、ワイヤードアンド回路ＹＧ
４に接続される。このワイヤードアンド接続によって、
上述信号ＴＣＢのロウレベル（論理「０」）からハイレ
ベル（論理「１」）の立ち上がりに同期して、ほぼ上述
遅延回路ＤＬの遅延時間に相当する１ショットパルスが
形成される。
【０００９】上述２つの１ショットパルス発生回路の両
出力端子がワイヤードオア回路ＹＧ３に接続されること
によって、上述テスト用クロック信号ＴＣＫが形成され
る。
出力端子がワイヤードオア回路ＹＧ３に接続されること
によって、上述テスト用クロック信号ＴＣＫが形成され
る。
【００１０】次に、図６のタイミング図を参照して、こ
の実施例回路におけるテスト用クロック発生回路の動作
を説明する。
の実施例回路におけるテスト用クロック発生回路の動作
を説明する。
【００１１】第１のテスト用信号ＴＣＡをロウレベルか
らハイレベルに変化させると、反転遅延回路ＤＬの出力
信号が遅れてハイレベルからロウレベルに変化するた
め、ワイヤードアンド回路ＹＧ２により形成されるクロ
ック信号ＴＣＫ１は、上述反転遅延回路ＤＬの遅延時間
Ｔ１５の間、両信号の共にハイレベルによるハイレベル
の信号とされる。同様に、第２のテスト用信号ＴＣＢを
ロウレベルからハイレベルに変化させると、反転遅延回
路ＤＬの出力信号が遅れてハイレベルからロウレベルに
変化するため、ワイヤードアンド回路ＹＧ４により形成
されるクロック信号ＴＣＫ２は、上述反転遅延回路ＤＬ
の遅延時間Ｔ１５の間、両信号の共にハイレベルによる
ハイレベルの信号とされる。
らハイレベルに変化させると、反転遅延回路ＤＬの出力
信号が遅れてハイレベルからロウレベルに変化するた
め、ワイヤードアンド回路ＹＧ２により形成されるクロ
ック信号ＴＣＫ１は、上述反転遅延回路ＤＬの遅延時間
Ｔ１５の間、両信号の共にハイレベルによるハイレベル
の信号とされる。同様に、第２のテスト用信号ＴＣＢを
ロウレベルからハイレベルに変化させると、反転遅延回
路ＤＬの出力信号が遅れてハイレベルからロウレベルに
変化するため、ワイヤードアンド回路ＹＧ４により形成
されるクロック信号ＴＣＫ２は、上述反転遅延回路ＤＬ
の遅延時間Ｔ１５の間、両信号の共にハイレベルによる
ハイレベルの信号とされる。
【００１２】これにより、上述外部端子から供給される
両テスト用信号ＴＣＡとＴＣＢとの立ち上がり時間差Ｔ
１４から、上述クロック信号ＴＣＫ１とＴＣＫ２の時間
差を規定することができる。すなわち、クロック信号Ｔ
ＣＫ１とＴＣＫ２とは、内部回路により形成されるか
ら、そのパルス幅が上述時間Ｔ１４とほぼ等しく、その
パルス幅が上述反転遅延時問Ｔ１５により設定されるも
のとなる。上述クロック信号ＴＣＫ１とＴＣＫ２は、内
部回路により形成されるから、そのパルス幅Ｔ１５及び
立ち下がりエッジがほぼ一定になる。したがって、高い
周波数のクロック信号を精度良く試験するためには、外
部端子から供給されるテスト用信号ＴＣＡ、ＴＣＢの立
ち上がりの時間差Ｔ１４のみを精度良く供給すればよ
い。
両テスト用信号ＴＣＡとＴＣＢとの立ち上がり時間差Ｔ
１４から、上述クロック信号ＴＣＫ１とＴＣＫ２の時間
差を規定することができる。すなわち、クロック信号Ｔ
ＣＫ１とＴＣＫ２とは、内部回路により形成されるか
ら、そのパルス幅が上述時間Ｔ１４とほぼ等しく、その
パルス幅が上述反転遅延時問Ｔ１５により設定されるも
のとなる。上述クロック信号ＴＣＫ１とＴＣＫ２は、内
部回路により形成されるから、そのパルス幅Ｔ１５及び
立ち下がりエッジがほぼ一定になる。したがって、高い
周波数のクロック信号を精度良く試験するためには、外
部端子から供給されるテスト用信号ＴＣＡ、ＴＣＢの立
ち上がりの時間差Ｔ１４のみを精度良く供給すればよ
い。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
装置回路では、システムクロックのパスとテストクロッ
クのパスが異なるため、外部入力と内部タイミングを正
確に把握することができない欠点があった。
装置回路では、システムクロックのパスとテストクロッ
クのパスが異なるため、外部入力と内部タイミングを正
確に把握することができない欠点があった。
【００１４】また、ワンショットパルス発生回路を利用
しているため、クロックの立ち上がり、立ち下がりの幅
（以下、ＴＫＨＫＬと記載する。）、クロックの立ち下
がり、立ち上がりの幅（以下、ＴＫＬＫＨと記載す
る。）を任意に変化させることができない欠点があっ
た。
しているため、クロックの立ち上がり、立ち下がりの幅
（以下、ＴＫＨＫＬと記載する。）、クロックの立ち下
がり、立ち上がりの幅（以下、ＴＫＬＫＨと記載す
る。）を任意に変化させることができない欠点があっ
た。
【００１５】更に、ＴＫＨＫＬ及びＴＫＬＫＨの両方を
測定する場合、本発明と比べ、回路規模が大きくなると
ういう欠点があった。
測定する場合、本発明と比べ、回路規模が大きくなると
ういう欠点があった。
【００１６】そこで本発明の日的は、試験装置では形成
が困難であるパルスの立ち上がりから立ち下がり、ま
た、立ち下がりから立ち上がりまでの最小幅を実現する
ことができる半導体集積回路装置を提供することであ
る。
が困難であるパルスの立ち上がりから立ち下がり、ま
た、立ち下がりから立ち上がりまでの最小幅を実現する
ことができる半導体集積回路装置を提供することであ
る。
【００１７】
【課題を解決するための手段】本発明半導体集積回路装
置は、外部クロック信号が入力される第１の入力バッフ
ァと、第１の入力バッファの出力を受け内部クロック信
号を出力する論理回路とを有する半導電体集積回路装置
において、論理回路は、ノンコネクト端子に印加された
外部信号が入力される第２の入力バッファの出力を受
け、半導電体集積回路装置に印加されるテストモード信
号が第１の状態の時は、論理回路は前記ノンコネクト端
子に印加された外部信号に依らず内部クロック信号を出
力し、テストモード信号が第２の状態の時は、論理回路
は外部クロック信号とノンコネクト端子に印加された外
部信号との位相差に対応したパルス幅を有する内部クロ
ック信号を出力することを特徴としている。
置は、外部クロック信号が入力される第１の入力バッフ
ァと、第１の入力バッファの出力を受け内部クロック信
号を出力する論理回路とを有する半導電体集積回路装置
において、論理回路は、ノンコネクト端子に印加された
外部信号が入力される第２の入力バッファの出力を受
け、半導電体集積回路装置に印加されるテストモード信
号が第１の状態の時は、論理回路は前記ノンコネクト端
子に印加された外部信号に依らず内部クロック信号を出
力し、テストモード信号が第２の状態の時は、論理回路
は外部クロック信号とノンコネクト端子に印加された外
部信号との位相差に対応したパルス幅を有する内部クロ
ック信号を出力することを特徴としている。
【００１８】また、請求項２の半導体集積回路装置は、
さらに、位相差が、前記外部クロック信号が第１の状態
（Ｈ）から第２の状態（Ｌ）に変化してから、前記ノン
コネクト端子に印加された外部信号が第２の状態（Ｌ）
から第１の状態（Ｈ）に変化するまでの時間であること
を特徴としている。
さらに、位相差が、前記外部クロック信号が第１の状態
（Ｈ）から第２の状態（Ｌ）に変化してから、前記ノン
コネクト端子に印加された外部信号が第２の状態（Ｌ）
から第１の状態（Ｈ）に変化するまでの時間であること
を特徴としている。
【００１９】なお、これらの半導体集積回路装置は、外
部クロック信号が入力される端子から論理回路への入力
端子までの各論理回路の段数、素子サイズ、寄生容量及
び寄生抵抗は、外部信号が印加されるノンコネクト端子
から前記論理回路への入力端子までのそれらとそれぞれ
等しい構造を有する、ことが望ましい。
部クロック信号が入力される端子から論理回路への入力
端子までの各論理回路の段数、素子サイズ、寄生容量及
び寄生抵抗は、外部信号が印加されるノンコネクト端子
から前記論理回路への入力端子までのそれらとそれぞれ
等しい構造を有する、ことが望ましい。
【００２０】これらにより、本発明において、システム
クロックとテスト信号の論理をとり、さらにそれらのパ
スの論理ゲートのサイズ及び段数等を等しくし、内部ク
ロック信号の入力からの遅延時問も通常動作時と一致さ
せることができる。
クロックとテスト信号の論理をとり、さらにそれらのパ
スの論理ゲートのサイズ及び段数等を等しくし、内部ク
ロック信号の入力からの遅延時問も通常動作時と一致さ
せることができる。
【００２１】上述した手段によれば、２つの端子から供
給される入力信号のタイミング差で決まる、パルスの立
ち上がりから立ち下がり、また、立ち下がりから立ち上
がりまでの最小幅を内部で発生させることができる。
給される入力信号のタイミング差で決まる、パルスの立
ち上がりから立ち下がり、また、立ち下がりから立ち上
がりまでの最小幅を内部で発生させることができる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２３】図１は、本発明の半導体集積回路装置の一
実施形態例の回路図、図２（ａ）は、図１の回路の通常
動作時の動作を説明するためのタイミング図、（ｂ）
は、図１の回路のＴＫＬＫＨ測定時の動作を説明するた
めのタイミング図である。
実施形態例の回路図、図２（ａ）は、図１の回路の通常
動作時の動作を説明するためのタイミング図、（ｂ）
は、図１の回路のＴＫＬＫＨ測定時の動作を説明するた
めのタイミング図である。
【００２４】本実施例において、ナンド（以下、ＮＡＮ
Ｄと記載する）ゲート回路Ｇ１、Ｇ２は、同一サイズの
素子で構成される。また、外部端子から供給されるシス
テムクロック信号ＣＬＫ１とノンコネクトピン入力信号
ＮＣ１は、それぞれＮＡＮＤゲート回路Ｇ１，Ｇ２を介
して、ＮＡＮＤゲート回路Ｇ３において論理を取る。こ
の時、Ｇ１−Ｇ３間とＧ２−Ｇ３間の寄生容量及び抵抗
は一致する様に構成されている。なお、ＮＡＮＤゲート
Ｇ１の他方の入力ピンは、最高電源電位ＶＤＤに接続さ
れる。
Ｄと記載する）ゲート回路Ｇ１、Ｇ２は、同一サイズの
素子で構成される。また、外部端子から供給されるシス
テムクロック信号ＣＬＫ１とノンコネクトピン入力信号
ＮＣ１は、それぞれＮＡＮＤゲート回路Ｇ１，Ｇ２を介
して、ＮＡＮＤゲート回路Ｇ３において論理を取る。こ
の時、Ｇ１−Ｇ３間とＧ２−Ｇ３間の寄生容量及び抵抗
は一致する様に構成されている。なお、ＮＡＮＤゲート
Ｇ１の他方の入力ピンは、最高電源電位ＶＤＤに接続さ
れる。
【００２５】次に、図２（ａ），（ｂ）を用いて、本実
施形態例の回路におけるそれぞれ通常動作及びＴＫＬＫ
Ｈ測定時の動作を説明する。
施形態例の回路におけるそれぞれ通常動作及びＴＫＬＫ
Ｈ測定時の動作を説明する。
【００２６】通常動作時には、テスト用信号ＴＳ１を
「Ｌ」固定（Ｌｏｗ固定）としＮＡＮＤゲート回路Ｇ２
の出力はノンコネピン入力信号ＮＣ１に無関係に「Ｈ」
固定（Ｈｉｇｈ固定）となる。この時、内部クロック信
号Ｄ１のＴＫＨＫＬ（Ｔ２）とＴＫＬＫＨ（Ｔ３）は、
それぞれ外部クロック信号ＣＬＫ１のＴＫＨＫＬ（Ｔ
０）、ＴＫＬＫＨ（Ｔ１）と等しくなる。
「Ｌ」固定（Ｌｏｗ固定）としＮＡＮＤゲート回路Ｇ２
の出力はノンコネピン入力信号ＮＣ１に無関係に「Ｈ」
固定（Ｈｉｇｈ固定）となる。この時、内部クロック信
号Ｄ１のＴＫＨＫＬ（Ｔ２）とＴＫＬＫＨ（Ｔ３）は、
それぞれ外部クロック信号ＣＬＫ１のＴＫＨＫＬ（Ｔ
０）、ＴＫＬＫＨ（Ｔ１）と等しくなる。
【００２７】一方、ＴＫＬＫＨの動作限界を測定する時
には、テスト用信号をＴＳ１を「Ｈ」固定とし、ＮＡＮ
Ｄゲート回路Ｇ２の出力は、ノンコネピン入力信号ＮＣ
１の反転信号となり、ＮＡＮＤゲート回路Ｇ１の出力信
号とにより、ＮＡＮＤゲート回路Ｇ３で論理を取り、内
部クロック信号Ｄ１を出力する。
には、テスト用信号をＴＳ１を「Ｈ」固定とし、ＮＡＮ
Ｄゲート回路Ｇ２の出力は、ノンコネピン入力信号ＮＣ
１の反転信号となり、ＮＡＮＤゲート回路Ｇ１の出力信
号とにより、ＮＡＮＤゲート回路Ｇ３で論理を取り、内
部クロック信号Ｄ１を出力する。
【００２８】また、外部クロック信号ＣＬＫ１とノンコ
ネピン入力信号ＮＣ１が共に「Ｌ」の期間Ｔ４の時にの
み、内部クロック信号Ｄ１は「Ｌ」となり、そのＴＫＬ
ＫＨの期間Ｔ５が決まる。先に述べた様に、本回路は、
各入力段の構成する素子サイズ及び対応する段数間の寄
生容量及び抵抗が等しく構成されている。したがって、
高い周波数のクロック信号を精度良く試験するために
は、外部端子から供給される外部クロック信号ＣＬＫ１
及びテスト用信号ＮＣ１のクロックエッジのタイミング
のみを精度良く供給すればよい。
ネピン入力信号ＮＣ１が共に「Ｌ」の期間Ｔ４の時にの
み、内部クロック信号Ｄ１は「Ｌ」となり、そのＴＫＬ
ＫＨの期間Ｔ５が決まる。先に述べた様に、本回路は、
各入力段の構成する素子サイズ及び対応する段数間の寄
生容量及び抵抗が等しく構成されている。したがって、
高い周波数のクロック信号を精度良く試験するために
は、外部端子から供給される外部クロック信号ＣＬＫ１
及びテスト用信号ＮＣ１のクロックエッジのタイミング
のみを精度良く供給すればよい。
【００２９】次に、本発明の第２の実施形態例について
説明する。
説明する。
【００３０】図３は、第２の実施形態例の回路図、図４
（ａ）は、図３の回路の通常動作時の動作を説明するた
めのタイミング図、（ｂ）は、図３の回路のＴＫＬＫＨ
測定時の動作を説明するためのタイミング図、（ｃ）
は、図３の回路のＴＫＨＫＬ測定時の動作を説明するた
めのタイミング図である。
（ａ）は、図３の回路の通常動作時の動作を説明するた
めのタイミング図、（ｂ）は、図３の回路のＴＫＬＫＨ
測定時の動作を説明するためのタイミング図、（ｃ）
は、図３の回路のＴＫＨＫＬ測定時の動作を説明するた
めのタイミング図である。
【００３１】第２の実施形態例の第１の実施形態例と異
なる点は、テストモード時のＴＫＬＫＨ測定に加え、Ｔ
ＫＨＫＬの測定も合わせて可能にした点にある。
なる点は、テストモード時のＴＫＬＫＨ測定に加え、Ｔ
ＫＨＫＬの測定も合わせて可能にした点にある。
【００３２】外部クロック信号ＣＬＫ２は、ＮＡＮＤゲ
ート回路Ｇ４を介し、ＮＡＮＤゲート回路Ｇ８または次
段のＮＡＮＤゲート回路Ｇ１０で、それぞれノンコネク
トピン入力信号ＮＣ２のＮＡＮＤゲート回路Ｇ６あるい
はＮＡＮＤゲート回路Ｇ７，Ｇ９を介した信号と論理和
を取る。
ート回路Ｇ４を介し、ＮＡＮＤゲート回路Ｇ８または次
段のＮＡＮＤゲート回路Ｇ１０で、それぞれノンコネク
トピン入力信号ＮＣ２のＮＡＮＤゲート回路Ｇ６あるい
はＮＡＮＤゲート回路Ｇ７，Ｇ９を介した信号と論理和
を取る。
【００３３】入力から各論理段のＮＡＮＤゲート回路Ｇ
４〜Ｇ７、Ｇ８とＧ９は、各々同一サイズの素子で構成
されている。更に、外部クロック信号ＣＬＫ２とノンコ
ネピン入力信号ＮＣ２から、それらの論理和を取る論理
ゲートまでの各論理段数が等しく、また各論理段間Ｇ４
−Ｇ８、Ｇ６−Ｇ８とＧ７−Ｇ９また、Ｇ８−Ｇ１０と
Ｇ９−Ｇ１０の寄生容量及び抵抗は一致する様に構成さ
れている。
４〜Ｇ７、Ｇ８とＧ９は、各々同一サイズの素子で構成
されている。更に、外部クロック信号ＣＬＫ２とノンコ
ネピン入力信号ＮＣ２から、それらの論理和を取る論理
ゲートまでの各論理段数が等しく、また各論理段間Ｇ４
−Ｇ８、Ｇ６−Ｇ８とＧ７−Ｇ９また、Ｇ８−Ｇ１０と
Ｇ９−Ｇ１０の寄生容量及び抵抗は一致する様に構成さ
れている。
【００３４】次に、図３の回路図および図４（ａ），
（ｂ），（ｃ）のタイミング図を参照して、本実施形態
例におけるそれぞれ通常動作、テストモード時のＴＫＬ
ＫＨ、ＴＫＨＫＬ測定の動作を説明する。
（ｂ），（ｃ）のタイミング図を参照して、本実施形態
例におけるそれぞれ通常動作、テストモード時のＴＫＬ
ＫＨ、ＴＫＨＫＬ測定の動作を説明する。
【００３５】通常動作時には、テスト用信号ＴＳ２、Ｔ
Ｓ３を共に「Ｌ」固定とし、ＴＳ２の反転信号〈ＴＳ
２〉は「Ｈ」固定とし、ＮＡＮＤゲート回路Ｇ６，Ｇ９
の出力Ｄ５、Ｄ７はノンコネピン入力信号ＮＣ２に無関
係に「Ｈ」固定となる。この時、内部クロック信号Ｄ４
のＴＫＨＫＬ測定時（Ｔ８）とＴＫＬＫＨ測定時（Ｔ
９）は、それぞれ外部クロック信号ＣＬＫ２のＴＫＨＫ
Ｌ測定時（Ｔ６）、ＴＫＬＫＨ測定時（Ｔ７）と等しく
なる。
Ｓ３を共に「Ｌ」固定とし、ＴＳ２の反転信号〈ＴＳ
２〉は「Ｈ」固定とし、ＮＡＮＤゲート回路Ｇ６，Ｇ９
の出力Ｄ５、Ｄ７はノンコネピン入力信号ＮＣ２に無関
係に「Ｈ」固定となる。この時、内部クロック信号Ｄ４
のＴＫＨＫＬ測定時（Ｔ８）とＴＫＬＫＨ測定時（Ｔ
９）は、それぞれ外部クロック信号ＣＬＫ２のＴＫＨＫ
Ｌ測定時（Ｔ６）、ＴＫＬＫＨ測定時（Ｔ７）と等しく
なる。
【００３６】一方、ＴＫＬＫＨの動作限界を測定する時
には、テスト用信号ＴＳ２を「Ｈ」固定、テスト用信号
ＴＳ３、反転信号〈ＴＳ２〉を共に「Ｌ」固定とし、Ｎ
ＡＮＤゲート回路Ｇ６の出力Ｄ５は、ノンコネピン入力
信号ＮＣ２の反転信号となり、ＮＡＮＤゲート回路Ｇ４
の出力信号とで、ＮＡＮＤゲート回路Ｇ８で論理を取
り、ＮＡＮＤゲート回路Ｇ１０を介して内部クロック信
号Ｄ３を出力する。
には、テスト用信号ＴＳ２を「Ｈ」固定、テスト用信号
ＴＳ３、反転信号〈ＴＳ２〉を共に「Ｌ」固定とし、Ｎ
ＡＮＤゲート回路Ｇ６の出力Ｄ５は、ノンコネピン入力
信号ＮＣ２の反転信号となり、ＮＡＮＤゲート回路Ｇ４
の出力信号とで、ＮＡＮＤゲート回路Ｇ８で論理を取
り、ＮＡＮＤゲート回路Ｇ１０を介して内部クロック信
号Ｄ３を出力する。
【００３７】また、外部クロック信号ＣＬＫ２とノンコ
ネピン入力信号ＮＣ２が共に「Ｌ」の期間Ｔ１０の時に
のみ、内部クロック信号Ｄ４は「Ｌ」となり、そのＴＫ
ＬＫＨの期間Ｔ１１が決まる。
ネピン入力信号ＮＣ２が共に「Ｌ」の期間Ｔ１０の時に
のみ、内部クロック信号Ｄ４は「Ｌ」となり、そのＴＫ
ＬＫＨの期間Ｔ１１が決まる。
【００３８】更に、ＴＫＨＫＬの動作限界を測定する時
には、テスト用信号をＴＳ２を「Ｌ」固定とし、テスト
用信号ＴＳ３、反転信号〈ＴＳ２〉を共に「Ｈ」固定と
し、ＮＡＮＤゲート回路Ｇ７の出力Ｄ６は、ノンコネピ
ン入力信号ＮＣ２の反転信号となり、ＮＡＮＤゲート回
路Ｇ９を介して、ＮＡＮＤゲート回路Ｇ８の出力信号と
で、ＮＡＮＤゲート回路Ｇ１０で論理を取り、ＮＡＮＤ
ゲート回路Ｇ１０を介して内部クロック信号Ｄ３を出力
する。
には、テスト用信号をＴＳ２を「Ｌ」固定とし、テスト
用信号ＴＳ３、反転信号〈ＴＳ２〉を共に「Ｈ」固定と
し、ＮＡＮＤゲート回路Ｇ７の出力Ｄ６は、ノンコネピ
ン入力信号ＮＣ２の反転信号となり、ＮＡＮＤゲート回
路Ｇ９を介して、ＮＡＮＤゲート回路Ｇ８の出力信号と
で、ＮＡＮＤゲート回路Ｇ１０で論理を取り、ＮＡＮＤ
ゲート回路Ｇ１０を介して内部クロック信号Ｄ３を出力
する。
【００３９】また、外部クロック信号ＣＬＫ２とノンコ
ネピン入力信号ＮＣ２が共に「Ｈ」の期間Ｔ１２の時に
のみ、内部クロック信号Ｄ４は「Ｈ」となり、そのＴＫ
ＨＫＬの期間Ｔ１３が決まる。
ネピン入力信号ＮＣ２が共に「Ｈ」の期間Ｔ１２の時に
のみ、内部クロック信号Ｄ４は「Ｈ」となり、そのＴＫ
ＨＫＬの期間Ｔ１３が決まる。
【００４０】
【発明の効果】以上説明したように本発明は、通常の外
部クロックとＮＣ入力信号との論理を取り、所望のパル
スをデバイス内部で発生させる構造を有し、あるいはさ
らに、論理回路を付加し、多種のパルスを発生させる構
造等を有することにより、パルスの立ち上がりから立ち
下がり、また、立ち下がりから立ち上がりまでの最小幅
を内部で発生させ得る半導体集積回路装置を提供できる
効果を有する。
部クロックとＮＣ入力信号との論理を取り、所望のパル
スをデバイス内部で発生させる構造を有し、あるいはさ
らに、論理回路を付加し、多種のパルスを発生させる構
造等を有することにより、パルスの立ち上がりから立ち
下がり、また、立ち下がりから立ち上がりまでの最小幅
を内部で発生させ得る半導体集積回路装置を提供できる
効果を有する。
【図１】本発明の半導体集積回路装置の一実施形態例の
回路図である。
回路図である。
【図２】（ａ）は、図１の回路の通常動作時の動作を説
明するためのタイミング図、（ｂ）は、図１の回路のＴ
ＫＬＫＨ測定時の動作を説明するためのタイミング図で
ある。
明するためのタイミング図、（ｂ）は、図１の回路のＴ
ＫＬＫＨ測定時の動作を説明するためのタイミング図で
ある。
【図３】第２の実施形態例の回路図である。
【図４】（ａ）は、図３の回路の通常動作時の動作を説
明するためのタイミング図、（ｂ）は、図３の回路のＴ
ＫＬＫＨ測定時の動作を説明するためのタイミング図、
（ｃ）は、図３の回路のＴＫＨＫＬ測定時の動作を説明
するためのタイミング図である。
明するためのタイミング図、（ｂ）は、図３の回路のＴ
ＫＬＫＨ測定時の動作を説明するためのタイミング図、
（ｃ）は、図３の回路のＴＫＨＫＬ測定時の動作を説明
するためのタイミング図である。
【図５】従来の半導体集積回路装置の一実施形態例の回
路図である。
路図である。
【図６】図５の回路の動作を説明するためのタイミング
図である。
図である。
ＶＤＤ 最高電源電位 ＣＬＫ１，ＣＬＫ２ システムクロック信号 ＴＳ１，ＴＳ２，ＴＳ３ テスト用信号 〈ＴＳ２〉 テスト用信号ＴＳ２の反転信号 ＮＣ１，ＮＣ２ ノンコネクトピン入力信号 Ｇ１〜Ｇ１０ ＮＡＮＤゲート回路 ＴＫＨＫＬ クロックの立ち上がり立ち下がり幅 ＴＫＬＫＨ クロックの立ち下がり立ち上がり幅 Ｄ１〜Ｄ７ 内部クロック信号 Ｔ０〜Ｔ１３ 時間 ＳＣＫ システムクロック信号 Ｃ 制御信号 Ｃ’ 反転出力 Ｇ１１〜Ｇ１４，Ｇ１８ ＡＮＤゲート回路 Ｇ１５〜Ｇ１７，Ｇ１９〜Ｇ２１ ＮＡＮＤゲート回
路 ＹＧ１、ＹＧ３ ワイヤードオア回路 ＹＧ２、ＹＧ４ ワイヤードアンド回路 Ｉ１ インバーター ＦＦ１、ＦＦ２ フリップフロップ回路 ＬＯＧ 論理ブロック ＴＣＡ 第１のテスト用信号 ＴＣＢ 第２のテスト用信号 ＤＬ 反転遅延回路 ＴＣＫ１，ＴＣＫ２ クロック信号 ＴＣＫ テスト用クロック信号 Ｔ１４〜Ｔ１６ 時間
路 ＹＧ１、ＹＧ３ ワイヤードオア回路 ＹＧ２、ＹＧ４ ワイヤードアンド回路 Ｉ１ インバーター ＦＦ１、ＦＦ２ フリップフロップ回路 ＬＯＧ 論理ブロック ＴＣＡ 第１のテスト用信号 ＴＣＢ 第２のテスト用信号 ＤＬ 反転遅延回路 ＴＣＫ１，ＴＣＫ２ クロック信号 ＴＣＫ テスト用クロック信号 Ｔ１４〜Ｔ１６ 時間
Claims (3)
- 【請求項１】 外部クロック信号が入力される第１の入
力バッファと、前記第１の入力バッファの出力を受け内
部クロック信号を出力する論理回路とを有する半導電体
集積回路装置において、前記論理回路は、ノンコネクト端子に印加された外部信
号が入力される第２の入力バッファの出力を受け、前記
半導電体集積回路装置に印加されるテストモード信号が
第１の状態の時は、前記論理回路は前記ノンコネクト端
子に印加された外部信号に依らず内部クロック信号を出
力し、前記テストモード信号が第２の状態の時は、前記
論理回路は前記外部クロック信号と前記ノンコネクト端
子に印加された外部信号との位相差に対応した パルス幅
を有する内部クロック信号を出力することを特徴とする
半導体集積回路装置。 - 【請求項２】 前記位相差は、前記外部クロック信号が
第１の状態から第２の状態に変化してから、前記ノンコ
ネクト端子に印加された外部信号が第２の状態から第１
の状態に変化するまでの時間であることを特徴とする、
請求項１記載の半導体集積回路装置。 - 【請求項３】 前記外部クロック信号が入力される端子
から前記論理回路への入力端子までの各論理回路の段
数、素子サイズ、寄生容量及び寄生抵抗は、前記外部信
号が印加されるノンコネクト端子から前記論理回路への
入力端子までのそれらとそれぞれ等しい構造を有する、
請求項１または２記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045840A JP3039423B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路装置 |
| KR1019980004046A KR100351697B1 (ko) | 1997-02-28 | 1998-02-11 | 테스트(Test)기능을갖는반도체집적회로장치 |
| TW087102661A TW429504B (en) | 1997-02-28 | 1998-02-24 | Semiconductor integrated circuit device having testing functions |
| US09/030,909 US6125462A (en) | 1997-02-28 | 1998-02-26 | Testing mechanism in a semiconductor integrated circuit device using an external clock signal and a non-connection pin input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045840A JP3039423B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10239401A JPH10239401A (ja) | 1998-09-11 |
| JP3039423B2 true JP3039423B2 (ja) | 2000-05-08 |
Family
ID=12730429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9045840A Expired - Fee Related JP3039423B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6125462A (ja) |
| JP (1) | JP3039423B2 (ja) |
| KR (1) | KR100351697B1 (ja) |
| TW (1) | TW429504B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6575151B2 (en) | 2000-06-15 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Ignition coil for internal combustion engine |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4263374B2 (ja) * | 2001-01-22 | 2009-05-13 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| KR101114946B1 (ko) | 2005-08-22 | 2012-03-06 | 삼성전자주식회사 | 경로데이터 전달장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504784A (en) * | 1981-07-02 | 1985-03-12 | International Business Machines Corporation | Method of electrically testing a packaging structure having N interconnected integrated circuit chips |
| JP2515704B2 (ja) * | 1986-05-23 | 1996-07-10 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5579349A (en) * | 1993-06-30 | 1996-11-26 | Intel Corporation | Circuitry for resolving multiple asynchronous state inputs |
-
1997
- 1997-02-28 JP JP9045840A patent/JP3039423B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-11 KR KR1019980004046A patent/KR100351697B1/ko not_active IP Right Cessation
- 1998-02-24 TW TW087102661A patent/TW429504B/zh not_active IP Right Cessation
- 1998-02-26 US US09/030,909 patent/US6125462A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6575151B2 (en) | 2000-06-15 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Ignition coil for internal combustion engine |
Also Published As
| Publication number | Publication date |
|---|---|
| TW429504B (en) | 2001-04-11 |
| JPH10239401A (ja) | 1998-09-11 |
| US6125462A (en) | 2000-09-26 |
| KR19980071266A (ko) | 1998-10-26 |
| KR100351697B1 (ko) | 2002-12-26 |
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