JP2871291B2 - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JP2871291B2 JP2871291B2 JP4127001A JP12700192A JP2871291B2 JP 2871291 B2 JP2871291 B2 JP 2871291B2 JP 4127001 A JP4127001 A JP 4127001A JP 12700192 A JP12700192 A JP 12700192A JP 2871291 B2 JP2871291 B2 JP 2871291B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- circuit
- test
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は論理集積回路に関し、特
に順序回路をテストするスキャンパス回路に関する。
に順序回路をテストするスキャンパス回路に関する。
【０００２】
【従来の技術】一般に論理集積回路の内部の順序回路
は、組合せ回路に比べてテスト困難であるため、従来か
ら種々の論理集積設計が行なわれている。そのなかで
も、順序回路中のフリップフロップ（ＦＦと略す）に、
外部から直接に値を印加または観測を可能にするための
スキャンパス回路は、特に広く用いられている。
は、組合せ回路に比べてテスト困難であるため、従来か
ら種々の論理集積設計が行なわれている。そのなかで
も、順序回路中のフリップフロップ（ＦＦと略す）に、
外部から直接に値を印加または観測を可能にするための
スキャンパス回路は、特に広く用いられている。
【０００３】しかし従来のスキャンパス回路では、シフ
ト時にクロックスキューによって誤動作したり、多相ク
ロックが扱えない、クロックの故障が検出できない等の
問題点があった。
ト時にクロックスキューによって誤動作したり、多相ク
ロックが扱えない、クロックの故障が検出できない等の
問題点があった。
【０００４】特開平３ー１８１０９８号では、シフト時
のクロックスキューの問題を解決したフリップフロップ
回路が記載されている。しかしこのフリップフロップ回
路は図１０に示す通り、クロック信号ＣＫ及び第２のク
ロック信号ＳＣＫ０を各フリップフロップ回路６に共通
に接続しなければないため、全てのＦＦは同じクロック
ＣＫで動作しなければならないという設計上の制約があ
る。そのため、多相クロックを扱うことができない。
のクロックスキューの問題を解決したフリップフロップ
回路が記載されている。しかしこのフリップフロップ回
路は図１０に示す通り、クロック信号ＣＫ及び第２のク
ロック信号ＳＣＫ０を各フリップフロップ回路６に共通
に接続しなければないため、全てのＦＦは同じクロック
ＣＫで動作しなければならないという設計上の制約があ
る。そのため、多相クロックを扱うことができない。
【０００５】特願平３ー３１６６９２号では、シフト時
のクロックスキューの問題を解決し、さらに多相クロッ
クが扱えるようなスキャン設計による論理集積回路が示
されている。
のクロックスキューの問題を解決し、さらに多相クロッ
クが扱えるようなスキャン設計による論理集積回路が示
されている。
【０００６】この論理集積回路では図１１に示す通り二
つのクロック信号ＣＫ１及びクロック信号ＣＫ２と第１
のテスト用クロック信号ＳＣＫ１をテストモード信号Ｔ
Ｓで選択し、非テスト時はクロック信号ＣＫ１及びクロ
ック信号ＣＫ２の２相クロックで、テスト時は第１のテ
スト用クロック信号ＳＣＫ１及び第２のテスト用クロッ
ク信号ＳＣＫ２によって各フリップフロップ６を動作さ
せている。
つのクロック信号ＣＫ１及びクロック信号ＣＫ２と第１
のテスト用クロック信号ＳＣＫ１をテストモード信号Ｔ
Ｓで選択し、非テスト時はクロック信号ＣＫ１及びクロ
ック信号ＣＫ２の２相クロックで、テスト時は第１のテ
スト用クロック信号ＳＣＫ１及び第２のテスト用クロッ
ク信号ＳＣＫ２によって各フリップフロップ６を動作さ
せている。
【０００７】しかし、この回路ではクロック信号ＣＫ１
及びクロック信号ＣＫ２はテスト時には使用されないた
め、クロック信号ＣＫ１及びクロック信号ＣＫ２のテス
トを行なうことができない。さらにこの論理集積回路で
はフリップフロップは正クロックでなければならないと
いう設計上の制約もある。
及びクロック信号ＣＫ２はテスト時には使用されないた
め、クロック信号ＣＫ１及びクロック信号ＣＫ２のテス
トを行なうことができない。さらにこの論理集積回路で
はフリップフロップは正クロックでなければならないと
いう設計上の制約もある。
【０００８】
【発明が解決しようとする課題】一般に論理集積回路に
おいては多相クロックで設計されていることが多く、そ
の順序回路のテスト容易化回路はそのような論理集積回
路にも対処する必要があり、かつ回路中のすべての構成
要素はテストできなければならない。
おいては多相クロックで設計されていることが多く、そ
の順序回路のテスト容易化回路はそのような論理集積回
路にも対処する必要があり、かつ回路中のすべての構成
要素はテストできなければならない。
【０００９】しかし従来技術では上述した通り、通常の
クロックとテスト用クロックを併用すると多相クロック
が扱えないといった問題があり、また、テストモード信
号によってクロックを選択すると通常のクロックがテス
ト出来ないといった問題があった。
クロックとテスト用クロックを併用すると多相クロック
が扱えないといった問題があり、また、テストモード信
号によってクロックを選択すると通常のクロックがテス
ト出来ないといった問題があった。
【００１０】
【課題を解決するための手段】本発明の論理集積回路
は、データ入力端にクロック信号が入力されイネーブル
端にクロックモード信号が入力されてラッチ出力信号が
出力される第１のラッチ回路と、二つの入力端に前記第
１のラッチ出力信号と第１のテスト用クロック信号が入
力されて制御出力信号を出力する第１の制御ゲートを有
するクロック制御回路と、データ入力端に直接またはセ
レクタを介してデータ入力信号または第１のテスト用ク
ロック信号を入力し選択端にスキャンモード信号を入力
して第２のラッチ出力信号を出力する第２のラッチ回路
と、データ入力端に前記第２のラッチ出力信号が入力さ
れてデータ出力信号が出力され、かつイネーブル端に前
記第１の制御出力信号が入力される第３のラッチ回路
と、二つの入力端に前記第１の制御出力信号及び第２の
テスト用クロック信号が入力され出力端が前記第２のラ
ッチ回路のイネーブル端に接続される第２の制御ゲート
とを有するスキャン回路とを含んで構成されている。
は、データ入力端にクロック信号が入力されイネーブル
端にクロックモード信号が入力されてラッチ出力信号が
出力される第１のラッチ回路と、二つの入力端に前記第
１のラッチ出力信号と第１のテスト用クロック信号が入
力されて制御出力信号を出力する第１の制御ゲートを有
するクロック制御回路と、データ入力端に直接またはセ
レクタを介してデータ入力信号または第１のテスト用ク
ロック信号を入力し選択端にスキャンモード信号を入力
して第２のラッチ出力信号を出力する第２のラッチ回路
と、データ入力端に前記第２のラッチ出力信号が入力さ
れてデータ出力信号が出力され、かつイネーブル端に前
記第１の制御出力信号が入力される第３のラッチ回路
と、二つの入力端に前記第１の制御出力信号及び第２の
テスト用クロック信号が入力され出力端が前記第２のラ
ッチ回路のイネーブル端に接続される第２の制御ゲート
とを有するスキャン回路とを含んで構成されている。
【００１１】
【実施例】次に本発明の実施例について図を用いて説明
する。図１（ａ），（ｂ）は本発明の第１の実施例のブ
ロック図及び一部の詳細ブロック図である。本実施例の
論理集積回路はクロック制御回路５とスキャン回路６と
を有している。
する。図１（ａ），（ｂ）は本発明の第１の実施例のブ
ロック図及び一部の詳細ブロック図である。本実施例の
論理集積回路はクロック制御回路５とスキャン回路６と
を有している。
【００１２】クロック制御回路５は、データ入力端にク
ロック信号ＣＫ１が入力されイネーブル端にクロックモ
ード信号ＣＭＣが入力されて、かつセット端にはスキャ
ンモード信号ＳＭＣが入力されてラッチ出力信号Ｔ１１
を出力する第１のラッチ回路１ａと、二つの入力端にラ
ッチ出力信号Ｔ１１と第１のテスト用クロック信号ＳＣ
Ｋ１が入力されてアンド出力信号Ｔ１２を出力するアン
ドゲート２を有する。
ロック信号ＣＫ１が入力されイネーブル端にクロックモ
ード信号ＣＭＣが入力されて、かつセット端にはスキャ
ンモード信号ＳＭＣが入力されてラッチ出力信号Ｔ１１
を出力する第１のラッチ回路１ａと、二つの入力端にラ
ッチ出力信号Ｔ１１と第１のテスト用クロック信号ＳＣ
Ｋ１が入力されてアンド出力信号Ｔ１２を出力するアン
ドゲート２を有する。
【００１３】スキャン回路６は、二つのデータ入力端に
データ入力信号Ｄとスキャン入力信号ＳＩが入力され、
選択端にスキャンモード信号ＳＭＣが入力されるセレク
タ３と、そのセレクタ出力信号Ｔ１３を入力してラッチ
出力信号Ｔ１４を出力する第２のラッチ回路１ｂと、デ
ータ入力端にラッチ出力信号Ｔ１４を入力しデータ出力
信号Ｑが出力され、かつイネーブル端にアンド出力信号
Ｔ１２が入力される第３のラッチ回路１ｃと、二つの入
力端にアンド出力信号Ｔ１２及び第２のテスト用クロッ
ク信号ＳＣＫ２が入力され、かつ出力端が第２のラッチ
回路１ｂのイネーブル端に接続されたノアゲート４を有
する。
データ入力信号Ｄとスキャン入力信号ＳＩが入力され、
選択端にスキャンモード信号ＳＭＣが入力されるセレク
タ３と、そのセレクタ出力信号Ｔ１３を入力してラッチ
出力信号Ｔ１４を出力する第２のラッチ回路１ｂと、デ
ータ入力端にラッチ出力信号Ｔ１４を入力しデータ出力
信号Ｑが出力され、かつイネーブル端にアンド出力信号
Ｔ１２が入力される第３のラッチ回路１ｃと、二つの入
力端にアンド出力信号Ｔ１２及び第２のテスト用クロッ
ク信号ＳＣＫ２が入力され、かつ出力端が第２のラッチ
回路１ｂのイネーブル端に接続されたノアゲート４を有
する。
【００１４】この第１のラッチ回路１ａの出力信号Ｔ１
１は、図２の（Ａ），（Ｂ），（Ｃ），（Ｄ）及び図３
の（Ａ），（Ｂ），（Ｍ），（Ｎ）に示す通り、スキャ
ンモード信号ＳＭＣが”１”のときは他の値にかかわら
ず”１”となり、スキャンモード信号ＳＭＣが”０”で
かつクロックモード信号ＣＭＣが”０”のときはクロッ
ク信号ＣＫ１がそのまま出力され、スキャンモード信号
ＳＭＣが”０”でかつクロックモード信号ＣＭＣが”
１”のときは値は保持される。
１は、図２の（Ａ），（Ｂ），（Ｃ），（Ｄ）及び図３
の（Ａ），（Ｂ），（Ｍ），（Ｎ）に示す通り、スキャ
ンモード信号ＳＭＣが”１”のときは他の値にかかわら
ず”１”となり、スキャンモード信号ＳＭＣが”０”で
かつクロックモード信号ＣＭＣが”０”のときはクロッ
ク信号ＣＫ１がそのまま出力され、スキャンモード信号
ＳＭＣが”０”でかつクロックモード信号ＣＭＣが”
１”のときは値は保持される。
【００１５】クロック制御回路５のアンドゲート２の入
力端にはラッチ出力信号Ｔ１１と第１のテスト用クロッ
ク信号ＳＣＫ１が入力される。アンド出力信号Ｔ１２は
図２の（Ｄ），（Ｅ），（Ｆ）及び図３の（Ｎ），
（Ｅ），（Ｏ）に示す通り、ラッチ回路１ａの出力信号
Ｔ１１とテスト用クロック信号ＳＣＫ１の論理積をとっ
た値となる。
力端にはラッチ出力信号Ｔ１１と第１のテスト用クロッ
ク信号ＳＣＫ１が入力される。アンド出力信号Ｔ１２は
図２の（Ｄ），（Ｅ），（Ｆ）及び図３の（Ｎ），
（Ｅ），（Ｏ）に示す通り、ラッチ回路１ａの出力信号
Ｔ１１とテスト用クロック信号ＳＣＫ１の論理積をとっ
た値となる。
【００１６】スキャン回路６のセレクタ３の出力信号Ｔ
１３は図２の（Ｈ），（Ｉ），（Ｊ）に示す通り、スキ
ャンモード信号ＳＭＣが”０”のときデータ入力信号Ｄ
の値となり、スキャンモード信号ＳＭＣが”１”のとき
スキャン入力信号ＳＩの値となる。
１３は図２の（Ｈ），（Ｉ），（Ｊ）に示す通り、スキ
ャンモード信号ＳＭＣが”０”のときデータ入力信号Ｄ
の値となり、スキャンモード信号ＳＭＣが”１”のとき
スキャン入力信号ＳＩの値となる。
【００１７】ラッチ回路１ｂの出力信号Ｔ１４の値は図
２の（Ｆ），（Ｇ），（Ｊ），（Ｋ）及び図３の
（Ｏ），（Ｇ），（Ｊ），（Ｐ）に示す通り、第２のテ
スト用クロックＳＣＫ２とクロック制御回路５の出力信
号Ｔ１２がともに”０”のときセレクタ３の出力Ｔ１３
の値となり、それ以外の時は値を保持する。
２の（Ｆ），（Ｇ），（Ｊ），（Ｋ）及び図３の
（Ｏ），（Ｇ），（Ｊ），（Ｐ）に示す通り、第２のテ
スト用クロックＳＣＫ２とクロック制御回路５の出力信
号Ｔ１２がともに”０”のときセレクタ３の出力Ｔ１３
の値となり、それ以外の時は値を保持する。
【００１８】ラッチ回路１ｃの出力信号Ｑ及びＳＯの値
は、図２の（Ｆ），（Ｋ），（Ｌ）及び図３の（Ｏ），
（Ｐ），（Ｑ）に示す通り、クロック制御回路５の出力
信号Ｔ１２が”１”のときラッチ回路１ｂの出力Ｔ出力
信号１４の値となり、”０”のときは値を保持する。
は、図２の（Ｆ），（Ｋ），（Ｌ）及び図３の（Ｏ），
（Ｐ），（Ｑ）に示す通り、クロック制御回路５の出力
信号Ｔ１２が”１”のときラッチ回路１ｂの出力Ｔ出力
信号１４の値となり、”０”のときは値を保持する。
【００１９】次に、この本実施例のテスト時の動作を図
２，３を用いて説明する。まずシフト動作を行なうとき
は、スキャンモード信号ＳＭＣを”１”にする。ラッチ
回路１ａの出力Ｔ１１は常に”１”となるため、クロッ
ク制御回路は出力信号Ｔ１２はクロック信号ＣＫ１の値
によらず、第１のテスト用クロック信号ＳＣＫ１の値と
なる。このことは、シフト動作に用いるクロックがクロ
ック信号ＣＫ１に依存しないことを意味し、従ってクロ
ック信号ＣＫ１は多相クロックでもよいことを意味す
る。
２，３を用いて説明する。まずシフト動作を行なうとき
は、スキャンモード信号ＳＭＣを”１”にする。ラッチ
回路１ａの出力Ｔ１１は常に”１”となるため、クロッ
ク制御回路は出力信号Ｔ１２はクロック信号ＣＫ１の値
によらず、第１のテスト用クロック信号ＳＣＫ１の値と
なる。このことは、シフト動作に用いるクロックがクロ
ック信号ＣＫ１に依存しないことを意味し、従ってクロ
ック信号ＣＫ１は多相クロックでもよいことを意味す
る。
【００２０】また、スキャン回路６についてはスキャン
モード信号ＳＭＣが”１”のときはセレクタ３はスキャ
ン入力信号ＳＩを選択する。スキャン入力信号ＳＩを正
しくシフト動作させるためには、ラッチ回路１ｂ及びラ
ッチ回路１ｃ双方のイネーブル信号は同時に”１”であ
ってはならない。
モード信号ＳＭＣが”１”のときはセレクタ３はスキャ
ン入力信号ＳＩを選択する。スキャン入力信号ＳＩを正
しくシフト動作させるためには、ラッチ回路１ｂ及びラ
ッチ回路１ｃ双方のイネーブル信号は同時に”１”であ
ってはならない。
【００２１】図２の（Ｆ），（Ｇ）及び図３の（Ｏ），
（Ｇ）に示す通り、第２のテスト用クロック信号ＳＣＫ
２の立ち上がりエッジは、クロック制御回路５の出力出
力信号Ｔ１２の立ち上がりエッジよりも早い。
（Ｇ）に示す通り、第２のテスト用クロック信号ＳＣＫ
２の立ち上がりエッジは、クロック制御回路５の出力出
力信号Ｔ１２の立ち上がりエッジよりも早い。
【００２２】従ってラッチ回路１ｃのイネーブル信号
が”０”から”１”に変化する時は、ラッチ回路１ｂの
イネーブル信号はノアゲート４により”０”となる。こ
の機能によって、テスト用クロック信号ＳＣＫ１と第２
のテスト用クロック信号ＳＣＫ２の立ち上がりエッジの
差の範囲のクロック信号の遅延差を吸収できる。
が”０”から”１”に変化する時は、ラッチ回路１ｂの
イネーブル信号はノアゲート４により”０”となる。こ
の機能によって、テスト用クロック信号ＳＣＫ１と第２
のテスト用クロック信号ＳＣＫ２の立ち上がりエッジの
差の範囲のクロック信号の遅延差を吸収できる。
【００２３】また、ノアゲート４により、ラッチ回路１
ｃのイネーブル信号が”１”である間はラッチ回路１ｂ
のイネーブル信号は”０”であることが保証される。従
って立ち下がりエッジの遅延差による誤動作も起こらな
い。よって、この本実施例の論理集積回路はクロックス
キューによる誤動作を回避している。
ｃのイネーブル信号が”１”である間はラッチ回路１ｂ
のイネーブル信号は”０”であることが保証される。従
って立ち下がりエッジの遅延差による誤動作も起こらな
い。よって、この本実施例の論理集積回路はクロックス
キューによる誤動作を回避している。
【００２４】前述の図１０及び図１１に示した従来例の
論理集積回路と異なる点は、スキャン回路が非テスト時
には異なるクロック極性を持つフリップフロップ及びラ
ッチとして使用できること、複数の異なるクロック信号
が使用可能で、かつこれらクロック信号が上記に示した
通り故障検出が可能であることである。
論理集積回路と異なる点は、スキャン回路が非テスト時
には異なるクロック極性を持つフリップフロップ及びラ
ッチとして使用できること、複数の異なるクロック信号
が使用可能で、かつこれらクロック信号が上記に示した
通り故障検出が可能であることである。
【００２５】次に本実施例の論理集積回路により、クロ
ック信号ＣＫ１の誤りが検出できることを説明する。ス
キャンモード信号ＳＭＣを”０”にし、クロックモード
信号ＣＭＣを図２（Ｂ）に示すように変化させると、図
２（Ｄ），図３（Ｎ）に示すようにクロック信号ＣＫ１
の値がラッチ回路１ａに取り込まれる。
ック信号ＣＫ１の誤りが検出できることを説明する。ス
キャンモード信号ＳＭＣを”０”にし、クロックモード
信号ＣＭＣを図２（Ｂ）に示すように変化させると、図
２（Ｄ），図３（Ｎ）に示すようにクロック信号ＣＫ１
の値がラッチ回路１ａに取り込まれる。
【００２６】いま、クロック信号ＣＫ１の値が図２
（Ｃ）のように変化しているとする。このとき、ラッチ
回路１ａの出力信号Ｔ１１の値は図２（Ｄ）に示すよう
に”１”となるため、クロック制御回路５の出力信号Ｔ
１２は図２（Ｆ）に示すように第１のテスト用クロック
信号ＳＣＫ１の値となる。スキャン回路６には図２
（Ｌ），（Ｈ）に示すようにデータ入力Ｄの値が取り込
まれる。
（Ｃ）のように変化しているとする。このとき、ラッチ
回路１ａの出力信号Ｔ１１の値は図２（Ｄ）に示すよう
に”１”となるため、クロック制御回路５の出力信号Ｔ
１２は図２（Ｆ）に示すように第１のテスト用クロック
信号ＳＣＫ１の値となる。スキャン回路６には図２
（Ｌ），（Ｈ）に示すようにデータ入力Ｄの値が取り込
まれる。
【００２７】ここで、クロック信号ＣＫ１の値が図３
（Ｍ）に示すように誤ったとする。このときは、出力信
号Ｔ１１の値は図３（Ｎ）に示すように”０”に変化す
るため、スキャンモード信号ＳＭＣの値が”０”のとき
は、クロック制御回路５の出力Ｔ１２は図３（Ｏ）に示
すように”０”に保たれる。
（Ｍ）に示すように誤ったとする。このときは、出力信
号Ｔ１１の値は図３（Ｎ）に示すように”０”に変化す
るため、スキャンモード信号ＳＭＣの値が”０”のとき
は、クロック制御回路５の出力Ｔ１２は図３（Ｏ）に示
すように”０”に保たれる。
【００２８】従って、スキャン回路６は図３（Ｑ）に示
すように前回スキャン入力したデータを保持する。この
スキャン回路の出力信号の違いは、次にシフト動作を繰
り返し行なうことにより、外部で観測することができ
る。
すように前回スキャン入力したデータを保持する。この
スキャン回路の出力信号の違いは、次にシフト動作を繰
り返し行なうことにより、外部で観測することができ
る。
【００２９】本実施例の論理集積回路は図４に示すよう
に、非テスト時にはスキャンモード信号ＳＭＣを”０”
に、クロックモード信号ＣＭＣを”０”に、第１のテス
ト用クロック信号ＳＣＫ１を”１”に、第２のテスト用
クロック信号ＳＣＫ２を”０”に固定すれば、データ入
力信号Ｄをデータ入力、クロック信号ＣＫ１をクロック
入力としたフリップフロップとして動作する。
に、非テスト時にはスキャンモード信号ＳＭＣを”０”
に、クロックモード信号ＣＭＣを”０”に、第１のテス
ト用クロック信号ＳＣＫ１を”１”に、第２のテスト用
クロック信号ＳＣＫ２を”０”に固定すれば、データ入
力信号Ｄをデータ入力、クロック信号ＣＫ１をクロック
入力としたフリップフロップとして動作する。
【００３０】図１（ａ）に示した本実施例の回路は、非
テスト時には正クロックのフリップフロップとして、動
作するものであったが、非テスト時に負クロックのフリ
ップフロップとして、動作させるには図５に示す第２の
実施例ように、負クロック用のクロック回路とスキャン
回路を構成にすれば良い。
テスト時には正クロックのフリップフロップとして、動
作するものであったが、非テスト時に負クロックのフリ
ップフロップとして、動作させるには図５に示す第２の
実施例ように、負クロック用のクロック回路とスキャン
回路を構成にすれば良い。
【００３１】ラッチ回路１ｄはスキャンスモード信号Ｓ
ＭＣが”１”のときは常に”０”を出力し、従って負ク
ロック用クロック制御回路９の出力は第１のテスト用ク
ロック信号ＳＣＫ１の反転値となる。
ＭＣが”１”のときは常に”０”を出力し、従って負ク
ロック用クロック制御回路９の出力は第１のテスト用ク
ロック信号ＳＣＫ１の反転値となる。
【００３２】スキャンモード信号ＳＭＣが”０”のとき
は、クロック信号ＣＫ２の値に応じて、負クロック用ク
ロック制御回路９の出力は、第１のテスト用クロックＳ
ＣＫ１の反転値か”１”となる。負クロック用スキャン
回路１０のラッチ回路１ｂのイネーブル端にはクロック
が反転しているため、図１のノアゲート４ではなくアン
ドゲート２が接続されている。
は、クロック信号ＣＫ２の値に応じて、負クロック用ク
ロック制御回路９の出力は、第１のテスト用クロックＳ
ＣＫ１の反転値か”１”となる。負クロック用スキャン
回路１０のラッチ回路１ｂのイネーブル端にはクロック
が反転しているため、図１のノアゲート４ではなくアン
ドゲート２が接続されている。
【００３３】この回路の正常な場合の動作を図６に、ク
ロック信号が誤った時の動作を図７に示す。クロック信
号ＣＫ２の違いはスキャン出力信号ＳＯ２の違いとして
観測できる。
ロック信号が誤った時の動作を図７に示す。クロック信
号ＣＫ２の違いはスキャン出力信号ＳＯ２の違いとして
観測できる。
【００３４】この回路においても非テスト時には、図８
に示すようにスキャンモード信号ＳＭＣを”０”に、ク
ロックモード信号ＣＭＣを”０”に、第１のテスト用ク
ロック信号ＳＣＫ１を”１”に、第２のテスト用クロッ
ク信号ＳＣＫ２を”０”に固定すれば、データ入力信号
Ｄをデータ入力、クロック信号ＣＫ１をクロック入力と
したフリップフロップとして動作する。
に示すようにスキャンモード信号ＳＭＣを”０”に、ク
ロックモード信号ＣＭＣを”０”に、第１のテスト用ク
ロック信号ＳＣＫ１を”１”に、第２のテスト用クロッ
ク信号ＳＣＫ２を”０”に固定すれば、データ入力信号
Ｄをデータ入力、クロック信号ＣＫ１をクロック入力と
したフリップフロップとして動作する。
【００３５】これ迄示した実施例は、非テスト時にフリ
ップフロップとして動作するものであったが、図９に示
すような本発明の第３の実施例の回路構成にすることに
より、非テスト時にラッチとして動作させることもでき
る。
ップフロップとして動作するものであったが、図９に示
すような本発明の第３の実施例の回路構成にすることに
より、非テスト時にラッチとして動作させることもでき
る。
【００３６】ラッチ・スキャン回路１１は、スキャン回
路６のラッチ回路１ｂとラッチ回路１ｃの間にセレクタ
３を挿入したものである。テストモード信号ＴＳは、テ
スト時には常に”１”に、非テスト時には常に”０”と
なる信号である。テストモード信号ＴＳが”１”のとき
はラッチ回路１ｂの出力がセレクタ３の出力となるた
め、スキャン回路６と全く同じ動作となる。
路６のラッチ回路１ｂとラッチ回路１ｃの間にセレクタ
３を挿入したものである。テストモード信号ＴＳは、テ
スト時には常に”１”に、非テスト時には常に”０”と
なる信号である。テストモード信号ＴＳが”１”のとき
はラッチ回路１ｂの出力がセレクタ３の出力となるた
め、スキャン回路６と全く同じ動作となる。
【００３７】なお、このスキャン・ラッチ回路１１は、
回路上ラッチ動作が不要の場合は、省略しても本実施例
の効果に変わりはない。
回路上ラッチ動作が不要の場合は、省略しても本実施例
の効果に変わりはない。
【００３８】テストモード信号ＴＳが”０”のときは、
データ入力信号Ｄ３がセレクタ３の出力となるため、こ
の回路はデータ入力信号Ｄ３をデータ入力としたラッチ
回路として動作する。
データ入力信号Ｄ３がセレクタ３の出力となるため、こ
の回路はデータ入力信号Ｄ３をデータ入力としたラッチ
回路として動作する。
【００３９】同様に、図５に示された回路のラッチ回路
１ｂとラッチ回路１ｃの間にセレクタ３を入れても良
い。この場合は非テスト時には負クロックのラッチ回路
として動作する。
１ｂとラッチ回路１ｃの間にセレクタ３を入れても良
い。この場合は非テスト時には負クロックのラッチ回路
として動作する。
【００４０】
【発明の効果】以上説明した通り本発明による論理集積
回路は、第１のテスト用クロック及び第２のテスト用ク
ロックを有し、クロック信号と第１のテスト用クロック
信号が、スキャン制御回路を介してスキャン回路に接続
されるので、クロックスキューの問題がなく、多相クロ
ックが扱える上に、全てのクロック信号のテストが可能
になるという効果がある。
回路は、第１のテスト用クロック及び第２のテスト用ク
ロックを有し、クロック信号と第１のテスト用クロック
信号が、スキャン制御回路を介してスキャン回路に接続
されるので、クロックスキューの問題がなく、多相クロ
ックが扱える上に、全てのクロック信号のテストが可能
になるという効果がある。
【図１】（ａ），（ｂ）は本発明の第１の実施例のブロ
ック図及び詳細ブロック図である。
ック図及び詳細ブロック図である。
【図２】図１のクロック信号が正常な場合のブロックの
動作を説明するための波形図である。
動作を説明するための波形図である。
【図３】図１のクロック信号が誤っている場合のブロッ
クの動作を説明するための波形図である。
クの動作を説明するための波形図である。
【図４】図１の非テストの場合のブロックの動作を説明
するための波形図である。
するための波形図である。
【図５】本発明の第２の実施例の詳細ブロック図であ
る。
る。
【図６】図５のクロック信号が正常な場合のブロックの
動作を説明するための波形図である。
動作を説明するための波形図である。
【図７】図５のクロック信号が誤っている場合のブロッ
クの動作を説明するための波形図である。
クの動作を説明するための波形図である。
【図８】図５における非テストの場合のブロックの動作
を説明するための波形図である。
を説明するための波形図である。
【図９】本発明の第３の実施例の詳細ブロック図であ
る。
る。
【図１０】従来の論理集積回路の一例のブロック図であ
る。
る。
【図１１】従来の論理集積回路の他の例のブロック図で
ある。
ある。
１ａ，１ｂ，１ｃ，１ｄ ラッチ回路 ２ アンドゲート ３ セレクタ ４ ノアゲート ５ クロック制御回路 ６ スキャン回路 ７ オアゲート ８ インバータ ９ 負クロック用クロック制御回路 １０ 負クロック用スキャン回路 １１ ラッチ・スキャン回路 ２０ 論理回路 ＣＫ１，ＣＫ２ クロック信号 ＣＭＣ クロックモード信号 Ｄ データ入力信号 Ｑ データ出力信号 ＳＣＫ１ 第１のテスト用クロック信号 ＳＣＫ２ 第２のテスト用クロック信号 ＳＩ スキャン入力信号 ＳＭＣ スキャンモード信号 ＳＯ スキャン出力信号 Ｔ１１ 第１のラッチ出力信号 Ｔ１２ アンド出力信号 Ｔ１３ セレクタ出力信号 Ｔ１４ 第２のラッチ出力信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22 - 11/277 H03K 19/00 G06F 1/04 - 1/14
Claims (4)
- 【請求項１】 データ入力端にクロック信号が入力され
イネーブル端にクロックモード信号が入力されてラッチ
出力信号が出力される第１のラッチ回路と、二つの入力
端に前記第１のラッチ出力信号と第１のテスト用クロッ
ク信号が入力されて制御出力信号を出力する第１の制御
ゲートを有するクロック制御回路と、 データ入力端に直接またはセレクタを介してデータ入力
信号または第１のテスト用クロック信号を入力し選択端
にスキャンモード信号を入力して第２のラッチ出力信号
を出力する第２のラッチ回路と、データ入力端に前記第
２のラッチ出力信号が入力されてデータ出力信号が出力
され、かつイネーブル端に前記第１の制御出力信号が入
力される第３のラッチ回路と、二つの入力端に前記第１
の制御出力信号及び第２のテスト用クロック信号が入力
され出力端が前記第２のラッチ回路のイネーブル端に接
続される第２の制御ゲートとを有するスキャン回路と、
を含むことを特徴とする論理集積回路。 - 【請求項２】 前記第１のテスト用クロック信号，前記
第２のテスト用クック信号及び前記クロックモード信号
は、非テスト時には一定値に固定されることを特徴とす
る請求項１記載の論理集積回路。 - 【請求項３】 前記クロック制御回路は、一つまたは複
数の前記スキャン回路に接続されることを特徴とする請
求項１記載の論理集積回路。 - 【請求項４】 前記第１の制御ゲート及び前記第２の制
御ゲートは、アンドゲート，ナンドゲート，オアゲー
ト，ノアゲートのうちいずれかであることを特徴とする
請求項１記載の論理集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127001A JP2871291B2 (ja) | 1992-05-20 | 1992-05-20 | 論理集積回路 |
| US08/065,177 US5459736A (en) | 1992-05-20 | 1993-05-20 | Scan path circuit for testing multi-phase clocks from sequential circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127001A JP2871291B2 (ja) | 1992-05-20 | 1992-05-20 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0666897A JPH0666897A (ja) | 1994-03-11 |
| JP2871291B2 true JP2871291B2 (ja) | 1999-03-17 |
Family
ID=14949224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127001A Expired - Fee Related JP2871291B2 (ja) | 1992-05-20 | 1992-05-20 | 論理集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459736A (ja) |
| JP (1) | JP2871291B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW222725B (en) * | 1993-07-09 | 1994-04-21 | Philips Electronics Nv | Testing sequential logic circuit upon changing into combinatorial logic circuit |
| US5572536A (en) * | 1994-05-26 | 1996-11-05 | Texas Instruments Incorporated | Digital circuitry with improved parallel signature analysis capability |
| US5729553A (en) * | 1994-08-29 | 1998-03-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
| WO1997021107A1 (en) * | 1995-12-05 | 1997-06-12 | Atg Technology, Inc. | Partial scan logic |
| US6539509B1 (en) * | 1996-05-22 | 2003-03-25 | Lsi Logic Corporation | Clock skew insensitive scan chain reordering |
| JP3691170B2 (ja) * | 1996-08-30 | 2005-08-31 | 株式会社ルネサステクノロジ | テスト回路 |
| JP3614993B2 (ja) * | 1996-09-03 | 2005-01-26 | 株式会社ルネサステクノロジ | テスト回路 |
| CA2219847C (en) * | 1996-11-20 | 2000-10-03 | Logicvision, Inc. | Method and apparatus for scan testing digital circuits |
| US6032278A (en) * | 1996-12-26 | 2000-02-29 | Intel Corporation | Method and apparatus for performing scan testing |
| GB2346278B (en) * | 1997-12-22 | 2000-10-25 | Lsi Logic Corp | Controllable latch/register circuit |
| KR100611954B1 (ko) * | 1999-07-08 | 2006-08-11 | 삼성전자주식회사 | 고밀도 디스크를 위한 에러 정정방법 |
| US6380724B1 (en) * | 1999-11-16 | 2002-04-30 | Advanced Micro Devices, Inc. | Method and circuitry for an undisturbed scannable state element |
| US6411152B1 (en) | 2001-09-24 | 2002-06-25 | Broadcom Corporation | Conditional clock buffer circuit |
| US6971038B2 (en) * | 2002-02-01 | 2005-11-29 | Broadcom Corporation | Clock gating of sub-circuits within a processor execution unit responsive to instruction latency counter within processor issue circuit |
| US6686775B2 (en) | 2002-04-22 | 2004-02-03 | Broadcom Corp | Dynamic scan circuitry for B-phase |
| US6639443B1 (en) | 2002-04-22 | 2003-10-28 | Broadcom Corporation | Conditional clock buffer circuit |
| US6925590B2 (en) * | 2002-04-22 | 2005-08-02 | Broadcom Corporation | Scan interface |
| US6950973B2 (en) * | 2002-04-22 | 2005-09-27 | Broadcom Corporation | Dynamic scan circuitry for A-phase |
| DE60323246D1 (de) * | 2003-12-17 | 2008-10-09 | St Microelectronics Res & Dev | TAP-Daten-Transfer mit doppelter Daten-Rate |
| US7231567B2 (en) * | 2004-02-27 | 2007-06-12 | Via Telecom Co., Ltd. | Method and/or apparatus for performing static timing analysis on a chip in scan mode with multiple scan clocks |
| US7500165B2 (en) * | 2004-10-06 | 2009-03-03 | Broadcom Corporation | Systems and methods for controlling clock signals during scan testing integrated circuits |
| US7779372B2 (en) * | 2007-01-26 | 2010-08-17 | Apple Inc. | Clock gater with test features and low setup time |
| JP2010139322A (ja) * | 2008-12-10 | 2010-06-24 | Renesas Electronics Corp | 半導体集積回路およびその半導体集積回路のテスト方法 |
| US9356583B2 (en) * | 2014-08-29 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company Ltd. | Flip-flop circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4534028A (en) * | 1983-12-01 | 1985-08-06 | Siemens Corporate Research & Support, Inc. | Random testing using scan path technique |
| US4669061A (en) * | 1984-12-21 | 1987-05-26 | Digital Equipment Corporation | Scannable flip-flop |
| JPH0746122B2 (ja) * | 1987-04-21 | 1995-05-17 | 日本電気株式会社 | 半導体集積論理回路 |
| US4860290A (en) * | 1987-06-02 | 1989-08-22 | Texas Instruments Incorporated | Logic circuit having individually testable logic modules |
| US5043986A (en) * | 1989-05-18 | 1991-08-27 | At&T Bell Laboratories | Method and integrated circuit adapted for partial scan testability |
| JPH03170885A (ja) * | 1989-11-30 | 1991-07-24 | Ando Electric Co Ltd | Ｄｃ測定部と複数のｄｕｔとの順次接続回路 |
| JPH03181098A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | フリップフロップ回路 |
| JP2626920B2 (ja) * | 1990-01-23 | 1997-07-02 | 三菱電機株式会社 | スキャンテスト回路およびそれを用いた半導体集積回路装置 |
-
1992
- 1992-05-20 JP JP4127001A patent/JP2871291B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-20 US US08/065,177 patent/US5459736A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5459736A (en) | 1995-10-17 |
| JPH0666897A (ja) | 1994-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2871291B2 (ja) | 論理集積回路 | |
| JP2522140B2 (ja) | 論理回路 | |
| KR100257415B1 (ko) | 스캐너블 플립플롭 회로 및 이 스캐너블 플립플롭 회로에서 이용되는 방법 | |
| JP2614345B2 (ja) | スキャンフリップフロップ | |
| JPS63182585A (ja) | テスト容易化機能を備えた論理回路 | |
| JPH08211133A (ja) | 高速ディジタル回路構成要素の試験方法及び装置 | |
| US6073260A (en) | Integrated circuit | |
| US6275081B1 (en) | Gated clock flip-flops | |
| US6427218B2 (en) | Method of generating test pattern for semiconductor integrated circuit and method of testing the same | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| US5754063A (en) | Method and apparatus to measure internal node timing | |
| JP3339479B2 (ja) | クロック制御回路および方法 | |
| US6185711B1 (en) | Methods and apparatus for synchronizing asynchronous test structures and eliminating clock skew considerations | |
| US20050138510A1 (en) | Scan test circuit | |
| JPS6089120A (ja) | フリツプフロツプ回路 | |
| US20050240846A1 (en) | Accurate Generation of Scan Enable Signal when Testing Integrated Circuits Using Sequential Scanning Techniques | |
| JP2785506B2 (ja) | スキャン用回路 | |
| JP2826408B2 (ja) | 半導体論理集積回路 | |
| JPH05189517A (ja) | シミュレーション回路 | |
| JP3430056B2 (ja) | ディレイテスト容易化回路を内蔵した集積回路および集積回路のパスディレイテスト方法 | |
| JP2591849B2 (ja) | テスト回路 | |
| JPH10307167A (ja) | 論理集積回路のテスト装置 | |
| JP3222251B2 (ja) | 半導体集積回路装置のテスト補助回路 | |
| JP2002350509A (ja) | 半導体装置 | |
| JP2765442B2 (ja) | スキャンテスト方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080108 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |