JP2522140B2 - 論理回路 - Google Patents

論理回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に多
相クロックの順序回路をテストするスキャンパス回路に
関する。
【０００２】
【従来の技術】一般に論理回路の内部の順序回路は、組
合せ回路に比べてテストが困難であるため、従来から種
々の論理集積設計が行なわれている。そのなかでも、順
序回路中のフリップフロップ（ＦＦと略す）に外部から
直接に値を印加し観測を可能にするためのスキャンパス
回路は、特に広く用いられている。しかし従来のスキャ
ンパス回路では、シフト時にクロックスキューによって
誤動作したり、非テスト時に多相クロックの順序回路と
して動作させることができない等の問題点があった。
【０００３】特開平３−１８１０９８号公報に記載の発
明では、シフト時のクロックスキューの問題を解決し、
さらに多相クロックが扱えるようなスキャン設計による
論理集積回路が示されている。この論理集積回路では、
図１１に示す通り二つのクロック信号ＣＫ１及びクロッ
ク信号ＣＫ２と第１のテスト用クロック信号ＳＣＫ１と
を２つのセレクタ３に共通に入力されるテストモード信
号ＴＳで選択し、非テスト時はクロック信号ＣＫ１及び
クロック信号ＣＫ２の２相クロックで、テスト時は第１
のテスト用クロック信号ＳＣＫ１及び第２のテスト用ク
ロック信号ＳＣＫ２によって各フリップフロップ１０１
を動作させている。
【０００４】
【発明が解決しようとする課題】しかし、この従来の論
理回路ではクロック信号ＣＫ１及びクロック信号ＣＫ２
がテスト時には使用されないため、クロック信号ＣＫ１
及びクロック信号ＣＫ２のテストを行なうことができな
い。さらにこの論理回路ではフリップフロップは正クロ
ックでなければならないという設計上の制約もある。一
般に論理集積回路においては多相クロックで設計されて
いることが多く、その順序回路のテスト容易化回路はそ
のような論理回路にも対処する必要があり、かつ回路中
のすべての構成要素はテストできなければならない。し
かし従来の技術では上述した通り、多相クロックを扱う
ために、テストモード信号によってクロックを選択する
と通常のクロックがテスト出来ないといった問題があっ
た。
【０００５】
【課題を解決するための手段】本発明の論理回路は、ク
ロック信号及びスキャンモード信号が入力される第１の
制御ゲートと、前記第１の制御ゲートの出力信号と第２
のテスト用クロック信号が入力されて第１のイネーブル
信号を出力する第２の制御ゲートと、前記第２の制御ゲ
ートの出力信号と第１のテスト用クロックが入力されて
第２のイネーブル信号を出力する第３の制御ゲートを有
するクロック制御回路と、二つのデータ入力端にそれぞ
れデータ入力信号とスキャン入力信号が入力され選択端
に前記スキャンモード信号が入力されるセレクタと、そ
のセレクタ出力信号を入力してかつイネーブル端に前記
第１のイネーブル信号が入力される第１のラッチ回路
と、データ入力端に前記第１のラッチ回路の出力信号を
入力しかつイネーブル端に前記第２のイネーブル信号が
入力される第２のラッチ回路を有するスキャンフリップ
フロップとを含んで構成されている。
【０００６】
【実施例】次に本発明の実施例について図を参照しなが
ら説明する。
【０００７】図１（ａ），（ｂ）は本発明の第１の実施
例のブロック図及び一部詳細ブロック図である。本実施
例の論理回路はクロック制御回路５とスキャンフリップ
フロップ６とを有している。
【０００８】クロック制御回路５は、図１（Ｂ）に示す
ように、例えば、クロック信号ＣＫ１及びスキャンモー
ド信号ＳＭＣの反転信号が入力された第１のアンドゲー
トと、第１のアンドゲートの出力信号と第２のテスト用
クロック信号ＳＣＫ２が入力されて信号Ｔ１１を出力す
るオアゲートと、信号Ｔ１１と第１のテスト用クロック
信号ＳＣＫ１が入力されて信号Ｔ１２を出力する第２の
アンドゲートとを有している。スキャンフリップフロッ
プ６は、図１（Ｂ）に示すように、例えば、二つのデー
タ入力端におのおのデータ入力信号Ｄとスキャン入力信
号Ｓ１とが入力され選択端にスキャンモード信号ＳＭＣ
が入力されるセレクタ３と、そのセレクタ出力信号Ｔ１
３を入力してラッチ出力信号Ｔ１４が出力され、かつイ
ネーブル端に信号Ｔ１１が反転入力される第１のラッチ
回路１ａと、データ入力端にラッチ出力信号Ｔ１４を入
力しデータ出力信号Ｑが出力されかつイネーブル端に信
号Ｔ１２が入力される第２のラッチ回路１ｂとを有して
いる。スキャンフリップフロップ６中のセレクタ３の出
力信号Ｔ１３は、スキャンモード信号ＳＭＣが“０”の
ときデータ入力信号Ｄの値となり、スキャンモード信号
ＳＭＣが“１”のときスキャン入力信号ＳＩの値となる
ものとする。
【０００９】次に、この本実施例の論理回路のテスト時
の動作を図２，３を用いて説明する。まずシフト動作を
行うときは、スキャンモード信号ＳＭＣを“１”にす
る。このときクロック制御回路５の中の第１のアンドゲ
ートの出力は常に“０”となるので、信号Ｔ１１はクロ
ック信号ＣＫ１の値にかかわらず、第２のテスト用クロ
ック信号ＳＣＫ２の値となる。よってシフト動作に用い
るクロックがクロック信号ＣＫ１に依存しなくなるの
で、クロック信号ＣＫ１は多相クロックでもよい。スキ
ャンフリップフロップ６についてはスキャンモード信号
ＳＭＣが“１”のときはセレクタ３がスキャン入力信号
ＳＩを選択する。スキャン入力信号ＳＩを正しくシフト
動作させるためには、ラッチ回路１ａ及びラッチ回路１
ｂの両方のイネーブル信号が同時にイネーブル状態であ
ってはならないが、従来の一相式のスキャンフリップフ
ロップと異なり、第１のラッチ回路１ａ及び第２のラッ
チ回路１ｂのイネーブル信号を別の信号にしているの
で、同時にイネーブル状態になるのを容易に防止するこ
とができる。例えば図２及び図３に示すように、第１の
テスト用クロック信号ＳＣＫ１と第２のテスト用クロッ
ク信号ＳＣＫ２を設定すれば良い。よって、この本実施
例の論理集積回路はクロックスキューによる誤動作を回
避している。前述の図１１に示した従来例の倫理集積回
路と異なる点は、スキャン回路が非テスト時には異なる
クロック極性を持つフリップフロップ及びラッチとして
使用できること、複数の異なるクロック信号が使用可能
で、かつこれらクロック信号が上記に示した通り故障検
出が可能であることである。次に本実施例の論理回路に
より、クロック信号ＣＫ１の誤りが検出できることを説
明する。スキャンモード信号ＳＭＣを“０”にすると、
クロック信号ＣＫ１の値がオアゲートに入力される。
【００１０】いま、クロック信号ＣＫ１の値が図２のよ
うに変化しているとする。このとき、信号Ｔ１１の値は
図２に示すように第２のテスト用クロック信号ＳＣＫ２
の値となり、信号Ｔ１２は図２に示すように第１のテス
ト用クロック信号ＳＣＫ１の値となる。従って、スキャ
ンフリップフロップ６には図２に示すようにデータ入力
Ｄの値が取込まれる。
【００１１】ここで、クロック信号ＣＫ１の値が図３に
示すように誤ったとする。このときは、スキャンモード
信号ＳＭＣの値が“０”のとき、信号Ｔ１１の値は図３
に示すように“１”に保たれるため、スキャンフリップ
フロップ６は図３に示すように前回スキャン入力したデ
ータを保持する。このスキャン回路の出力信号の違い
は、次にシフト動作を繰り返し行うととにより、外部で
観測することができる。
【００１２】本実施例の論理集積回路は図４に示すよう
に、非テスト時にはスキャンモード信号ＳＭＣを“０”
に、第１のテスト用クロック信号ＳＣＫ１を“１”に、
第２のテスト用クロック信号ＳＣＫ２を“０”に固定す
れば、データ入力信号Ｄをデータ入力、クロック信号Ｃ
Ｋ１をクロック入力としたフリップフロップとして動作
する。
【００１３】図１（ａ）に示した本実施例の回路は、非
テスト時には正クロックのフリップフロップとして、動
作するものであったが、非テスト時に負クロックのフリ
ップフロップとして、動作させるには図５に示す第２の
実施例のように、負クロック用のクロック回路と負クロ
ック用のスキャンフリップフロップを構成すれば良い。
【００１４】スキャンモード信号ＳＭＣが“０”のとき
は、クロック信号ＣＫ２の値に応じて、負クロック用ク
ロック制御回路９の出力Ｔ５１は、第２のテスト用クロ
ックＳＣＫ２の反転値が“０”となる。
【００１５】この回路の正常な場合の動作を図６に、ク
ロック信号が誤った時の動作を図７に示す。クロック信
号ＣＫ２の違いはスキャン出力信号ＳＯ２の違いとして
観測できる。
【００１６】この回路においても非テスト時には、図８
に示すようにスキャンモード信号ＳＭＣを“０”に、第
１のテスト用クロック信号ＳＣＫ１を“１”に、第２の
テスト用クロック信号ＳＣＫ２を“０”に固定すれば、
データ入力信号Ｄをデータ入力、クロック信号ＣＫ２を
クロック入力とした負クロックのフリップフロップとし
て動作する。
【００１７】これ迄示した実施例は、非テスト時にフリ
ップフロップとして動作するものであったが、図９に示
すような本発明の第３の実施例の回路構成にすることに
より、非テスト時にラッチとして動作させることもでき
る。
【００１８】スキャン・ラッチ回路１１は、スキャンフ
リップフロップ６のラッチ回路１ａとラッチ回路１ｂの
間にセレクタ３を挿入したものである。テストモード信
号ＴＳは、テスト時には常に“１”に、非テスト時には
常に“０”となる信号である。テストモード信号ＴＳが
“１”のときはラッチ回路１ａの出力がセレクタ３の出
力となるため、スキャンフリップフロップ６と全く同じ
動作となる。
【００１９】テストモード信号ＴＳが“０”のときは、
データ入力信号Ｄ３がセレクタ３の出力となるため、こ
の回路はデータ入力信号Ｄ３をデータ入力としたラッチ
回路として動作する。同様に、図５に示された回路のラ
ッチ回路１ｂとラッチ回路１ｃの間にセレクタ３を入れ
ても良い。この場合は非テスト時には負クロックのラッ
チ回路として動作する。
【００２０】なお、このスキャン・ラッチ回路は、回路
上ラッチ動作が不要の場合は、省略しても本実施例の効
果に変わりはない。
【００２１】以上説明では、スキャン回路をスキャンフ
リップフロップとクロック制御回路に分類したが、この
分類では説明の便宜上行なわれたものであり、例えば図
１０（ａ）に示すように分類したり、図１０（ｂ）に示
すように一つの回路としても、回路は同じであるから本
実施例の効果には変わりはない。
【００２２】
【発明の効果】以上説明した通り本発明による論理集積
回路は、第１のテスト用クロック及び第２のテスト用ク
ロックを有し、クロック信号と第１のテスト用クロック
信号が、スキャン制御回路を介してスキャンフリップフ
ロップに接続されるので、クロックスキューの問題がな
く、多相クロックが扱える上に、全てのクロック信号の
テストが可能になるという効果がある。
【００２３】さらに、本スキャンフリップフロップは通
常のフリップフロップに比べて２ゲート相当のセレクタ
が増えたのみであり、３ゲート相当のクロック制御回路
は同一位相の複数のフリップフロップで共用できるた
め、スキャン設計を行なったことによるオーバーヘッド
は極めて少ない。
【図面の簡単な説明】
【図１】本発明の第１の実施例のブロック図及び詳細ブ
ロック図である。
【図２】図１のクロック信号が正常な場合のブロックの
動作を説明するための波形図である。
【図３】図１のクロック信号が誤っている場合のブロッ
クの動作を説明するための波形図である。
【図４】図１の非テストの場合のブロックの動作を説明
するための波形図である。
【図５】本発明の第２の実施例の詳細ブロック図であ
る。
【図６】図５のクロック信号が正常な場合のブロックの
動作を説明するための波形図である。
【図７】図５のクロック信号が誤っている場合のブロッ
クの動作を説明するための波形図である。
【図８】図５における非テストの場合のブロックの動作
を説明するための波形図である。
【図９】本発明の第３の実施例の詳細ブロック図であ
る。
【図１０】本発明の第４の実施例の詳細ブロック図であ
る。
【図１１】従来の論理回路の一例のブロック図である。
【符号の説明】
１ａ，１ｂ ラッチ回路 ３ セレクタ ５ クロック制御回路 ６ スキャンフリップフロップ ８ インバータ ９ 負クロック用クロック制御回路 １０ 負クロック用スキャンフリップフロップ １１ スキャン・ラッチ回路 １００ 論理回路 ＣＫ１，ＣＫ２ クロック信号 Ｄ データ入力信号 Ｑ データ出力信号 ＳＣＫ１ 第１のテスト用クロック信号 ＳＣＫ２ 第２のテスト用クロック信号 ＳＩ スキャン入力信号 ＳＭＣ スキャンモード信号 ＳＯ スキャン出力信号 Ｔ１１ 第１のイネーブル信号 Ｔ１２ 第２のイネーブル信号 Ｔ１３ セレクタ出力信号 Ｔ１４ 第１のラッチ出力信号

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 クロック信号及びスキャンモード信号が
    入力される第１の制御ゲートと、前記第１の制御ゲート
    の出力信号と第２のテスト用クロック信号が入力されて
    第１のイネーブル信号を出力する第２の制御ゲートと、
    前記第２の制御ゲートの出力信号と第１のテスト用クロ
    ックが入力されて第２のイネーブル信号を出力する第３
    の制御ゲートを有するクロック制御回路と、二つのデー
    タ入力端にそれぞれデータ入力信号とスキャン入力信号
    が入力され選択端に前記スキャンモード信号が入力され
    るセレクタと、そのセレクタ出力信号を入力してかつイ
    ネーブル端に前記第１のイネーブル信号が入力される第
    １のラッチ回路と、データ入力端に前記第１のラッチ回
    路の出力信号を入力しかつイネーブル端に前記第２のイ
    ネーブル信号が入力される第２のラッチ回路を有するス
    キャンフリップフロップとを含むことを特徴とする論理
    回路。
  2. 【請求項２】 前記第１のテスト用クロック信号、前記
    第２のテスト用クロック信号及び前記スキャンモード信
    号は、非テスト時は一定値に固定されることを特徴とす
    る請求項１記載の論理回路。
  3. 【請求項３】 前記第１の制御ゲート、前記第２の制御
    ゲートおよび前記第３の制御ゲートは、アンドゲート、
    ナンドゲート、オアゲート、ノアゲートから選ばれてい
    ることを特徴とする請求項１記載の論理回路。
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