JPH07198790A - 半導体集積論理回路及びネットリスト変換方式 - Google Patents
半導体集積論理回路及びネットリスト変換方式Info
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- JPH07198790A JPH07198790A JP5336020A JP33602093A JPH07198790A JP H07198790 A JPH07198790 A JP H07198790A JP 5336020 A JP5336020 A JP 5336020A JP 33602093 A JP33602093 A JP 33602093A JP H07198790 A JPH07198790 A JP H07198790A
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- circuit
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318583—Design for test
- G01R31/318586—Design for test with partial scan or non-scannable parts
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Abstract
(57)【要約】
【目的】 パーシャルスキャンテスト法において、シフ
ト動作時に、回路全体が変化しないようにするために、
回路の増大が少なく、かつ、遅延の増大が少ない手法を
提供する。 【構成】 パーシャルスキャンパステスト回路におい
て、図１のラッチ回路７、ラッチ回路８のように、パー
シャルスキャンパス回路を構成するフリップフロップ回
路の出力が、直接または、１つ以上の組合せ回路を介し
て、パーシャルスキャンパステスト回路を構成するシフ
トレジスタ回路のフリップフロップ回路以外の順序回路
の制御信号端子に接続される場合、前記パーシャルスキ
ャン回路を構成する。フリップフロップ回路の出力にラ
ッチ回路を挿入する。
ト動作時に、回路全体が変化しないようにするために、
回路の増大が少なく、かつ、遅延の増大が少ない手法を
提供する。 【構成】 パーシャルスキャンパステスト回路におい
て、図１のラッチ回路７、ラッチ回路８のように、パー
シャルスキャンパス回路を構成するフリップフロップ回
路の出力が、直接または、１つ以上の組合せ回路を介し
て、パーシャルスキャンパステスト回路を構成するシフ
トレジスタ回路のフリップフロップ回路以外の順序回路
の制御信号端子に接続される場合、前記パーシャルスキ
ャン回路を構成する。フリップフロップ回路の出力にラ
ッチ回路を挿入する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積論理回路に関
し、特に複数のフリップフロップ回路を縦続接続し、シ
フトレジスタ回路として動作させるパーシャルスキャン
パステスト回路及びその方式に関する。
し、特に複数のフリップフロップ回路を縦続接続し、シ
フトレジスタ回路として動作させるパーシャルスキャン
パステスト回路及びその方式に関する。
【０００２】
【従来の技術】従来この種の半導体集積論理回路におけ
るパーシャルスキャンパステスト方法において、パーシ
ャルスキャンパステスト回路を構成するシフトレジスタ
回路内のフリップフロップ回路に値をセット又は値を読
み出す場合、シフトレジスタ回路のシフト動作によって
値をセットまたは読み出しを行なう。しかし、シフトレ
ジスタ回路の動作によってパーシャルスキャンテスト回
路を構成するフリップフロップ回路以外の順序回路部分
が変化すると、パーシャルスキャンテスト回路に値をセ
ットまたは値を読み出す毎に半導体集積論理回路の状態
が変化してしまうため、テスト不可能になるという欠点
がある。
るパーシャルスキャンパステスト方法において、パーシ
ャルスキャンパステスト回路を構成するシフトレジスタ
回路内のフリップフロップ回路に値をセット又は値を読
み出す場合、シフトレジスタ回路のシフト動作によって
値をセットまたは読み出しを行なう。しかし、シフトレ
ジスタ回路の動作によってパーシャルスキャンテスト回
路を構成するフリップフロップ回路以外の順序回路部分
が変化すると、パーシャルスキャンテスト回路に値をセ
ットまたは値を読み出す毎に半導体集積論理回路の状態
が変化してしまうため、テスト不可能になるという欠点
がある。
【０００３】図３はこの欠点を回避するために、従来か
ら行なわれているパーシャルスキャンテスト回路を構成
するフリップフロップ回路以外の順序回路３９，４０の
クロック信号を止めることができるようにクロック制御
信号４３，４４に応じて動作するクロック制御回路４
１，４２を設けた例である。
ら行なわれているパーシャルスキャンテスト回路を構成
するフリップフロップ回路以外の順序回路３９，４０の
クロック信号を止めることができるようにクロック制御
信号４３，４４に応じて動作するクロック制御回路４
１，４２を設けた例である。
【０００４】また図４は、従来から行なわれている、パ
ーシャルスキャンテスト回路を構成するフリップフロッ
プ回路の出力がシフト動作時に変化しないようにすべて
のフリップフロップ回路の出力が、テスト時に変化しな
いようにラッチ回路５８〜６１を追加した例である。
ーシャルスキャンテスト回路を構成するフリップフロッ
プ回路の出力がシフト動作時に変化しないようにすべて
のフリップフロップ回路の出力が、テスト時に変化しな
いようにラッチ回路５８〜６１を追加した例である。
【０００５】
【発明が解決しようとする課題】この従来のパーシャル
スキャンテスト回路では図３の場合、クロック信号にク
ロック制御用回路４１，４２が挿入されるため、半導体
集積論理回路全体の最高動作速度を下げるという欠点が
ある。また図４の場合パーシャルスキャンパステスト回
路を構成する、回路の面積がラッチ回路５８〜６１の追
加された分だけ大きくなるため、半導体集積論理回路全
体の面積が大きくなるという欠点がある。
スキャンテスト回路では図３の場合、クロック信号にク
ロック制御用回路４１，４２が挿入されるため、半導体
集積論理回路全体の最高動作速度を下げるという欠点が
ある。また図４の場合パーシャルスキャンパステスト回
路を構成する、回路の面積がラッチ回路５８〜６１の追
加された分だけ大きくなるため、半導体集積論理回路全
体の面積が大きくなるという欠点がある。
【０００６】
【課題を解決するための手段】本発明のパーシャルスキ
ャンテスト回路は、パーシャルスキャンパス回路を構成
するフリップフロップ回路の出力が直接または１つ以上
の組合せ回路を介して、パーシャルスキャンパステスト
回路を構成するシフトレジスタ回路のフリップフロップ
回路以外の順序回路の制御信号に接続される場合、前記
パーシャルスキャン回路を構成するフリップフロップ回
路の出力にラッチ回路を挿入し、前記パッシャルスキャ
ン回路を構成するフリップフロップ回路の出力が直接ま
たは１つ以上の組合せ回路を介して、外部出力端子に接
続される場合、前記パーシャルスキャン回路を構成する
フリップフロップ回路の出力にラッチ回路を挿入しない
という特徴を有する。
ャンテスト回路は、パーシャルスキャンパス回路を構成
するフリップフロップ回路の出力が直接または１つ以上
の組合せ回路を介して、パーシャルスキャンパステスト
回路を構成するシフトレジスタ回路のフリップフロップ
回路以外の順序回路の制御信号に接続される場合、前記
パーシャルスキャン回路を構成するフリップフロップ回
路の出力にラッチ回路を挿入し、前記パッシャルスキャ
ン回路を構成するフリップフロップ回路の出力が直接ま
たは１つ以上の組合せ回路を介して、外部出力端子に接
続される場合、前記パーシャルスキャン回路を構成する
フリップフロップ回路の出力にラッチ回路を挿入しない
という特徴を有する。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の半導体集積論理回路に使用されるパ
ーシャルスキャンパステスト回路の一実施例を示すブロ
ック図である。
る。図１は本発明の半導体集積論理回路に使用されるパ
ーシャルスキャンパステスト回路の一実施例を示すブロ
ック図である。
【０００８】図１において、フリップフロップ回路１，
２…ｎはセレクタ回路、４，５…ｍを介すことにより、
スキャンパステスト時にはシフトレジスタ構成となる。
かかる構成において、フリップフロップ１の出力は、組
合せ回路１１を介してスキャンパス構成外の順序回路で
あるフリップフロップ９のクロック端子に接続されてい
るため、その出力内容が変化しないようにフリップフロ
ップ１の出力を格納するラッチ回路７を設ける。同様に
して、フリップフロップ３の出力は直接スキャンパス構
成外の順序回路であるフリップフロップ１０のクロック
端子に接続されているため、フリップフロップ３の出力
にラッチ回路８を挿入する。
２…ｎはセレクタ回路、４，５…ｍを介すことにより、
スキャンパステスト時にはシフトレジスタ構成となる。
かかる構成において、フリップフロップ１の出力は、組
合せ回路１１を介してスキャンパス構成外の順序回路で
あるフリップフロップ９のクロック端子に接続されてい
るため、その出力内容が変化しないようにフリップフロ
ップ１の出力を格納するラッチ回路７を設ける。同様に
して、フリップフロップ３の出力は直接スキャンパス構
成外の順序回路であるフリップフロップ１０のクロック
端子に接続されているため、フリップフロップ３の出力
にラッチ回路８を挿入する。
【０００９】一方、フリップフロップ２の出力は組合せ
回路１２を介して出力端子またはスキャンパス構成外の
順序回路であるフリップフロップ１０のデータ端子に接
続されているため、フリップフロップ３の出力にはラッ
チ回路を挿入していない。同様にしてフリップフロップ
ｎの出力もラッチ回路を挿入していない。
回路１２を介して出力端子またはスキャンパス構成外の
順序回路であるフリップフロップ１０のデータ端子に接
続されているため、フリップフロップ３の出力にはラッ
チ回路を挿入していない。同様にしてフリップフロップ
ｎの出力もラッチ回路を挿入していない。
【００１０】このような回路構成においては、スキャン
イン１３からスキャンアウト１６に至るシフトレジスタ
構成においてフリップフロップ１，２…ｎに値をセット
するまたはフリップフロップ１，２…ｎの値を読み出す
ためにシフト動作を行っても、半導体集積回路全体の状
態は保存される。
イン１３からスキャンアウト１６に至るシフトレジスタ
構成においてフリップフロップ１，２…ｎに値をセット
するまたはフリップフロップ１，２…ｎの値を読み出す
ためにシフト動作を行っても、半導体集積回路全体の状
態は保存される。
【００１１】図２に本発明のパーシャルスキャンをコン
ピュータ上の回路接続情報を用いて構成するためのフロ
ーチャートを示す。ステップ１（２１）においてスキャ
ンパス構成外の検査未了の１つの順序回路を選択しその
クロック信号を外部入力端子または、スキャンパス構成
内のフリップフロップ回路の出力端子にたどりつくまで
トレースする。ここでスキャンパス構成内のフリップフ
ロップ回路の出力端子にたどりついた場合（ステップ
２）は、すでにラッチ回路が挿入されているかどうかを
検査し（ステップ３）挿入未了の場合はラッチ回路を挿
入する。ここで言う挿入未了の場合とは、別々のスキャ
ンパス構成外の順序回路のクロック信号が同じスキャン
パス構成内のフリップフロップにたどりつく場合がある
ためすでに挿入されている場合をのぞく意味をもつ。す
べてのスキャンパス構成外の順序回路を検査したかどう
かを知らべ（ステップ５）すべて検査されていれば終了
し、そうでなければステップ１にもどる。このようなフ
ローを用いることによってコンピュータ上の回路接続情
報において本発明におけるパーシャルスキャンテスト回
路を構成することができる。
ピュータ上の回路接続情報を用いて構成するためのフロ
ーチャートを示す。ステップ１（２１）においてスキャ
ンパス構成外の検査未了の１つの順序回路を選択しその
クロック信号を外部入力端子または、スキャンパス構成
内のフリップフロップ回路の出力端子にたどりつくまで
トレースする。ここでスキャンパス構成内のフリップフ
ロップ回路の出力端子にたどりついた場合（ステップ
２）は、すでにラッチ回路が挿入されているかどうかを
検査し（ステップ３）挿入未了の場合はラッチ回路を挿
入する。ここで言う挿入未了の場合とは、別々のスキャ
ンパス構成外の順序回路のクロック信号が同じスキャン
パス構成内のフリップフロップにたどりつく場合がある
ためすでに挿入されている場合をのぞく意味をもつ。す
べてのスキャンパス構成外の順序回路を検査したかどう
かを知らべ（ステップ５）すべて検査されていれば終了
し、そうでなければステップ１にもどる。このようなフ
ローを用いることによってコンピュータ上の回路接続情
報において本発明におけるパーシャルスキャンテスト回
路を構成することができる。
【００１２】なお、ここでいうラッチ回路の挿入は、フ
リップフロップ回路内に同様の機能を有する別のフリッ
プフロップ回路に置きかえる方法を用いても本発明を逸
脱しないことは言うまでもない。また順序回路の制御端
子とはクロック信号のみならず、セット信号、リセット
信号を含むことは言うまでもない。
リップフロップ回路内に同様の機能を有する別のフリッ
プフロップ回路に置きかえる方法を用いても本発明を逸
脱しないことは言うまでもない。また順序回路の制御端
子とはクロック信号のみならず、セット信号、リセット
信号を含むことは言うまでもない。
【００１３】
【発明の効果】以上説明したように本発明はパーシャル
スキャンテストを半導体集積論理回路に採用する場合、
図４に示す従来例にくらべ、半導体集積回路の回路内容
にもよるが、追加するラッチ回路の数は５０％以下にな
る。また、図３に示す従来例では、クロックの制御回路
として、トランスファーゲートを用いた場合、０．５μ
プロセスでは約０．５ｎｓ増加し、全体の動作速度を下
げるが、これにくらべパーシャルスキャン回路以外の順
序回路のクロックの遅延が増すことがない。かつ、図２
に示すようにコンピュータ上の簡単なフローによって本
構成が実現できるという効果を有する。
スキャンテストを半導体集積論理回路に採用する場合、
図４に示す従来例にくらべ、半導体集積回路の回路内容
にもよるが、追加するラッチ回路の数は５０％以下にな
る。また、図３に示す従来例では、クロックの制御回路
として、トランスファーゲートを用いた場合、０．５μ
プロセスでは約０．５ｎｓ増加し、全体の動作速度を下
げるが、これにくらべパーシャルスキャン回路以外の順
序回路のクロックの遅延が増すことがない。かつ、図２
に示すようにコンピュータ上の簡単なフローによって本
構成が実現できるという効果を有する。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明のコンピュータ上のフローチャート。
【図３】従来例を示すブロック図。
【図４】他の従来例を示すブロック図。
１〜３，ｎ，９，１０，３１〜３４，５０〜５３ フ
リップフロップ回路 ４〜６，ｍ，３５〜３８，５４〜５７ セ
レクタ回路 ７，８，５８〜６１ ラ
ッチ回路 １１，１２，４５，６４ 組
合せ回路 ３９，４０，６２，６３ 順
序回路 ４１，４２ ク
ロック制御回路 ４３，４４ ク
ロック制御信号 １３，４６，６５ ス
キャンイン １４，４７，６６ モ
ードセレクタ １５，４８，６７ ス
キャンクロック １６，４９，６８ ス
キャンアウト １７，５０，６９ 入
力端子 １８，５１，７０ 出
力端子
リップフロップ回路 ４〜６，ｍ，３５〜３８，５４〜５７ セ
レクタ回路 ７，８，５８〜６１ ラ
ッチ回路 １１，１２，４５，６４ 組
合せ回路 ３９，４０，６２，６３ 順
序回路 ４１，４２ ク
ロック制御回路 ４３，４４ ク
ロック制御信号 １３，４６，６５ ス
キャンイン １４，４７，６６ モ
ードセレクタ １５，４８，６７ ス
キャンクロック １６，４９，６８ ス
キャンアウト １７，５０，６９ 入
力端子 １８，５１，７０ 出
力端子
Claims (2)
- 【請求項１】 内部に存在する複数のフリップフロップ
回路を縦続接続し、シフトレジスタ回路として動作させ
る、パーシャルスキャンパステスト回路を構成すること
が可能な半導体集積論理回路において、前記パーシャル
スキャンパス回路を構成するフリップフロップ回路の出
力が、直接または１つ以上の組合せ回路を介して、パー
シャルスキャンパステスト回路を構成するシフトレジス
タ回路のフリップフロップ回路以外の順序回路の制御信
号端子に接続されている時には、前記パーシャルスキャ
ン回路を構成するフリップフロップ回路の出力にラッチ
回路を挿入し、前記パーシャルスキャン回路を構成する
フリップフロップ回路の出力が直接または１つ以上の組
合せ回路を介して、外部出力端子に接続される時には、
前記パーシャルスキャン回路を構成するフリップフロッ
プ回路の出力にラッチ回路を挿入することなく出力する
ことを特徴とする半導体集積論理回路。 - 【請求項２】 パーシャルスキャンパステスト回路を構
成するシフトレジスタ回路のフリップフロップ回路以外
のフリップフロップ回路のクロック信号をトレースし、
パーシャルスキャンパステスト回路を構成するシフトレ
ジスタ回路のフリップフロップ回路の出力に接続されて
いる場合、前記フリップフロップ回路の出力にラッチ回
路を挿入する半導体集積論理回路構成用ネットリスト変
換方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336020A JP2778443B2 (ja) | 1993-12-28 | 1993-12-28 | スキャンパステスト回路の最適化方法 |
| US08/364,224 US5726998A (en) | 1993-12-28 | 1994-12-27 | Partial scan path test of a semiconductor logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336020A JP2778443B2 (ja) | 1993-12-28 | 1993-12-28 | スキャンパステスト回路の最適化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07198790A true JPH07198790A (ja) | 1995-08-01 |
| JP2778443B2 JP2778443B2 (ja) | 1998-07-23 |
Family
ID=18294869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336020A Expired - Fee Related JP2778443B2 (ja) | 1993-12-28 | 1993-12-28 | スキャンパステスト回路の最適化方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726998A (ja) |
| JP (1) | JP2778443B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998049572A1 (fr) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Dispositif a circuit logique et procede d'essai de celui-ci |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3691170B2 (ja) * | 1996-08-30 | 2005-08-31 | 株式会社ルネサステクノロジ | テスト回路 |
| US6205566B1 (en) * | 1997-07-23 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored |
| US6370664B1 (en) * | 1998-10-29 | 2002-04-09 | Agere Systems Guardian Corp. | Method and apparatus for partitioning long scan chains in scan based BIST architecture |
| US7178049B2 (en) * | 2002-04-24 | 2007-02-13 | Medius, Inc. | Method for multi-tasking multiple Java virtual machines in a secure environment |
| US7299391B2 (en) * | 2002-10-29 | 2007-11-20 | Faraday Technology Corp. | Circuit for control and observation of a scan chain |
| JP2011149775A (ja) * | 2010-01-20 | 2011-08-04 | Renesas Electronics Corp | 半導体集積回路及びコアテスト回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338179A (ja) * | 1986-08-04 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257201A (en) * | 1987-03-20 | 1993-10-26 | International Business Machines Corporation | Method to efficiently reduce the number of connections in a circuit |
| US5043986A (en) * | 1989-05-18 | 1991-08-27 | At&T Bell Laboratories | Method and integrated circuit adapted for partial scan testability |
| US5132974A (en) * | 1989-10-24 | 1992-07-21 | Silc Technologies, Inc. | Method and apparatus for designing integrated circuits for testability |
| JPH04211871A (ja) * | 1990-05-02 | 1992-08-03 | Toshiba Corp | 論理設計の検証支援システム |
| JPH05121666A (ja) * | 1991-10-29 | 1993-05-18 | Nec Corp | 半導体集積論理回路 |
| JP2522140B2 (ja) * | 1992-11-18 | 1996-08-07 | 日本電気株式会社 | 論理回路 |
| US5513118A (en) * | 1993-08-25 | 1996-04-30 | Nec Usa, Inc. | High level synthesis for partial scan testing |
-
1993
- 1993-12-28 JP JP5336020A patent/JP2778443B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/364,224 patent/US5726998A/en not_active Expired - Fee Related
Patent Citations (1)
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|---|---|---|---|---|
| JPS6338179A (ja) * | 1986-08-04 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2778443B2 (ja) | 1998-07-23 |
| US5726998A (en) | 1998-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |
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