JPH04211871A - 論理設計の検証支援システム - Google Patents
論理設計の検証支援システムInfo
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/318357—Simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、論理回路を設計する
際に必要な、テストパターンの作成及び機能シミュレー
ションを自動で行う論理設計の検証支援システムに関す
る。
際に必要な、テストパターンの作成及び機能シミュレー
ションを自動で行う論理設計の検証支援システムに関す
る。
【０００３】
【従来の技術】論理回路を設計する際、設計した論理回
路をシミュレーションなどによって評価するため、テス
トパターンの作成が必要である。また、論理回路を設計
する手段として、既存の論理ゲートを多数組み合わせる
ことによって論理回路を設計する手段がある。この手段
によって設計した論理回路のテストパターンの作成方法
には、組合せ回路で用いられる方法と順序回路で用いら
れる方法とがある。
路をシミュレーションなどによって評価するため、テス
トパターンの作成が必要である。また、論理回路を設計
する手段として、既存の論理ゲートを多数組み合わせる
ことによって論理回路を設計する手段がある。この手段
によって設計した論理回路のテストパターンの作成方法
には、組合せ回路で用いられる方法と順序回路で用いら
れる方法とがある。
【０００４】組合せ回路で用いられるテスト入力作成方
法には、Ｄアルゴリズム、ＥＮＦ法、Ｐｏａｇｅの方法
、ブール微分法、ランダムテスト作成方法、あるいはＰ
ＯＤＥＭ法などがある。また、順序回路で用いられるテ
スト作成方法には、Ｐｏａｇｅの方法、ランダムテスト
作成方法、あるいはコンパクトテスト法などがある。 このような、論理ゲートを対象にしたテストパターン作
成方法は、制御信号とデータの区別がつかず、あらゆる
情報に関するテストパターンを同時に作成してしまう。 これにより、実用される５０Ｋゲート以上の大規模な論
理回路では、作成されるテストパターンが膨大な量にな
る。このため、上述した作成方法を使用できる論理回路
の規模が、１０Ｋゲート以下に制限されてしなう。
法には、Ｄアルゴリズム、ＥＮＦ法、Ｐｏａｇｅの方法
、ブール微分法、ランダムテスト作成方法、あるいはＰ
ＯＤＥＭ法などがある。また、順序回路で用いられるテ
スト作成方法には、Ｐｏａｇｅの方法、ランダムテスト
作成方法、あるいはコンパクトテスト法などがある。 このような、論理ゲートを対象にしたテストパターン作
成方法は、制御信号とデータの区別がつかず、あらゆる
情報に関するテストパターンを同時に作成してしまう。 これにより、実用される５０Ｋゲート以上の大規模な論
理回路では、作成されるテストパターンが膨大な量にな
る。このため、上述した作成方法を使用できる論理回路
の規模が、１０Ｋゲート以下に制限されてしなう。
【０００５】以上の、既存の論理ゲートを多数組み合わ
せることによって論理回路を設計する手段と異なり、所
望する論理機能をレジスタトランスファレベルのハード
ウェア言語よって記述し、この記述文から論理ゲートを
合成して設計する手段が知られている。この手段によっ
て設計した論理回路のテストパターンは、記述文から構
成した機能設計データベースを基に作成している。これ
は、レジスタ間のデータ転送を中心においた設計レベル
で、テストパターンを作成する方法である。このテスト
パターン作成方法に関し、以下の文献がある。Ｔ．ＬＩ
Ｎ ＆ Ｓ．Ｙ．Ｈ．ＳＵ， Ｔｈｅ Ｓ−Ａｌｇｏｒ
ｉｔｈｍ：Ａ Ｐｒｏｍｉｓｉｎｇ Ｓｏｌｕｔｉｏｎ
ｆｏｒ Ｓｙｓｔｅｍａｔｉｃ Ｆｕｎｃｔｉｏｎａ
ｌ Ｔｅｓｔ Ｇｅｎｅｒａｔｉｏｎ”，ＩＥＥＥ Ｔ
ＲＡＮＳ．ｏｎＣＯＮＰＵＴＥＲ−ＡＩＤＥＤ ＤＥＳ
ＩＧＮ，ＶＯＬ．ＣＡＤ−４，Ｎｏ３，Ｊｕｌｙ１９８
５ 機能設計データベースは、各記述文を表現する文対
応表、各記述文が表す機能を有する構成要素を表現する
回路構成要素表、あるいは記述文相互間の従属関係を表
現する従属関係表などから構成されている。従来の文対
応表には、記述文の種類を意味する属性が付加されてい
なかった。このため、テストパターンを作成する際、信
号の区別がつかずあらゆる情報に関するテストパターン
を同時に作成していた。
せることによって論理回路を設計する手段と異なり、所
望する論理機能をレジスタトランスファレベルのハード
ウェア言語よって記述し、この記述文から論理ゲートを
合成して設計する手段が知られている。この手段によっ
て設計した論理回路のテストパターンは、記述文から構
成した機能設計データベースを基に作成している。これ
は、レジスタ間のデータ転送を中心においた設計レベル
で、テストパターンを作成する方法である。このテスト
パターン作成方法に関し、以下の文献がある。Ｔ．ＬＩ
Ｎ ＆ Ｓ．Ｙ．Ｈ．ＳＵ， Ｔｈｅ Ｓ−Ａｌｇｏｒ
ｉｔｈｍ：Ａ Ｐｒｏｍｉｓｉｎｇ Ｓｏｌｕｔｉｏｎ
ｆｏｒ Ｓｙｓｔｅｍａｔｉｃ Ｆｕｎｃｔｉｏｎａ
ｌ Ｔｅｓｔ Ｇｅｎｅｒａｔｉｏｎ”，ＩＥＥＥ Ｔ
ＲＡＮＳ．ｏｎＣＯＮＰＵＴＥＲ−ＡＩＤＥＤ ＤＥＳ
ＩＧＮ，ＶＯＬ．ＣＡＤ−４，Ｎｏ３，Ｊｕｌｙ１９８
５ 機能設計データベースは、各記述文を表現する文対
応表、各記述文が表す機能を有する構成要素を表現する
回路構成要素表、あるいは記述文相互間の従属関係を表
現する従属関係表などから構成されている。従来の文対
応表には、記述文の種類を意味する属性が付加されてい
なかった。このため、テストパターンを作成する際、信
号の区別がつかずあらゆる情報に関するテストパターン
を同時に作成していた。
【０００６】一方、論理回路を設計する際には、テスト
パターン作成と同様に、このテストパターンを用いて行
う機能シミュレーションも重要である。従来から、論理
システムのシミュレーションとしてレベルソート法とイ
ベント・ドリブン法の２つの方法が知られている。
パターン作成と同様に、このテストパターンを用いて行
う機能シミュレーションも重要である。従来から、論理
システムのシミュレーションとしてレベルソート法とイ
ベント・ドリブン法の２つの方法が知られている。
【０００７】レベルソート法は論理回路の構成要素に入
力端子からの段数によりレベル付けを行い、このレベル
番号を基にして全要素の評価（ＡＮＤゲートやＯＲゲー
トなどの動作評価）順序を決定し、各入力ベクトル（１
時刻におけるテストパターン）毎に全要素を一回ずつ評
価してシミュレーションを実行する方法である。一般に
、コンパイル方式によって実現されることが多く、ハー
ドウェア記述を直接、または汎用のプログラミング言語
を介して、シーケンシャルなマシンコードに変換して実
行するため、イベント（信号値の変化）の管理を行う必
要がなく非常に効率よくシミュレーションを行う。しか
しながら、非同期回路の取扱いが困難であるため、その
適用範囲が簡単な組み合わせ回路と同期回路に制限され
てしまう。
力端子からの段数によりレベル付けを行い、このレベル
番号を基にして全要素の評価（ＡＮＤゲートやＯＲゲー
トなどの動作評価）順序を決定し、各入力ベクトル（１
時刻におけるテストパターン）毎に全要素を一回ずつ評
価してシミュレーションを実行する方法である。一般に
、コンパイル方式によって実現されることが多く、ハー
ドウェア記述を直接、または汎用のプログラミング言語
を介して、シーケンシャルなマシンコードに変換して実
行するため、イベント（信号値の変化）の管理を行う必
要がなく非常に効率よくシミュレーションを行う。しか
しながら、非同期回路の取扱いが困難であるため、その
適用範囲が簡単な組み合わせ回路と同期回路に制限され
てしまう。
【０００８】これに対し、イベント・ドリブン法は信号
値の変化を伝搬させながら入力に変化の生じた要素のみ
を評価してシミュレーションを実行する方法である。こ
の方法では、非同期回路も容易に取り扱うことが可能で
、さらにタイミング解析等の機能も容易に付加すること
が可能であることから広く用いらている。しかしながら
、一般にインタープリタ方式で実現されることが多く、
レベルソート法に比べて効率が悪いため評価時間が長く
なったり、イベント管理のためのオーバーヘッド、すな
わち回路動作の制御時間が必要以上にかかる。さらに、
多入力要素の各入力までの入力端子からの段数の違いに
より、無駄な評価が生じてしまう。
値の変化を伝搬させながら入力に変化の生じた要素のみ
を評価してシミュレーションを実行する方法である。こ
の方法では、非同期回路も容易に取り扱うことが可能で
、さらにタイミング解析等の機能も容易に付加すること
が可能であることから広く用いらている。しかしながら
、一般にインタープリタ方式で実現されることが多く、
レベルソート法に比べて効率が悪いため評価時間が長く
なったり、イベント管理のためのオーバーヘッド、すな
わち回路動作の制御時間が必要以上にかかる。さらに、
多入力要素の各入力までの入力端子からの段数の違いに
より、無駄な評価が生じてしまう。
【０００９】図１３乃至図１５を用いて、従来のイベン
ト・ドリブン方式によるシミュレータを説明する。図１
３に示すシミュレータ１３０は、機能設計データベース
１３１，イベントバッファ１３２、イベント評価部１３
３、イベント登録部１３４等から構成されている。図１
４は、ハードウェア記述の一例であり、記述１４０は、
入力端子Ａ，Ｂ，Ｃ，Ｄ、出力端子Ｚ、内部信号Ｓ１，
Ｓ２，Ｓ３、及び文１４１（Ｓ１＝Ａ＆Ｂ），文１４２
（Ｓ２＝Ｓ１＆Ｃ），文１４３（Ｓ３＝Ｓ２＆Ｄ），文
１４４（Ｚ＝Ｓ３）からなっている。なお、この文には
、データ転送文や条件文などがある。
ト・ドリブン方式によるシミュレータを説明する。図１
３に示すシミュレータ１３０は、機能設計データベース
１３１，イベントバッファ１３２、イベント評価部１３
３、イベント登録部１３４等から構成されている。図１
４は、ハードウェア記述の一例であり、記述１４０は、
入力端子Ａ，Ｂ，Ｃ，Ｄ、出力端子Ｚ、内部信号Ｓ１，
Ｓ２，Ｓ３、及び文１４１（Ｓ１＝Ａ＆Ｂ），文１４２
（Ｓ２＝Ｓ１＆Ｃ），文１４３（Ｓ３＝Ｓ２＆Ｄ），文
１４４（Ｚ＝Ｓ３）からなっている。なお、この文には
、データ転送文や条件文などがある。
【００１０】いま、図１５に示すように、Ａ，Ｂ，Ｄの
値が“１”でＣの値が“０”の状態から、時刻Ｔ１に入
力端子Ａに“０”、Ｃに“１”がテストパターン１４５
として入力されたとする。外部から入力されたこのテス
トパターン１４５によってＡ，Ｃのイベントが生成され
、イベント情報がイベントバッファ１３２に格納される
。イベント評価部１３３は、イベントバッファ１３２に
格納されているＡとＣのイベント情報を取り出し、文１
４１と文１４２を評価する。その結果、内部信号Ｓ１と
Ｓ２にイベントが生じるため、イベント登録部１３４は
Ｓ１とＳ２のイベントをバッファ１３２に登録する。
値が“１”でＣの値が“０”の状態から、時刻Ｔ１に入
力端子Ａに“０”、Ｃに“１”がテストパターン１４５
として入力されたとする。外部から入力されたこのテス
トパターン１４５によってＡ，Ｃのイベントが生成され
、イベント情報がイベントバッファ１３２に格納される
。イベント評価部１３３は、イベントバッファ１３２に
格納されているＡとＣのイベント情報を取り出し、文１
４１と文１４２を評価する。その結果、内部信号Ｓ１と
Ｓ２にイベントが生じるため、イベント登録部１３４は
Ｓ１とＳ２のイベントをバッファ１３２に登録する。
【００１１】以下同様に、Ｓ１とＳ２のイベントにより
文１４２と文１４３を評価して内部信号Ｓ２とＳ３のイ
ベントを登録、Ｓ２とＳ３のイベントにより文１４３と
文１４４を評価して内部信号Ｓ３と出力端子Ｚのイベン
トを登録、最後に、Ｓ３のイベントにより文１４４を評
価して出力端子Ｚのイベントを登録する。Ｚのイベント
により評価される文はないので、これで時刻Ｔ１におけ
る１ベクトル分のシミュレーションが終了する。以上か
ら分かるように、このシミュレータ１３０では、文１４
２〜文１４４を２回ずつ評価している。
文１４２と文１４３を評価して内部信号Ｓ２とＳ３のイ
ベントを登録、Ｓ２とＳ３のイベントにより文１４３と
文１４４を評価して内部信号Ｓ３と出力端子Ｚのイベン
トを登録、最後に、Ｓ３のイベントにより文１４４を評
価して出力端子Ｚのイベントを登録する。Ｚのイベント
により評価される文はないので、これで時刻Ｔ１におけ
る１ベクトル分のシミュレーションが終了する。以上か
ら分かるように、このシミュレータ１３０では、文１４
２〜文１４４を２回ずつ評価している。
【００１２】
【発明が解決しようとする課題】レジスタトランスファ
レベルでのテストパターン作成方法では、実用される複
雑な論理回路では作成されるデータパスが多数にのぼる
。このため、従来のテストパターン作成方法は、単純な
論理回路であれば使用可能であるが、近年の大規模な論
理回路に使用するのは不可能であった。また、従来のレ
ベルソート法によるシミュレータは、非同期回路の取扱
いが困難であり、イベント・ドリブン法は、無駄な評価
時間が生じてしまうという欠点があった。
レベルでのテストパターン作成方法では、実用される複
雑な論理回路では作成されるデータパスが多数にのぼる
。このため、従来のテストパターン作成方法は、単純な
論理回路であれば使用可能であるが、近年の大規模な論
理回路に使用するのは不可能であった。また、従来のレ
ベルソート法によるシミュレータは、非同期回路の取扱
いが困難であり、イベント・ドリブン法は、無駄な評価
時間が生じてしまうという欠点があった。
【００１３】そこでこの発明は、このような従来の事情
に鑑みてなされたものであり、その目的とするところは
、大規模な論理回路であっても作成されるテストパター
ンをもれなくかつ高速に自動作成すると共に、無駄な評
価時間を無くして高速にシミュレーションを行うことに
より、論理回路の設計時間を短縮させることができる論
理設計の検証支援システムを提供することにある。
に鑑みてなされたものであり、その目的とするところは
、大規模な論理回路であっても作成されるテストパター
ンをもれなくかつ高速に自動作成すると共に、無駄な評
価時間を無くして高速にシミュレーションを行うことに
より、論理回路の設計時間を短縮させることができる論
理設計の検証支援システムを提供することにある。
【００１４】［発明の構成］
【００１５】
【課題を解決するための手段】上記目的を達成させるた
め、この発明は、所望する論理機能を表す記述文から、
各記述文を表現する文対応表と、各記述文が表す機能を
有する構成要素を表現する回路構成要素表と、記述文相
互間の従属関係を表現する従属関係表と、前記文対応表
と前記回路構成要素表との対応関係を表現する対応関係
表とを用いて、所望する論理機能を有する論理回路のテ
ストパターンを作成する際に、前記文対応表に、各記述
文の種類に応じた属性を付加し、記述文の右辺を表現す
る右辺表現表と、右辺が表す機能を有する回路構成要素
と前記文対応表との対応関係を表現する右辺対応関係表
と、左辺に記述されている回路構成要素と前記文対応表
との対応関係を表現する左辺対応関係表とを用いて、任
意の属性に関するテストパターンを作成するように構成
されている。
め、この発明は、所望する論理機能を表す記述文から、
各記述文を表現する文対応表と、各記述文が表す機能を
有する構成要素を表現する回路構成要素表と、記述文相
互間の従属関係を表現する従属関係表と、前記文対応表
と前記回路構成要素表との対応関係を表現する対応関係
表とを用いて、所望する論理機能を有する論理回路のテ
ストパターンを作成する際に、前記文対応表に、各記述
文の種類に応じた属性を付加し、記述文の右辺を表現す
る右辺表現表と、右辺が表す機能を有する回路構成要素
と前記文対応表との対応関係を表現する右辺対応関係表
と、左辺に記述されている回路構成要素と前記文対応表
との対応関係を表現する左辺対応関係表とを用いて、任
意の属性に関するテストパターンを作成するように構成
されている。
【００１６】さらに、この発明は、ハードウェア記述言
語によってモデル化された論理システムの動作を模擬す
る機能シミュレーションを行う際に、ハードウェア記述
の各文に入力端子からの段数に応じたレベル番号を割り
付けるレベル番号割り付け手段と、前記入力端子に入力
されるテストパターンの変化によって実行すべき文を抽
出する文抽出手段と、抽出された文を保持する抽出文保
持手段と、この抽出文保持手段に保持されている文のう
ちレベル番号の最小の文を取り出して評価する文評価手
段と、この文評価手段による評価の結果、新たに発生し
たテストパターンの変化によって実行すべき文を前記抽
出文保持手段に追加する文追加手段とからなる機能シミ
ュレータを備えた構成となっている。
語によってモデル化された論理システムの動作を模擬す
る機能シミュレーションを行う際に、ハードウェア記述
の各文に入力端子からの段数に応じたレベル番号を割り
付けるレベル番号割り付け手段と、前記入力端子に入力
されるテストパターンの変化によって実行すべき文を抽
出する文抽出手段と、抽出された文を保持する抽出文保
持手段と、この抽出文保持手段に保持されている文のう
ちレベル番号の最小の文を取り出して評価する文評価手
段と、この文評価手段による評価の結果、新たに発生し
たテストパターンの変化によって実行すべき文を前記抽
出文保持手段に追加する文追加手段とからなる機能シミ
ュレータを備えた構成となっている。
【００１７】
【作用】上記構成において、この発明におけるテストパ
ターンの作成方法は、まず、レジスタトランスファレベ
ルのハードウェア記述言語を用いて所望する論理機能を
表す。次に、この記述文から、機能設計データベースを
構成する。この機能設計データベースは、文対応表、回
路構成要素表、従属関係表、右辺表現表、右辺対応関係
表、および左辺対応関係表によるネット構造となってい
る。各記述文を表現する文対応表には、各記述文の種類
、例えば条件文、状態遷移文などに応じた属性を付加す
る。任意の属性と回路構成要素を指定することにより、
特定の情報に関するテストパターンのみを作成している
。
ターンの作成方法は、まず、レジスタトランスファレベ
ルのハードウェア記述言語を用いて所望する論理機能を
表す。次に、この記述文から、機能設計データベースを
構成する。この機能設計データベースは、文対応表、回
路構成要素表、従属関係表、右辺表現表、右辺対応関係
表、および左辺対応関係表によるネット構造となってい
る。各記述文を表現する文対応表には、各記述文の種類
、例えば条件文、状態遷移文などに応じた属性を付加す
る。任意の属性と回路構成要素を指定することにより、
特定の情報に関するテストパターンのみを作成している
。
【００１８】また、この発明の機能シミュレータは、シ
ミュレーション実行前にハードウェア記述の解析を行い
、各文に入力端子からの段数に応じたレベル番号を割り
付け、シミュレータの内部データ構造に変換しておく。 シミュレーションの実行においては、まず外部から入力
されたテストパターンの１時刻分の変化により、直接パ
ターンが変化する文を全て拾い出してバッファに保持す
る。次に、バッファのなかでレベル番号の最小の文を全
て取り出して評価する。評価の結果、新たにパターンの
変化が発生した場合、このイベントによって直接パター
ンが変化する文を全て拾い出しバッファに追加する。追
加された文を含むバッファ中の文のうち、レベル番号の
最小の文の評価と新たに発生したイベントによって評価
すべき文の追加を繰り返す。全ての文の評価が終了して
バッファが空になったら、１時刻分のシミュレーション
を終了している。
ミュレーション実行前にハードウェア記述の解析を行い
、各文に入力端子からの段数に応じたレベル番号を割り
付け、シミュレータの内部データ構造に変換しておく。 シミュレーションの実行においては、まず外部から入力
されたテストパターンの１時刻分の変化により、直接パ
ターンが変化する文を全て拾い出してバッファに保持す
る。次に、バッファのなかでレベル番号の最小の文を全
て取り出して評価する。評価の結果、新たにパターンの
変化が発生した場合、このイベントによって直接パター
ンが変化する文を全て拾い出しバッファに追加する。追
加された文を含むバッファ中の文のうち、レベル番号の
最小の文の評価と新たに発生したイベントによって評価
すべき文の追加を繰り返す。全ての文の評価が終了して
バッファが空になったら、１時刻分のシミュレーション
を終了している。
【００１９】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。図１は、この発明の論理設計の検証支援システム
全体のブロック図である。同図において、記述格納部１
は、所望する論理機能を表すレジスタトランスファレベ
ルの記述文を格納するところである。コンパイラ３は、
記述格納部１に格納されている記述文を、機能設計デー
タベース５に変換するものである。機能設計データベー
ス５は、テストパターン作成の中心となるところであり
、詳細は後述するが、各記述文に基づいて作成される各
種表から構成されている。テストパターン作成システム
７は、機能設計データベース５を基にしてテストパター
ンを作成するところである。テストパターン格納部９は
、作成されたテストパターンを格納するものである。 シミュレータ８は、機能設計データベース５に格納され
ているデータと、テストパターン格納部９に格納されて
いるテストパターンとを用いてシミュレーションを行う
ものである。表示部１１は、テストパターン作成中にお
いて、機能設計データベース５から抽出されたデータを
表示するところである。
する。図１は、この発明の論理設計の検証支援システム
全体のブロック図である。同図において、記述格納部１
は、所望する論理機能を表すレジスタトランスファレベ
ルの記述文を格納するところである。コンパイラ３は、
記述格納部１に格納されている記述文を、機能設計デー
タベース５に変換するものである。機能設計データベー
ス５は、テストパターン作成の中心となるところであり
、詳細は後述するが、各記述文に基づいて作成される各
種表から構成されている。テストパターン作成システム
７は、機能設計データベース５を基にしてテストパター
ンを作成するところである。テストパターン格納部９は
、作成されたテストパターンを格納するものである。 シミュレータ８は、機能設計データベース５に格納され
ているデータと、テストパターン格納部９に格納されて
いるテストパターンとを用いてシミュレーションを行う
ものである。表示部１１は、テストパターン作成中にお
いて、機能設計データベース５から抽出されたデータを
表示するところである。
【００２０】まず、このように構成された論理設計の検
証支援システムにけるテストパターンの作成方法を以下
に説明する。図２は、機能設計データベース５の詳細な
構成を示すブロック図である。同図に示す機能設計デー
タベース５は、文対応表５１ａ〜５１ｃ、回路構成要素
表５３、従属関係表５５、右辺表現表５７、右辺対応関
係表５９ａ，５９ｂ、および左辺対応関係表５９ｃから
構成されている。この機能設計データベース５は、各表
の接続状態からネット構造となっている。
証支援システムにけるテストパターンの作成方法を以下
に説明する。図２は、機能設計データベース５の詳細な
構成を示すブロック図である。同図に示す機能設計デー
タベース５は、文対応表５１ａ〜５１ｃ、回路構成要素
表５３、従属関係表５５、右辺表現表５７、右辺対応関
係表５９ａ，５９ｂ、および左辺対応関係表５９ｃから
構成されている。この機能設計データベース５は、各表
の接続状態からネット構造となっている。
【００２１】文対応表５１ａ〜５１ｃは、レジスタトラ
ンスファレベルの各記述文を表現するものであり、各記
述文に１対１で対応している。さらに、文対応表５１ａ
〜５１ｃには、各記述文の種類に応じた属性が付加され
る。例えば、タイミング文を表現する文対応表５１ａに
はＣＬＯＣＫ属性が、データ転送文を表現する文対応表
５１ｂにはＤＡＴＡ属性が付加されている。また、文対
応表５１ｃはＩＦ文などの条件文であり、ＣＯＮＤ属性
が付加されている。この他、図示していないが、状態遷
移文にはＳＴＡＴＥ属性が付加される。
ンスファレベルの各記述文を表現するものであり、各記
述文に１対１で対応している。さらに、文対応表５１ａ
〜５１ｃには、各記述文の種類に応じた属性が付加され
る。例えば、タイミング文を表現する文対応表５１ａに
はＣＬＯＣＫ属性が、データ転送文を表現する文対応表
５１ｂにはＤＡＴＡ属性が付加されている。また、文対
応表５１ｃはＩＦ文などの条件文であり、ＣＯＮＤ属性
が付加されている。この他、図示していないが、状態遷
移文にはＳＴＡＴＥ属性が付加される。
【００２２】回路構成要素表５３は、記述文が表す機能
を有する構成要素を表現するものである。具体的には、
例えば外部端子、レジスタ、内部ターミナルなどを表現
する表である。従属関係表５５は、条件付きのデータ転
送文、複合文、条件文の入れ子など、記述文相互間の従
属関係を表現する表である。右辺表現表５７は、記述文
中の右辺を表現するところである。
を有する構成要素を表現するものである。具体的には、
例えば外部端子、レジスタ、内部ターミナルなどを表現
する表である。従属関係表５５は、条件付きのデータ転
送文、複合文、条件文の入れ子など、記述文相互間の従
属関係を表現する表である。右辺表現表５７は、記述文
中の右辺を表現するところである。
【００２３】右辺対応関係表５９ａ，５９ｂは、右辺が
表す機能を有する回路構成要素と、文対応表５１ａ〜５
１ｃとの対応関係を表現するものである。例えば、右辺
対応関係表５９ａは、文対応表５１ｂが２つの回路構成
要素５３に対応していることを示している。また、右辺
対応関係表５９ｂは、文対応表５１ｃが２つの回路構成
要素５３に対応していることを示している。左辺対応関
係表５９ｃは、右辺対応関係表５９と同様に、左辺に記
述されている回路構成要素と文対応表５１ａ〜５１ｃと
の対応関係を表現するものである。このように、機能設
計データベース５は構成されており、次に、具体的なレ
ジスタトランスファレベルの記述文と、この記述文を基
に構成される機能設計データベース５について説明する
。図３（ａ）は記述文の一例であり、図３（ｂ）はその
記述文の意味する回路図を示している。これらの図に示
す記述文は、制御信号Ａが条件を満したとき、ＣＬＫの
入力に伴ってＣをＢに出力することを意味している。 記述中、ＩＦ Ａ，Ｂ＝Ｃ，あるいはＡＴ ＣＬＫ
が、それぞれ１つの記述文である。Ｂ＝Ｃはデータ転送
文であり、等号（＝）で明記されている。また、ＩＦ
Ａは条件文であり、制御信号ＡがＩＦ文で表されてい
る。
表す機能を有する回路構成要素と、文対応表５１ａ〜５
１ｃとの対応関係を表現するものである。例えば、右辺
対応関係表５９ａは、文対応表５１ｂが２つの回路構成
要素５３に対応していることを示している。また、右辺
対応関係表５９ｂは、文対応表５１ｃが２つの回路構成
要素５３に対応していることを示している。左辺対応関
係表５９ｃは、右辺対応関係表５９と同様に、左辺に記
述されている回路構成要素と文対応表５１ａ〜５１ｃと
の対応関係を表現するものである。このように、機能設
計データベース５は構成されており、次に、具体的なレ
ジスタトランスファレベルの記述文と、この記述文を基
に構成される機能設計データベース５について説明する
。図３（ａ）は記述文の一例であり、図３（ｂ）はその
記述文の意味する回路図を示している。これらの図に示
す記述文は、制御信号Ａが条件を満したとき、ＣＬＫの
入力に伴ってＣをＢに出力することを意味している。 記述中、ＩＦ Ａ，Ｂ＝Ｃ，あるいはＡＴ ＣＬＫ
が、それぞれ１つの記述文である。Ｂ＝Ｃはデータ転送
文であり、等号（＝）で明記されている。また、ＩＦ
Ａは条件文であり、制御信号ＡがＩＦ文で表されてい
る。
【００２４】また、図４（ａ）は記述文の他の例であり
、図４（ｂ）はその意味するところの図を示す。この記
述文は、状態遷移を表しており、初期状態はＳＴＴ１で
ある。制御信号Ａが条件を満たした場合は状態がＳＴＴ
２に遷移し、満さない場合はＳＴＴ３に遷移する。さら
に、ＳＴＴ２に遷移した場合は次にＳＴＴ１に状態が移
り、ＳＴＴ３に遷移した場合はＳＴＴ２に移ることを意
味している。記述文中、ＮＥＸＴＳＴＴ２（３あるいは
１）が１つの記述文であり、ＳＴＴ１〜３が右辺となる
。また、状態がコロン（：）で示され、ＮＥＸＴ文によ
って状態遷移が明記されている。このような記述文が記
述格納部１に格納されると、シンタックスチェックなど
の文法上の誤りチェックが行われた後、コンパイラ３に
よって機能設計データベース５に変換される。
、図４（ｂ）はその意味するところの図を示す。この記
述文は、状態遷移を表しており、初期状態はＳＴＴ１で
ある。制御信号Ａが条件を満たした場合は状態がＳＴＴ
２に遷移し、満さない場合はＳＴＴ３に遷移する。さら
に、ＳＴＴ２に遷移した場合は次にＳＴＴ１に状態が移
り、ＳＴＴ３に遷移した場合はＳＴＴ２に移ることを意
味している。記述文中、ＮＥＸＴＳＴＴ２（３あるいは
１）が１つの記述文であり、ＳＴＴ１〜３が右辺となる
。また、状態がコロン（：）で示され、ＮＥＸＴ文によ
って状態遷移が明記されている。このような記述文が記
述格納部１に格納されると、シンタックスチェックなど
の文法上の誤りチェックが行われた後、コンパイラ３に
よって機能設計データベース５に変換される。
【００２５】図５および図６は、図３（ａ）および図４
（ａ）に示した記述文からそれぞれ構成された機能設計
データベース５である。図５に示す機能設計データベー
ス５は、文対応表５１ａ〜５１ｃと、回路構成要素表５
３ａ〜５３ｆから構成されている。文対応表５１ａには
ＣＬＯＣＫ属性が、文対応表５１ｂにはＤＡＴＡ属性が
付加されている。また、文対応表５１ｃには、ＣＯＮＤ
属性が付加されている。回路構成要素表５３ａ〜５３ｄ
は、回路構成要素としてレジスタ＜ＲＥＧ＞を示してい
る。回路構成要素表５３ｅはＡがＴＲＵＥのとき条件が
満されることを、回路構成要素表５３ｆはＣＬＫがＵＰ
のタイミングで入力されることを、それぞれ意味してい
る。
（ａ）に示した記述文からそれぞれ構成された機能設計
データベース５である。図５に示す機能設計データベー
ス５は、文対応表５１ａ〜５１ｃと、回路構成要素表５
３ａ〜５３ｆから構成されている。文対応表５１ａには
ＣＬＯＣＫ属性が、文対応表５１ｂにはＤＡＴＡ属性が
付加されている。また、文対応表５１ｃには、ＣＯＮＤ
属性が付加されている。回路構成要素表５３ａ〜５３ｄ
は、回路構成要素としてレジスタ＜ＲＥＧ＞を示してい
る。回路構成要素表５３ｅはＡがＴＲＵＥのとき条件が
満されることを、回路構成要素表５３ｆはＣＬＫがＵＰ
のタイミングで入力されることを、それぞれ意味してい
る。
【００２６】この機能設計データベース５において、回
路構成要素表５３ａの入力元は文対応表５１ｃであり、
文対応表５１ｃの入力元は回路構成要素表５３ｂである
。また、回路構成要素表５３ａの出力先は文対応表５１
ｃであり、文対応表５１ｃの出力先は回路構成要素表５
３ｂである。文対応表５１ａ、文対応表５１ｂについて
も同様に、回路構成要素表５３ｂ，５３ｃ、５３ｄと入
出力関係にある。文対応表５１ｂ，５１ｃの条件として
回路構成要素表５３ｅが対応し、文対応表５１ａの条件
として回路構成要素表５３ｆが対応している。回路構成
要素表５３ｅの条件が満たされると、文対応表５１ｃ中
の、次の入力元として文対応表５１ｂが指定される。 すなわち、Ａの条件が満たされることにより、Ｃのデー
タがＢに転送される。
路構成要素表５３ａの入力元は文対応表５１ｃであり、
文対応表５１ｃの入力元は回路構成要素表５３ｂである
。また、回路構成要素表５３ａの出力先は文対応表５１
ｃであり、文対応表５１ｃの出力先は回路構成要素表５
３ｂである。文対応表５１ａ、文対応表５１ｂについて
も同様に、回路構成要素表５３ｂ，５３ｃ、５３ｄと入
出力関係にある。文対応表５１ｂ，５１ｃの条件として
回路構成要素表５３ｅが対応し、文対応表５１ａの条件
として回路構成要素表５３ｆが対応している。回路構成
要素表５３ｅの条件が満たされると、文対応表５１ｃ中
の、次の入力元として文対応表５１ｂが指定される。 すなわち、Ａの条件が満たされることにより、Ｃのデー
タがＢに転送される。
【００２７】図６に示す機能設計データベース５は、文
対応表６１ａ〜６１ｄ、回路構成要素表６３ａ〜６３ｆ
、および右辺対応関係表６５ａ〜６５ｄから構成されて
いる。文対応表６１ａ〜６１ｄにはＳＴＡＴＥ属性が付
加されており、それぞれ図４（ａ）中の状態遷移文（Ｎ
ＥＸＴ ＳＴＴ１〜３）を表現している。回路構成要
素表６３ａ〜６３ｃは、記述文の表す回路の状態を１つ
の回路構成要素として表している。回路構成要素表６３
ｄ，６３ｅは状態が遷移する条件を示し、回路構成要素
表６３ｆは状態が遷移するタイミングを示している。 また、右辺対応関係表６５ａ〜６５ｄは、文対応表６１
ａ〜６１ｄが接続する右辺の回路構成要素表６３ａ〜６
３ｃの接続数と、その回路構成要素表名を表している。
対応表６１ａ〜６１ｄ、回路構成要素表６３ａ〜６３ｆ
、および右辺対応関係表６５ａ〜６５ｄから構成されて
いる。文対応表６１ａ〜６１ｄにはＳＴＡＴＥ属性が付
加されており、それぞれ図４（ａ）中の状態遷移文（Ｎ
ＥＸＴ ＳＴＴ１〜３）を表現している。回路構成要
素表６３ａ〜６３ｃは、記述文の表す回路の状態を１つ
の回路構成要素として表している。回路構成要素表６３
ｄ，６３ｅは状態が遷移する条件を示し、回路構成要素
表６３ｆは状態が遷移するタイミングを示している。 また、右辺対応関係表６５ａ〜６５ｄは、文対応表６１
ａ〜６１ｄが接続する右辺の回路構成要素表６３ａ〜６
３ｃの接続数と、その回路構成要素表名を表している。
【００２８】この機能設計データベース５の対応関係の
一部を説明すると、例えば、文対応表６１ａの前の状態
はＳＴＴ１であり、次の状態はＳＴＴ２である。ＳＴＴ
２の状態に遷移する条件としては、ＡがＴＲＵＥである
ことを意味している。また、文対応表６１ｂが次の状態
ＳＴＴ３に遷移する条件としては、ＡがＦＡＬＳＥであ
ることを示している。右辺対応関係表６５ｄは、文対応
表６１ｄが接続する回路構成要素表の数が１であり、そ
れが回路構成要素表６３ｃであることを表している。
一部を説明すると、例えば、文対応表６１ａの前の状態
はＳＴＴ１であり、次の状態はＳＴＴ２である。ＳＴＴ
２の状態に遷移する条件としては、ＡがＴＲＵＥである
ことを意味している。また、文対応表６１ｂが次の状態
ＳＴＴ３に遷移する条件としては、ＡがＦＡＬＳＥであ
ることを示している。右辺対応関係表６５ｄは、文対応
表６１ｄが接続する回路構成要素表の数が１であり、そ
れが回路構成要素表６３ｃであることを表している。
【００２９】図５および図６から分かるように、機能設
計データベース５は、テストパターンを作成するための
データを取り出すため、両方向にたどれるようなデータ
構造となっている。このように、機能設計データベース
５が構成されると、この機能設計データベース５を基に
テストパターン作成システム７により、テストパターン
が作成される。
計データベース５は、テストパターンを作成するための
データを取り出すため、両方向にたどれるようなデータ
構造となっている。このように、機能設計データベース
５が構成されると、この機能設計データベース５を基に
テストパターン作成システム７により、テストパターン
が作成される。
【００３０】図７は、テストパターン作成システム７の
処理の流れを説明するフローチャートである。まず、所
望する論理回路の大きなデータの流れとしてのデータパ
スを、表示部１１に表示されるデータを参照しながら設
定する。表示部１１には、機能設計データベース５から
抽出されたデータが表示される（ステップ１０１）。こ
れにより、設定されたデータパスを繋げるための制御条
件が探索され、設定される（ステップ１０３〜ステップ
１０５）。
処理の流れを説明するフローチャートである。まず、所
望する論理回路の大きなデータの流れとしてのデータパ
スを、表示部１１に表示されるデータを参照しながら設
定する。表示部１１には、機能設計データベース５から
抽出されたデータが表示される（ステップ１０１）。こ
れにより、設定されたデータパスを繋げるための制御条
件が探索され、設定される（ステップ１０３〜ステップ
１０５）。
【００３１】このとき、設定した条件に矛盾が生じる場
合がある。例えば、ある箇所では制御信号Ａが０のとき
データパスを繋げるように設定されていながら、別の箇
所では制御信号Ａが１のとき繋げるように設定されてい
る可能性がある。このため、このような矛盾がないかど
うかの判定が行われる（ステップ１０７）。矛盾がない
と判定されると、テストパターンの作成が実行される（
ステップ１０９）。１本のデータパスに関するテストパ
ターンの作成が終了すると、別のデータパスを設定し、
同様の処理を繰り返す（ステップ１０１乃至ステップ１
１１）。
合がある。例えば、ある箇所では制御信号Ａが０のとき
データパスを繋げるように設定されていながら、別の箇
所では制御信号Ａが１のとき繋げるように設定されてい
る可能性がある。このため、このような矛盾がないかど
うかの判定が行われる（ステップ１０７）。矛盾がない
と判定されると、テストパターンの作成が実行される（
ステップ１０９）。１本のデータパスに関するテストパ
ターンの作成が終了すると、別のデータパスを設定し、
同様の処理を繰り返す（ステップ１０１乃至ステップ１
１１）。
【００３２】一方、条件の設定に矛盾がある場合には、
設定した条件値を異なる値に再設定可能かどうかが調べ
られる（ステップ１１３）。この結果、再設定可能な場
合には、制御条件の設定が再び行われる（ステップ１０
５）。しかしながら、再設定が不可能な場合には、テス
トパターンの作成が不可能であるとして処理を終了する
（ステップ１１５）。
設定した条件値を異なる値に再設定可能かどうかが調べ
られる（ステップ１１３）。この結果、再設定可能な場
合には、制御条件の設定が再び行われる（ステップ１０
５）。しかしながら、再設定が不可能な場合には、テス
トパターンの作成が不可能であるとして処理を終了する
（ステップ１１５）。
【００３３】データパスの設定時に表示されるデータの
例を、図８および図９に示す。図８に示すデータは、Ｄ
ＡＴＡ属性の文対応表５１ｂからデータ転送系のテスト
パターンを作成する場合のデータである。このデータを
基に設計者が、データパス上の注目したい箇所の回路構
成要素名、回路構成要素、状態名、および属性を指定す
る。具体的には、ｆａｃｉｌ−４、＜ＲＥＧ＞、ＳＴ−
１、ＤＡＴＡが指定されている。これにより、機能設計
データベース５から、ｆａｃｉｌ−４に対応する回路構
成要素表５３が検索される。検索された回路構成要素表
５３に繋がっている文対応表５１ａ〜５１ｃのうち、Ｄ
ＡＴＡ属性のものだけが選出される。さらに、選出され
た文対応表５１ｂから、ｆａｃｉｌ−４の前後に接続さ
れる回路構成要素名が取り出される。同図で示すように
、ｆａｃｉｌ−４の入力元としてｆａｃｉｌ−１〜ｆａ
ｃｉｌ−３が、出力先としてｆａｃｉｌ−５〜ｆａｃｉ
ｌ−７が取り出され、表示されている。
例を、図８および図９に示す。図８に示すデータは、Ｄ
ＡＴＡ属性の文対応表５１ｂからデータ転送系のテスト
パターンを作成する場合のデータである。このデータを
基に設計者が、データパス上の注目したい箇所の回路構
成要素名、回路構成要素、状態名、および属性を指定す
る。具体的には、ｆａｃｉｌ−４、＜ＲＥＧ＞、ＳＴ−
１、ＤＡＴＡが指定されている。これにより、機能設計
データベース５から、ｆａｃｉｌ−４に対応する回路構
成要素表５３が検索される。検索された回路構成要素表
５３に繋がっている文対応表５１ａ〜５１ｃのうち、Ｄ
ＡＴＡ属性のものだけが選出される。さらに、選出され
た文対応表５１ｂから、ｆａｃｉｌ−４の前後に接続さ
れる回路構成要素名が取り出される。同図で示すように
、ｆａｃｉｌ−４の入力元としてｆａｃｉｌ−１〜ｆａ
ｃｉｌ−３が、出力先としてｆａｃｉｌ−５〜ｆａｃｉ
ｌ−７が取り出され、表示されている。
【００３４】次に、設計者が取り出された回路構成要素
名の１つを選択する。例えば、ｆａｃｉｌ−１が選択さ
れると、ｆａｃｉｌ−４とｆａｃｉｌ−１との接続ノー
ドから、ＣＯＮＤＩＴＩＯＮ（条件）とＴＩＭＩＮＧが
取り出され、図中下部に示すように表示される。この表
示データは、Ａ、Ｂの反転、およびＩＮ１＝Ａ１との論
理積がＴＲＵＥとなったとき、条件が満たされることを
意味している。また、タイミングとしては、ＣＬＫの立
ち上がりでデータを転送することを示している。これら
の条件およびタイミングから、テストパターンが作成さ
れる。このような処理を、入力端子属性あるいは出力端
子属性をもつ回路構成要素表５３までたどることにより
、データを入出力するテストパターンの作成ができる。 制御系、クロック系のテストパターン作成についても同
様に作成可能である。図９は、状態遷移系のテストパタ
ーン作成の際に、機能設計データベース５から取り出さ
れるデータの一例である。図８のときと同様に、まず、
設計者が注目したい状態名（ＳＴ−３）と、属性（ＳＴ
ＡＴＥ）を指定する。これにより、機能設計データベー
ス５からＳＴ−３に対応する回路構成要素表５３を検索
し、これに繋がるＳＴＡＴＥ属性の文対応表が選出され
る。さらに、この文対応表からＳＴ−３の前後の状態名
が取り出される。同図では、ＳＴ−３の前の状態名とし
てＳＴ−１，ＳＴ−２が、後の状態名としてＳＴ−４〜
ＳＴ−６が表示されている。
名の１つを選択する。例えば、ｆａｃｉｌ−１が選択さ
れると、ｆａｃｉｌ−４とｆａｃｉｌ−１との接続ノー
ドから、ＣＯＮＤＩＴＩＯＮ（条件）とＴＩＭＩＮＧが
取り出され、図中下部に示すように表示される。この表
示データは、Ａ、Ｂの反転、およびＩＮ１＝Ａ１との論
理積がＴＲＵＥとなったとき、条件が満たされることを
意味している。また、タイミングとしては、ＣＬＫの立
ち上がりでデータを転送することを示している。これら
の条件およびタイミングから、テストパターンが作成さ
れる。このような処理を、入力端子属性あるいは出力端
子属性をもつ回路構成要素表５３までたどることにより
、データを入出力するテストパターンの作成ができる。 制御系、クロック系のテストパターン作成についても同
様に作成可能である。図９は、状態遷移系のテストパタ
ーン作成の際に、機能設計データベース５から取り出さ
れるデータの一例である。図８のときと同様に、まず、
設計者が注目したい状態名（ＳＴ−３）と、属性（ＳＴ
ＡＴＥ）を指定する。これにより、機能設計データベー
ス５からＳＴ−３に対応する回路構成要素表５３を検索
し、これに繋がるＳＴＡＴＥ属性の文対応表が選出され
る。さらに、この文対応表からＳＴ−３の前後の状態名
が取り出される。同図では、ＳＴ−３の前の状態名とし
てＳＴ−１，ＳＴ−２が、後の状態名としてＳＴ−４〜
ＳＴ−６が表示されている。
【００３５】次に、設計者が前の状態名の１つ（例えば
、ＳＴ−１）を選択する。この結果、ＳＴ−４とＳＴ−
１との間の接続ノードから、状態遷移のＣＯＮＤＩＴＩ
ＯＮとＴＩＭＩＮＧが取り出され、テストパターンが作
成される。この処理を、初期状態までたどることにより
、任意の状態に遷移させるテストパターンが作成できる
。
、ＳＴ−１）を選択する。この結果、ＳＴ−４とＳＴ−
１との間の接続ノードから、状態遷移のＣＯＮＤＩＴＩ
ＯＮとＴＩＭＩＮＧが取り出され、テストパターンが作
成される。この処理を、初期状態までたどることにより
、任意の状態に遷移させるテストパターンが作成できる
。
【００３６】このようにしてテストパターン作成システ
ム７によって作成されテストパターンは、テストパター
ン格納部９に格納される。以上のようなテストパターン
作成方法により、状態遷移のフロー、データ転送系、制
御系、クロック信号系など、任意の属性に関するテスト
パターンのみを容易に作成することができる。
ム７によって作成されテストパターンは、テストパター
ン格納部９に格納される。以上のようなテストパターン
作成方法により、状態遷移のフロー、データ転送系、制
御系、クロック信号系など、任意の属性に関するテスト
パターンのみを容易に作成することができる。
【００３７】次に、この発明の論理設計の検証支援シス
テムにおける機能シミュレータを以下に説明する。図１
０は、この発明の機能シミュレータの構成を示すブロッ
ク図である。同図に示す機能シミュレータは、図１で示
した記述格納部１、機能設計データベース５、テストパ
ターン格納部９、及び機能シミュレータの中心となるシ
ミュレータ８から構成されている。
テムにおける機能シミュレータを以下に説明する。図１
０は、この発明の機能シミュレータの構成を示すブロッ
ク図である。同図に示す機能シミュレータは、図１で示
した記述格納部１、機能設計データベース５、テストパ
ターン格納部９、及び機能シミュレータの中心となるシ
ミュレータ８から構成されている。
【００３８】シミュレータ８には、レベル番号割り当て
部８１、文抽出部８３、バッファ８５、文評価部８７、
及び文追加部８９が備えられている。レベル番号割り当
て部８１は、機能設計データベース５から入力されるハ
ードウェア記述の各文に、入力端子からの段数に応じた
レベル番号を割り当てるところである。文抽出部８３は
、テストパターン格納部９から入力されるテストベクト
ルのうち、イベントによって評価すべき文を抽出する機
能を有している。バッファ８５は、文抽出部８３によっ
て抽出された文を保持するものである。文評価部８７は
、バッファ８５に保持されている複数の文のうち、レベ
ル番号が最小の文を取り出して評価するところである。 文追加部８９は、文評価部８７による文の評価の結果、
新たに発生したイベントによって評価すべき文をバッフ
ァ８５に追加する役割をしている。
部８１、文抽出部８３、バッファ８５、文評価部８７、
及び文追加部８９が備えられている。レベル番号割り当
て部８１は、機能設計データベース５から入力されるハ
ードウェア記述の各文に、入力端子からの段数に応じた
レベル番号を割り当てるところである。文抽出部８３は
、テストパターン格納部９から入力されるテストベクト
ルのうち、イベントによって評価すべき文を抽出する機
能を有している。バッファ８５は、文抽出部８３によっ
て抽出された文を保持するものである。文評価部８７は
、バッファ８５に保持されている複数の文のうち、レベ
ル番号が最小の文を取り出して評価するところである。 文追加部８９は、文評価部８７による文の評価の結果、
新たに発生したイベントによって評価すべき文をバッフ
ァ８５に追加する役割をしている。
【００３９】図１４に示したハードウェア記述１４０が
、機能設計データベース５から入力された場合のシミュ
レータ８の動作を説明する。レベル番号割り当て部８１
は記述１４０を読み込み、図１１のように各文にレベル
ル番号を割り当て、再び機能設計データベース５に格納
する。文１４１は、右辺が全て入力端子であるのでレベ
ル番号は“１”となる。文１４２は、Ｃが入力端子であ
るが、Ｓ１がレベル１の文で決定されるのでレベル番号
は“２”となる。同様に、文１４３のレベル番号は“３
”、文１４４のレベル番号は“４”となる。
、機能設計データベース５から入力された場合のシミュ
レータ８の動作を説明する。レベル番号割り当て部８１
は記述１４０を読み込み、図１１のように各文にレベル
ル番号を割り当て、再び機能設計データベース５に格納
する。文１４１は、右辺が全て入力端子であるのでレベ
ル番号は“１”となる。文１４２は、Ｃが入力端子であ
るが、Ｓ１がレベル１の文で決定されるのでレベル番号
は“２”となる。同様に、文１４３のレベル番号は“３
”、文１４４のレベル番号は“４”となる。
【００４０】図１５で示したように、時刻Ｔ１に入力端
子Ａに“０”、Ｃに“１”がテストパターンとして入力
された場合、文抽出部８３はＡ，Ｃの各イベントによっ
て評価すべき文として、文１４１、文１４２を抽出して
バッファ８５に格納する（ｓｔｅｐ１）。文評価部８７
は、バッファ８５に格納されている文１４１、文１４２
のうち、レベル番号が最小の文１４１を取り出して評価
する。この結果、内部信号Ｓ１にイベントが生じるため
文追加部８９はＳ１のイベントにより評価すべき文とし
て文１４２を抽出してバッファ８５に追加する（ｓｔｅ
ｐ２）。但し、この場合はすでに文１４２はバッファ８
５に格納されているので追加は行われない。
子Ａに“０”、Ｃに“１”がテストパターンとして入力
された場合、文抽出部８３はＡ，Ｃの各イベントによっ
て評価すべき文として、文１４１、文１４２を抽出して
バッファ８５に格納する（ｓｔｅｐ１）。文評価部８７
は、バッファ８５に格納されている文１４１、文１４２
のうち、レベル番号が最小の文１４１を取り出して評価
する。この結果、内部信号Ｓ１にイベントが生じるため
文追加部８９はＳ１のイベントにより評価すべき文とし
て文１４２を抽出してバッファ８５に追加する（ｓｔｅ
ｐ２）。但し、この場合はすでに文１４２はバッファ８
５に格納されているので追加は行われない。
【００４１】次に、文１４２を評価した結果、内部信号
Ｓ２にイベントが生じるため、文追加部８９はＳ２のイ
ベントにより評価すべき文として文１４３を抽出してバ
ッファ８５に追加する（ｓｔｅｐ３）。同様に、文１４
３を評価し、内部信号Ｓ３のイベントにより評価すべき
文として文１４４がバッファ８５に追加される（ｓｔｅ
ｐ４）。最後に、文評価部８７はバッファ８５から文１
４４を取り出し評価する。文１４４を評価した結果、出
力端子Ｚにイベントが生じるが、このイベントにより評
価すべき文がないので文の追加は行われない（ｓｔｅｐ
５）。これで、バッファ８５が空になったので、時刻Ｔ
１における１ベクトル分のシミュレーションが終了とな
る。
Ｓ２にイベントが生じるため、文追加部８９はＳ２のイ
ベントにより評価すべき文として文１４３を抽出してバ
ッファ８５に追加する（ｓｔｅｐ３）。同様に、文１４
３を評価し、内部信号Ｓ３のイベントにより評価すべき
文として文１４４がバッファ８５に追加される（ｓｔｅ
ｐ４）。最後に、文評価部８７はバッファ８５から文１
４４を取り出し評価する。文１４４を評価した結果、出
力端子Ｚにイベントが生じるが、このイベントにより評
価すべき文がないので文の追加は行われない（ｓｔｅｐ
５）。これで、バッファ８５が空になったので、時刻Ｔ
１における１ベクトル分のシミュレーションが終了とな
る。
【００４２】図１２は、上述した各ｓｔｅｐによるバッ
ファ８５の変化の様子を示す図である。同図から分かる
ように、バッファ８５には、評価すべき文の文番号１４
１〜１４４、レベル番号１〜４、及びイベントが生じた
時刻Ｔ１が格納されている。このように、この発明のシ
ミュレータ８によれば、イベントが生じるごとに評価す
べき文を追加することにより、文の無駄な評価を防いで
いる。図１６は、従来のシミュレータ１３０と本発明に
よるシミュレータ８との、文の評価状況を比較した表で
ある。同図に示すように、従来のシミュレータ１３０は
文１４２〜１４４を無駄に評価しているが、本発明によ
るシミュレータ８は１文につき１回評価するのみであり
、無駄無く評価している。
ファ８５の変化の様子を示す図である。同図から分かる
ように、バッファ８５には、評価すべき文の文番号１４
１〜１４４、レベル番号１〜４、及びイベントが生じた
時刻Ｔ１が格納されている。このように、この発明のシ
ミュレータ８によれば、イベントが生じるごとに評価す
べき文を追加することにより、文の無駄な評価を防いで
いる。図１６は、従来のシミュレータ１３０と本発明に
よるシミュレータ８との、文の評価状況を比較した表で
ある。同図に示すように、従来のシミュレータ１３０は
文１４２〜１４４を無駄に評価しているが、本発明によ
るシミュレータ８は１文につき１回評価するのみであり
、無駄無く評価している。
【００４３】なお、バッファ８５に格納する文の情報は
、文番号、レベル番号、イベントが生じた時刻に限らず
、これ以外の情報も格納可能である。但し、文のレベル
番号は必須である。また、イベントにより評価すべき文
を抽出してバッファ８５に保持する際、レベル番号に基
づいて予めソートしておくことが可能である。さらに、
この発明の論理設計の検証支援システムは、テストパタ
ーンの作成及びシミュレーションのみならず、例えば記
述文から論理ゲートを合成する論理合成などを含む、機
能レベルの設計支援システム全体に対して応用可能であ
る。
、文番号、レベル番号、イベントが生じた時刻に限らず
、これ以外の情報も格納可能である。但し、文のレベル
番号は必須である。また、イベントにより評価すべき文
を抽出してバッファ８５に保持する際、レベル番号に基
づいて予めソートしておくことが可能である。さらに、
この発明の論理設計の検証支援システムは、テストパタ
ーンの作成及びシミュレーションのみならず、例えば記
述文から論理ゲートを合成する論理合成などを含む、機
能レベルの設計支援システム全体に対して応用可能であ
る。
【００４４】
【発明の効果】以上説明してきたように、この発明の論
理設計の検証支援システムによるテストパターン作成方
法は、文対応表に属性を付加することにより、任意の属
性に関するテストパターンのみを作成できる。また、デ
ータパスを繋げるための制御条件の探索範囲を縮小させ
ることができる。これにより、大規模な論理回路であっ
ても作成すべきテストパターン量を最小限にとどめ、も
れがなくかつ高速にテストパターンを自動作成すること
ができる。
理設計の検証支援システムによるテストパターン作成方
法は、文対応表に属性を付加することにより、任意の属
性に関するテストパターンのみを作成できる。また、デ
ータパスを繋げるための制御条件の探索範囲を縮小させ
ることができる。これにより、大規模な論理回路であっ
ても作成すべきテストパターン量を最小限にとどめ、も
れがなくかつ高速にテストパターンを自動作成すること
ができる。
【００４５】また、この発明の論理設計の検証支援シス
テムによる機能シミュレータによれば、常に入力端子に
近い文から評価を行うことにより、前段の信号値が全て
安定してから次段の文の評価を行うようにした。このた
め、文の無駄な評価を防ぐことができ、シミュレーショ
ンを高速に実行することができる。これらのことから、
論理回路の設計時間を大幅に短縮させることが可能とな
る。
テムによる機能シミュレータによれば、常に入力端子に
近い文から評価を行うことにより、前段の信号値が全て
安定してから次段の文の評価を行うようにした。このた
め、文の無駄な評価を防ぐことができ、シミュレーショ
ンを高速に実行することができる。これらのことから、
論理回路の設計時間を大幅に短縮させることが可能とな
る。
【図１】この発明の論理設計の検証支援システム全体の
ブロック図である。
ブロック図である。
【図２】図１に示した機能設計データベースのブロック
図である。
図である。
【図３】レジスタトランスファレベルの記述文例及びそ
の機能を意味する回路図である。
の機能を意味する回路図である。
【図４】図３と異なる記述文例及びその機能を意味する
状態図である。
状態図である。
【図５】図３に示した記述文から構成された機能設計デ
ータベースのブロック図である。
ータベースのブロック図である。
【図６】図４に示した記述文から構成された機能設計デ
ータベースのブロック図である。
ータベースのブロック図である。
【図７】図１に示したテストパターン作成システムの処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図８】機能設計データベースから抽出されたデータを
示す図である。
示す図である。
【図９】図８と同様に機能設計データベースから抽出さ
れたデータを示す図である。
れたデータを示す図である。
【図１０】この発明による機能シミュレータの構成を示
すブロック図である。
すブロック図である。
【図１１】図１０に示したレベル番号割り当て部による
レベル番号割り当ての様子を示す図である。
レベル番号割り当ての様子を示す図である。
【図１２】図１０に示したバッファに保持される文の情
報が変化する様子を示す図である。
報が変化する様子を示す図である。
【図１３】従来の機能シミュレータの構成を示すブロッ
ク図である。
ク図である。
【図１４】ハードウェア記述の一例を示す図である。
【図１５】イベントが生じたテストパターンの一例を示
すタイミング図である。
すタイミング図である。
【図１６】この発明による機能シミュレータの効果を説
明するための表である。
明するための表である。
１ 記述格納部
３ コンパイラ
５ 機能設計データベース
７ テストパターン作成システム
８ シミュレータ
９ テストパターン格納部
１１ 表示部
５１ａ〜５１ｃ、６１ａ〜６１ｄ 文対応表５３，５
３ａ〜５３ｆ，６３ａ〜６３ｆ 回路構成要素表 ５５ 従属関係表 ５７ 右辺表現表 ５９ａ，ｂ，６５ａ〜６５ｄ 右辺対応関係表５９ｃ
左辺対応関係表 ８１ レベル番号割り当て部 ８３ 文抽出部 ８５ バッファ ８７ 文評価部 ８９ 文追加部 １４０ ハードウェア記述 １４１〜１４４ 文
３ａ〜５３ｆ，６３ａ〜６３ｆ 回路構成要素表 ５５ 従属関係表 ５７ 右辺表現表 ５９ａ，ｂ，６５ａ〜６５ｄ 右辺対応関係表５９ｃ
左辺対応関係表 ８１ レベル番号割り当て部 ８３ 文抽出部 ８５ バッファ ８７ 文評価部 ８９ 文追加部 １４０ ハードウェア記述 １４１〜１４４ 文
Claims (2)
- 【請求項１】 所望する論理機能を表す記述文から、
各記述文を表現する文対応表と、各記述文が表す機能を
有する構成要素を表現する回路構成要素表と、記述文相
互間の従属関係を表現する従属関係表と、前記文対応表
と前記回路構成要素表との対応関係を表現する対応関係
表とを用いて、所望する論理機能を有する論理回路のテ
ストパターンを作成する際に、前記文対応表に、各記述
文の種類に応じた属性を付加し、記述文の右辺を表現す
る右辺表現表と、右辺が表す機能を有する回路構成要素
と前記文対応表との対応関係を表現する右辺対応関係表
と、左辺に記述されている回路構成要素と前記文対応表
との対応関係を表現する左辺対応関係表とを用いて、任
意の属性に関するテストパターンを作成することを特徴
とする論理設計の検証支援システム。 - 【請求項２】 ハードウェア記述言語によってモデル
化された論理システムの動作を模擬する機能シミュレー
ションを行う際に、ハードウェア記述の各文に入力端子
からの段数に応じたレベル番号を割り付けるレベル番号
割り付け手段と、前記入力端子に入力されるテストパタ
ーンの変化によって実行すべき文を抽出する文抽出手段
と、抽出された文を保持する抽出文保持手段と、この抽
出文保持手段に保持されている文のうちレベル番号の最
小の文を取り出して評価する文評価手段と、この文評価
手段による評価の結果、新たに発生したテストパターン
の変化によって実行すべき文を前記抽出文保持手段に追
加する文追加手段とからなる機能シミュレータを備えた
ことを特徴とする論理設計の検証支援システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015313A JPH04211871A (ja) | 1990-05-02 | 1991-02-06 | 論理設計の検証支援システム |
| US07/694,136 US5282146A (en) | 1990-05-02 | 1991-05-01 | Test assistant system for logical design process |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-115071 | 1990-05-02 | ||
| JP11507190 | 1990-05-02 | ||
| JP3015313A JPH04211871A (ja) | 1990-05-02 | 1991-02-06 | 論理設計の検証支援システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211871A true JPH04211871A (ja) | 1992-08-03 |
Family
ID=26351430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015313A Pending JPH04211871A (ja) | 1990-05-02 | 1991-02-06 | 論理設計の検証支援システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5282146A (ja) |
| JP (1) | JPH04211871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107390110A (zh) * | 2017-06-20 | 2017-11-24 | 广东科学技术职业学院 | 一种对pcba进行自动测试的方法、装置及系统 |
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| US5557532A (en) * | 1992-11-12 | 1996-09-17 | Vlsi Technology, Inc. | Parameterized generic compiler |
| US5481471A (en) * | 1992-12-18 | 1996-01-02 | Hughes Aircraft Company | Mixed signal integrated circuit architecture and test methodology |
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| US8689155B1 (en) * | 2012-09-25 | 2014-04-01 | Infineon Technologies Ag | Method of proving formal test bench fault detection coverage |
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-
1991
- 1991-02-06 JP JP3015313A patent/JPH04211871A/ja active Pending
- 1991-05-01 US US07/694,136 patent/US5282146A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107390110A (zh) * | 2017-06-20 | 2017-11-24 | 广东科学技术职业学院 | 一种对pcba进行自动测试的方法、装置及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5282146A (en) | 1994-01-25 |
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