KR100317727B1 - 디바이스의 자동 측정방법 및 측정장치 - Google Patents

디바이스의 자동 측정방법 및 측정장치 Download PDF

Info

Publication number
KR100317727B1
KR100317727B1 KR1019940000836A KR19940000836A KR100317727B1 KR 100317727 B1 KR100317727 B1 KR 100317727B1 KR 1019940000836 A KR1019940000836 A KR 1019940000836A KR 19940000836 A KR19940000836 A KR 19940000836A KR 100317727 B1 KR100317727 B1 KR 100317727B1
Authority
KR
South Korea
Prior art keywords
tester
measurement
resources
circuit
measured
Prior art date
Application number
KR1019940000836A
Other languages
English (en)
Other versions
KR940018943A (ko
Inventor
다까도시 스기모도
히데아끼 요시무라
마사유끼 스즈끼
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP5023806A external-priority patent/JPH06215058A/ja
Priority claimed from JP02380893A external-priority patent/JP3259397B2/ja
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR940018943A publication Critical patent/KR940018943A/ko
Application granted granted Critical
Publication of KR100317727B1 publication Critical patent/KR100317727B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 다단자 장치의 측정회로 설계장치 및 측정방법에 관한 것으로, 측정회로 설계장치는 이상(理想)적인 측정회로의 데이터를 입력하는 입력부와, 상기 입력부로부터 입력된 상기 이상적인 측정회로의 데이터를 기억하는 기억부와, 각 제조업체(maker)의 테스터에 대응하기 위한 지식 베이스(knowledge base) 및 측정 수법에 대하여 기술된 지식 베이스를 포함하는 지식 베이스부와, 상기 기억부에 기록된 상기 이상적인 측정회로의 데이터를 상기 지식 베이스부의 각 지식 베이스를 기초로 하여 실제로 특성 측정에 사용하는 실측정회로의 데이터로 변환하고, 또한 상기 기억부에 기록하는 측정회로 변환부를 구비한다. 상기 디바이스 보드의 피측정점(points under test)의 수(n)와 상기 테스터의 리소스(resource) 수(M)를 데이터 베이스로부터 판독하고, 피측정점의 수(n)와 리소스의 수(M)를 비교하여, 그 비교결과에 따라서 테스터와 디바이스보드를 결선한다.

Description

디바이스의 자동 측정방법 및 측정장치 {AUTOMATIC TESTING METHOD AND TESTING APPARATUS FOR DEVICE}
본 발명은 다단자(多端子) 장치의 측정(테스트)회로 설계장치에 대한 것으로, 더욱 상세하게는 반도체 집적회로(IC) 등과 같은 다단자 장치의 특성을 측정(테스트)하기 위한 측정회로의 설계에 사용하기에 적합한 측정회로 설계장치 및 디바이스 보드와 테스터를 결선하는 결선방법에 관한 것이다.
다단자 장치, 예를 들면 집적회로(IC)의 특성 측정(또는 테스트)은 전용 테스터를 사용하여 행해지지만, 이 테스터의 특성이나 사양(specification)은 제조 업체간에 통일성이 없고, 각 제조업체마다 서로 상이한 특성이나 사양을 갖는다. 그러므로, IC 특성의 측정은 사용하는 테스터의 특성이나 사양에 적합한 주변회로(이하, 디바이스 보드(device board)라고 함)를 설계하고, 이 디바이스 보드를 테스터와 IC 사이에 개재시킴으로써 IC의 특성 측정을 가능하게 하고 있다.
그런데, 종래 테스터와 디바이스 보드를 결선하기 위하여, 디바이스 보드의 설계를 전문적으로 행하는 테스트 엔지니어가 디바이스 보드를 설계할 때에, 사용될 테스터의 사양을 기처로 하여, 측정(테스트)항목을 모두 만족할 수 있도록 디바이스 보드의 피측정점(point under test)과 테스터 리소스(tester resource)(자원)를 결선하는 방법을 취하고 있었다.
그러나, 회로 설계에는 전문 지식이 요구되는 것 이외에, 많은 단계를 필요로 하고, 또한 완성된 회로에는 각 제조업체의 테스트 엔지니어에 대한 개성이 나타나므로, 배선 규칙에 통일성이 없고, 이후 회로를 유지하는 유지 보수성 (maintenance)이 나쁘다는 문제가 있었다. 그리고, 반드시 테스트 엔지니어가 가장 합리적인 결선을 한다고 할 수 없으므로, 결선 방법에 따라서는 테스터의 리소스가 낭비되는 문제도 있었다.
또한, 종래에는 이 측정회로를 설계하기 위해, 테스트 엔지니어는 IC 설계자에 의해 기술된 사양서를 기초로 한다. 그러나, 테스트 엔지니어는 사용하는 테스터마다의 사양과 특성을 숙지해야 하므로, 많은 시간을 필요로 하는 동시에, 테스트 엔지니어 자체의 인적 자원도 부족하고, 해마다 증가하는 많은 신규한 IC 설계를 처리할 수 없는 것이 현 실정이다.
본 발명은 상기한 과제를 감안하여 이루어진 것으로, 그 목적은 설계단계를 대폭 단축하는 동시에, 완성된 회로의 유지 보수성이 우수하며, 테스터의 리소스를 합리적으로 사용할 수 있게 하는 테스터와 디바이스 보드의 결선방법을 제공하는 것에 있다.
본 발명의 다른 목적은 사용하는 테스터가 변경되어도 신속하게 대응할 수 있는 다단자 장치의 측정회로 실제장치를 제공하는 것에 있다.
제1도는 본 발명의 제1 실시예에 따른 디바이스 보드회로 설계장치의 시스템 개념도.
제2도 내지 제4도는 본 발명의 제2 실시예를 도시하는 것으로, 제2도는 본 발명에 따른 결선방법의 알고리즘을 나타낸 순서도이고, 제3도는 본 발명에 따른 결선방법의 알고리즘을 나타낸 순서도이고, 제4도는 본 발명에 따른 결선방법의 알고리즘을 나타낸 순서도이다.
제5도는 피측정점의 설정조건을 나타낸 도면.
제6도는 제5도의 설정조건이 n = 5, M = 6의 경우의 결선도.
제7도는 테스터의 리소스 설정조건을 나타낸 도면.
제8도는 피측정점(L1내지 L6)의 설정조건을 나타낸 도면.
제9도는 n = 6, N = 4 의 경우의 결선도.
제10도는 제9도에 도시된 회로를 위한 릴레이(a) 및 진압리소스(b)의 각 설정 조건을 나타낸 도면.
제11도는 전압리소스(V3)와 피측정점(L4)을 직접 연결한 경우의 결선도.
제12도는 제11도에 도시된 회로를 위한 릴레이(a) 및 리소스(b)의 각 설정조건을 나타낸 도면.
제13도는 M = 5의 경우의 결선도.
제14도는 제13도에 도시된 회로를 위한 릴레이(a) 및 테스터리소스(b)의 각 설정조건을 나타낸 도면.
제15도는 본 발명의 제3 실시예를 나타내는 시스템 개념도.
제16도는 변경전의 이상(理想)적인 측정회로의 회로도.
제17도는 변경후 실제로 사용하는 테스터용 측정회로의 회로도.
제18도는 본 발명의 제4 실시예를 나타내는 시스템 개념도.
제19도는 회로 합성전의 측정 항목마다의 회로 예를 나타낸 회로도.
제20도는 합성후의 총합 측정회로 및 릴레이 조건파일을 나타낸 도면.
제21도 및 제22도는 본 발명의 제5 실시예에 따른 회로합성의 알고리즘을 나타낸 플로차트.
제23도는 회로합성의 각 과정에서의 회로상태를 나타낸 회로도.
제24도는 릴레이 조건을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 실명
(1),(51),(61),(71): 입력부, (3),(53),(63),(73): 기억장치, (54): 회로 시뮬레이터, (10),(55): 표시장치, (56): 지식 베이스부, (571, 572,...): 테스터용 지식 베이스파일, (58): 측정 노하우 지식 베이스파일, (59): 측정 회로 변환부,(7),(74): 회로 합성부.
상기 목적을 달성하기 위해, 본 발명에 의하면, 다단자 장치의 특성을 측정하기 위한 테스터-여기서 다단자 장치와 테스터 사이에 디바이스 보드(deviceboard)가 배치됨-를 결선하기 위한 결선 방법에 있어서, 상기 디바이스 보드의 피측정점(point under test)의 수(n)와 상기 테스터의 리소스 수(M)를 판독하는 단계; 상기 피측정점의 수(n)와 테스터의 리소스의 수(M)를 비교하고, 비교 결과에 따라서 상기 테스터와 디바이스 보드를 결선하는 단계; 비교 결과가 n > M일 경우, 모든 측정을 만족하기 위해 필요한 M개의 리소스의 최소한의 수(N)를 결정하는 단계; N개의 리소스에 할당된 설정 값을 결정하는 단계; 측정 조건을 만족하도록 릴레이를 사용하여 N개의 리소스와 n개의 피측정점을 서로 결선하는 단계; 각 측정 항목에 대해 각 리소스와 릴레이에 대한 설정 조건을 결정하는 단계; 및 N > M일 때 마지막 (N-M+l)개의 리소스에 식별 정보를 부가하는 단계를 포함하는 결선방법을 제공한다.
또한, 본 발명에 의하면, 이상(理想)적인 측정회로의 데이터를 입력하기 위한 입력부; 상기 입력부로부터 입력된 이상적인 측정회로의 데이터를 기억하기 위한 기억부; 각 제조업체의 테스터용으로 적합한 지식 베이스(knowledge base)와 측정 수법을 구비하는 지식 베이스부; 상기 기억부에 기록된 이상적인 측정 회로의 데이터를 상기 지식 베이스부의 각 지식 베이스에 기초하여 특성 측정을 위해 실제 사용되는 실측정 회로의 데이터로 변환하고, 상기 기억부내로 상기 변환된 데이터를 기록하기 위한 측정회로 변환부; 상기 기억부에 기억되는 상기 입력부로부터 각 측정 항목마다 입력된 이상적인 측정 회로에 대한 네트 리스트; 및 상기 다단자 장치의 각 단자에 결선된 소자(element)를 판독하기 위해 상기 기억부로부터 복수개의 네트리스트를 판독하고, 총합(overall) 측정 회로에 합성하며, 동일한 소자가동일한 단자에 중복되지 않도록 다단자 장치의 각 단자에 결선된 소자를 정렬하는 회로 합성부; 상기 단자와 각 소자 사이에 개재된 메이크 릴레이(make relay)와; 상기 기억부에 기억되는 각 측정 항목에 대한 상기 메이크 릴레이의 온/오프 조건을 포함하는 다단자 장치의 측정회로 설계장치를 제공한다.
다음에, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 디바이스 보드회로 설계장치의 일 예를 나타낸 시스템 개념도이다.
제1도에서, 디바이스 보드회로에 관한 데이터 및 테스트마다의 설정조건에 관한 데이터가 키보드 등의 입력부(1)로부티 오퍼레이터에 의해 입력되고, 이들 데이터는 입출력장치(2)를 통해 기억장치(3)의 소정 영역에 회로 데이터 베이스 (circuit data base; 4) 및 설정조건 베이스(set condition base; 5)로서 기억된다. 기억장치(3)에는 테스터의 기능 사양이 기술된 테스터사양 베이스(tester specification base; 6)가 미리 기억되어 있다.
회로 데이터 베이스(4), 설정조건 베이스(5) 및 테스터사양 베이스(6) 각각의 데이터는 디바이스 보드회로의 회로합성에 필요한 정보로서 회로 합성부 (circuit composite unit; 7)로 공급된다.
회로 합성부(7)는 마이크로 컴퓨터에 의해 구성되고, 회로 데이터 베이스 (4), 설정조건 베이스(5) 및 테스터사양 베이스(6)의 각 데이터에 기초하여 디바이스 보드 회로의 회로 합성처리를 행하고, 합성된 디바이스 보드 회로에 관한 데이터 및 테스트마다의 설정조건에 관한 데이터를 기억장치(3)의 소정 영역에 합성후의 회로 데이터 베이스(8) 및 설정조건 베이스(9)로서 기록한다. 이 때, 회로 합성부(7)에 의해 테스터 사양을 초과하여 부가된 테스터의 리소스는 오퍼레이터가 식별 가능하도록 입출력장치(2)를 통해 표시장치(display; 10)에 표시된다.
다음에, 본 발명의 제2 실시예에 대하여 설명한다. 합성 회로부(7)에 의해 실행되는 본 실시예에 따른 결선방법의 알고리즘을 제2도 내지 제4도의 순서도를 참조하여 설명한다.
먼저, 디바이스 보드의 회로에서부터 테스터의 리소스로 접속되어야 할 피측정점의 개수(n)를 데이터 베이스로부터 판독하고(단계 S1), 다시 테스터의 기능 사양이 기재된 데이터 베이스로부터 테스터의 리소스 개수(M)를 판독한 후(단계 S2), 피측정점의 개수(n)가 테스터의 리소스 개수(M)보다 큰가의 여부를 판단한다(단계 S3).
n ≤ M 이면, 디바이스 보드의 각 피측정점에 테스터의 리소스를 하나씩 직접 접속한 후(단계 S4), 피측정점의 설정 상태를 데이터 베이스로부터 판독하여, 그 값을 각 접속점에 직접 접속되어 있는 테스터의 리소스 설정치로 정하고(단계 S5), 일련의 결선 처리를 종료한다.
여기서, 디바이스 보드의 피측정점의 개수(n)를 5, 테스터의 리소스 개수(M)를 6으로 할 경우를 예로 들어 설명한다. 또한, 제5도에 피측정점의 설정조건에 대한 일 예를 도시한다.
본 예의 경우는, 디바이스 보드의 피측정점의 개수(n)(=5)가 테스터의 리소스 개수(M)(=6))보다 작으므로, 제6도에 도시된 바와 같이, 테스터의 리소스(전압소스)(V1내지 V5)를 디바이스 보드의 피측정점(L1내지 L5)에 직접 결선하여, 테스터의 리소스를 설정한다. 또한, 제7도에 테스터의 리소스에 대한 설정조건을 도시한다.
단계 S3에서, n > M 이면, 디바이스 보드와 테스터의 리소스의 각 피측정점에 대한 측정 항목에 해당하는 각 설정조건을 판독한다(단계 S6).
그리고, 전체 측정항목 중에서 설정조건이 완전히 동일한 복수개의 상이한 피측정점이 존재하는지를 판단하고(단계 S7), 설정조건이 동일한 피측정점이 존재하면, 그들 피측정점을 하나의 피측정점에 집약한다(단계 S8).
여기서, 디바이스 보드의 피측정점의 개수(n)를 6, 테스터의 리소스 개수(M)를 3으로 한 경우를 예로 들어 설명한다. 또한, 제8도에 피측정점의 설정조건에 대한 일 예를 나타낸다.
본 예의 경우는, 제8도로부터 명백해지는 바와 같이, 6개의 피측정점(L1내지 L6) 중에서 각 항목(T1 내지 T4)에 대해 완전히 동일하게 실정되는 것이 존재하지 않으므로, 피측정점(L1내지 L6) 중 복수개의 피측정점을 하나로 집약하는 처리는 하지 않는다.
단계 S7 또는 단계 S8에 대한 처리가 종료된 후, 전체 측정 항목에서 사용되는 설정(a)을 모두 추출하여, 그 집합을 A로 한다(단계 S9).
본 예의 경우에는, 전체 측정 항목에서 사용되는 설정은 (1V 내지 8V)로 이루어진 7개이므로, 집합 A에는 상기한 7개의 설정이 존재한다.
다음에, 최소한으로 필요한 테스터의 리소스 개수(N)를 0으로 하고(단계 S10), E를 공집합(空集合)으로 한 후(단계 S11), 집합 A에서 집합 E을 뺀 집합을 F로 한다(단계 S12). 또한, 첫 번째 처리에서는 집합 E가 공집합이므로, 집합 F는 집합 A로 된다.
다음에, F가 공집합인가를 판단하고(단계 S13), 공집합이 아닐 경우, 최소한으로 필요한 테스터의 리소스 개수(N)를 1개 증가시키고(단계 S14), 집합(F)에 포함되는 하나의 요소(a)를 추출하고(단계 S15), 다시 전체 측정 항목 중에서 어떤 설정 a와 동시에 사용되는 설정(a) 이외의 설정을 모두 추출하여, 그 집합을 B로 한다(단계 S16).
이어서, 집합 A에서 집합 B를 뺀 것을 집합 C로 하고(단계 S17), 이 집합 C에 포함되는 요소 중, 설정 a와 동일한 피측정점에 접속되는 설정의 집합을 D로 하고(단계 S18), 집합 D의 요소가 설정(a)만으로 이루어져 있는가의 여부를 판단한다(단계 S19).
단계 S19에서, 설정 a만이 존재하면, 집합 C를 집합 D로 한 후(단계 S20), 또 설정(a)이 아니면 그대로 사용하고, 집합 D에 포함되는 설정을 사용하는 피측정점의 전부와, 하나의 테스터 리소스를 릴레이를 통하여 접속한다(단계 S21).
그리고, 각 피측정점의 전체 측정 항목에서의 설정 조건으로부터 테스터 리소스의 설정조건과 릴레이의 설정조건을 결정하여, 데이터 베이스에 기록한 후(단계 S22), 최소한으로 필요한 테스터의 리소스 개수(N)가 데이터 베이스로부터 판독된 테스터의 리소스 개수(M) 보다 큰가의 여부를 판단한다(단계 S23) .
단계 S23에시, N > M 이면, 새로운 임시 테스터 리소스를 자동적으로 생성하고(단계 S24), 테스터 리소스에 화면표시시의 식별정보를 부가한 후(단계 S25), 또 N ≤ M이면 그대로 집합 E에 집합 D를 더한다(단계 S26). 그리고, 단계 S12로 되돌아가서 상기 처리를 반복한다.
여기서, 단계 S15의 처리에서, 설정요소 a를 (1V, 2V, 3V, 4V, 5V, 7V, 8V)의 순으로 선택한 경우를 생각한다.
(1) 1V 일 때, 집합 D는 1V 만으로 이루어지고, 테스터 리소스의 하나를 1V로 사용한다.
(2) 2V 일 때, 집합 D는 2V 만으고 이루어지고, 테스터 리소스의 하나를 2V로 사용한다.
(3) 3V 일 때, 접합 D는 3V, 4V, 및 5V의 3개로 이루어지고, 테스터 리소스의 하나를 (3V, 4V, 5V)로 설정 변경하면서 사용한다.
(4) 4V, 5V 일 때는, 이미 집합 F에 포함되어 있지 않으므로 처리하지 않는다.
(5) 7V 일 때, 집합 D는 7V, 8V의 2개로 이루어지고, 테스터 리소스의 하나를 (7V, 8V)로 설정 변경하면서 사용한다.
단, 이미 테스터의 리소스 개수(M)(=3)를 초과한 수(N)(=4)에 해당되므로, 단계 S24 및 단계 S25에서, 편의상 새로운 임시 테스터 리소스를 작성하여, 이후에 오퍼레이터가 판별할 수 있도록 상기 테스터 리소스에 식별정보를 부가하는 처리가 행해진다.
이상의 처리에 의해, 최소한으로 필요한 테스터의 리소스 수(N)는 4로 제9도에 도시된 바와 같이 디바이스 보드와 접속되어, 설정 조건이 제10도에 도시된 바와 같이 정해진다. 또한, 제9도에서, R1, 내지 R12는 릴레이이다. 또한, 제10도에서, (a)는 릴레이의 설정 조건, (b)는 전압리소스의 설정 조건을 각각 도시한다.
단계 S13에서, F가 공집합이면, 각 테스터 리소스가 몇 개의 피측정점에 결선되었는가를 판독한 후(단계 S27), 하나의 피측정점에만 접속되어 있는 테스터 리소스가 있는가를 판단한다(단계 S28). 본 예예서는, 제9도에 명백하게 도시된 바와 같이, 테스터 리소스 V1에는 L1내지 L6의 6개가, 테스터 리소스 V2에는 L1내지 L3의 3개가, 테스터 리소스 V3에는 L4의 1개가, 테스터 리소스 V4에는 L5및 L6의 2개가 각각 접속되어 있다. 따라서, 테스터 리소스 V3만이 1개의 피측정점 L4에 접속되어 있는 것을 알 수 있다.
이와 같이, 1개의 피측정점에만 접속되어 있는 테스터 리소스가 있으면, 해당 피측정점과 테스터 리소스를 직접 연결하고, 그 이외의 테스터 리소스와의 결선은 모두 소거한다(단계 S29).
즉, 본 예의 경우에는, 테스터 리소스 V3과 피측정점 L4를 직집 연결하여 릴레이(R8)를 소거하고, 피측정점 L4와 테스터 리소스 V1사이를 비접속으로 하기 위해 릴레이(R7)를 소거한다. 제11도에 테스터 리소스 V3과 피측정점 L4를 직접 연결한 회로를 도시한다.
다음에, 해당 피측정점의 설정 상태를 데이터 베이스로부터 판독하여, 그 값을 직접 연결되는 테스터 리소스의 설정치로 한 후(단게 S30), 해당 피측정점과의 접속을 소거한 테스터 리소스의 설정 조건을 다시 설정한다(단계 S31).
제12도는 제11도에 도시된 회로에 대한 릴레이의 설정 조건(a)과 테스터 리소스의 설정조건(b)을 각각 도시한다.
다음에, 사용되고 있지 않은 테스터 리소스가 있는가의 여부를 판단하고(단계 S32), 사용되고 있지 않은 테스터 리소스가 없으면, 그대로 일련의 결선 처리를 종료한다.
한편, 사용되고 있지 않은 테스터 리소스가 있으면, 남아 있는 테스터 리소스를 릴레이가 많이 접속되어 있는 피측정점에 직접 접속한다(단계 S33). 여기서, 테스터의 리소스 개수(M)가 5라고 가정하여 설명하면, M = 5이므로, 테스터 리소스 V5가 남게 된다.
여기서, 제11도에 도시된 회로에서 명백해지는 바와 같이, 피측정점(L1내지 L3, L5, L6) 모두에 릴레이가 2개씩 부가되어 있으므로, 편의상 피측정점 L1을 테스터 리소스 V5와 직접 결선하고, 다시 피측정점 L1과 테스터 리소스 V1및 V2사이의 릴레이를 소거한다. 제13도는 M = 5일 경우 테스터 리소스 V5와 피측정점 L1을 직접 연결한 회로를 도시한다.
다음에, 해당 피측정점의 설정 상태를 데이터 베이스로부터 판독하여, 그 값을 직접 연결되는 테스터 리소스의 설정치로 한 후(단계 S34), 해당 피측정점과의 접속을 소거한 테스터 리소스의 설정조건을 다시 설정하고(단계 S35), 일련의 결선처리를 종료한다.
제13도에 도시된 회로의 릴레이(R3내지 R12) 및 테스너 리소스(V1내지 V5)의 설정 조건을 구하면, 제14도에 도시된 바와 같이 된다. 제14도에서, (a)는 릴레이의 설정 조건을 나타내고, (b)는 테스터 리소스의 설정조건을 나타낸다.
또한, 상기 실시예에서는, IC 특성 측정(테스트)에 적용한 경우에 대하여 설명하였으나, 이에 한정되는 것은 아니고, 본 발명은 IC 이외에도 다단자 장치 전반의 특성 측정(테스트)에 적용할 수 있는 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 디바이스 보드의 회로와 그 피측정점의 매 테스트시의 설정 조건, 및 테스터마다 갖는 각 리소스의 수로부터, 피측정점과 테스터 리소스를 직접 연결되거나 또는 릴레이를 통해 접속된 네트 리스트(net list)를 자동적으로 작성하는 동시에, 측정할때마다 사용되는 테스터 리소스와 릴레이의 설정을 자동적으로 작성하여 파일에 기억함으로써, 디바이스 보드의 회로 설계를 컴퓨터로 자동화할 수 있으므로, 테스터에 대한 전문지식이 필요 없는 동시에, 회로 설계의 단계를 대폭 단축할 수 있고, 또한, 생산된 회로는 일정한 규칙(rule)에 따라 설계되므로 유지 보수(maintenance)가 용이하며, 테스터 리소스와 릴레이를 합리적으로 사용한 회로를 설계할 수 있게 된다.
다음에, 본 발명의 제3 실시예에 대하여 설명한다.
제15도는 본 발명의 제3 실시예를 도시한 시스템 개략도이다.
제15도에서, 이상(理想)적인 신호원이나 이상적인 검출기 또는 이상적인 특성을 가진 주변 장치에 관한 데이터가 이상적인 측정회로의 데이터로서 회로 설계자에 의해 키보드 등의 입력부(51)로부터 입력된다. 이 이상적인 측정회로의 데이터는 입출력장치(52)에 의해 기억장치(53)의 소정영역에 기록된다. 기억장치(3)에 기록된 이상적인 측정회로에 관한 데이터가 올바르게 기술되어 있는가는 회로시뮬레이터(54)를 사용하여 표시장치(55)에서 확인할 수 있고, 만일 틀리게 기술되어 있는 경우에는 인력부(51) 및 입출력장치(52)를 사용하여 정정할 수 있도록 되어 있다.
지식 베이스부(56)는 하나 또는 복수의 제조업체에 해당하는 테스터에 대응하기 위한 테스터용 지식 베이스 파일(571, 572, ...)과, 측정수법에 대해서 기술되어 있는 측정 노하우 지식 베이스 파일(58)을 가지고 있다.
테스터용 지식 베이스 파일(571, 572, ...)에는 각 제조업체의 테스터에 대한 사양이나 특성에 관한 지식 베이스가 기억되어 있다. 그리고, 실제로 측정(테스트)에 사용하는 테스터에 대응하는 지식 베이스 파일이 테스트 엔지니어에 의해 입력부(51)에서 지정된다.
한편, 측정 노하우 지식 베이스 파일(58)에는, 예를 들면 어떤 신호 레벨에 대해서는 앰프의 게인을 어느 정도로 설정하면 되는가 하는 등의 숙련된 테스트 엔지니어의 노하우에 관한 지식 베이스가 기억되어 있다. 이런 노하우는 측정에 사용하는 테스터마다 제공된다.
테스터 지식 베이스 파일(571, 572, ...) 및 측정 노하우 지식 베이스파일 (58)의 각 지식 베이스에 기초하여, 측정 회로 변환부(59)는 이상적인 신호원, 검출기, 주변 장치에 관한 데이터로 기술되고 기억장치(53)에 기록된 이상적인 측정회로에 관한 데이터를 특성 측정을 위해 실제로 사용되는 테스터로 측정 할 수 있는 테스터용 측정 회로의 데이터로 변환한다.
이 테스터용 측정회로의 데이터는 기억장치(53)의 소정 영역에 기록된다. 또, 상기 실제 테스터용 측정회로에 대해서는 회로 시뮬레이터(54)를 사용하여 동작 상태를 확인할 수 있도록 되어 있다.
다음에, 상기한 구성을 갖는 측정회로 설계 장치에 의한 실제 측정회로의 설계에 대하여, 예를 들면 6핀을 갖는 소정 IC의 특성을 측정(테스트)하는 경우를 예로 들어 설명한다.
먼저, 회로 설계자가 피측정 IC 특성의 측정회로를 제16도에 도시된 바와 같이 이상적인 특성을 가진 이상적인 신호원(62), 이상적인 전압원(63) 이상적인 검출기(64) 및 주변 부품(R1, R2, C1, C2)을 사용하여 피측정 IC 측정의 특성에 해당하는 측정 회로를 제시하고, 입력 장치(61)를 통해 상기 특성을 입력한다. 또한, 테스트 엔지니어는 특성 측정에 실제로 사용하는 테스터에 대응하는 테스터용 지식 베이스 파일(571, 572, ...)을 입력부(51)에서 지정한다.
측정회로 변환부(59)는 제15도에 도시된 바와 같이 대응하는 지식 베이스 파일로부터 얻어지는 신호 레벨, 신호파형, 신호 주파수 등의 지식 베이스를 기초로 하고, 또한 측정 노하우 지식 베이스 파일(58)에서 얻어지는 숙련된 테스트 엔지니어의 노하우를 참조하면서, 테스터와 피측정 IC(61) 사이에 제17도에 도시된 바와 같이 증폭기(65)나 감쇠기(66)를 삽입하거나, 커패시터(C3)등 측정(테스트)을 행할 때 실제로 필요한 주변회로를 자동으로 부가함으로써, 실제 사용하는 테스터로 피측정 IC(61)을 측정할 수 있는 측정회로 자동 변환한다. 이 때, 변환할 필요가 없는 주변 부품(R1, R2, C1, C2)은 변환되지 않고 그대로 존재한다.
이와 같이, 각 제조업체의 테스터에 대응하기 위해, 테스터용 지식 베이스 파일(571, 572, ...) 및 숙련된 테스트 엔지니어의 노하우가 기술된 측정 노하우 지식 베이스 파일(58)을 준비해둠으고써, 측정 사양을 회로 설계자가 이해하기 쉬운 이상적인 신호원(62), 이상적인 진압원(63), 이상적인 검출기(64) 및 이상적인 주변 부품(R1, R2, C1, C2)으로 기술하면 되므로, 용이하게 측정 내용을 기술할 수 있게 된다.
또한, 회로 시뮬레이터(54)를 사용하여 회로 시뮬레이션도 할 수 있으므로, 사양에 대한 기재 오류도 용이하게 발견할 수 있다. 또한, 실제 측정 회로로 변환할 때에도, 테스트 엔지니어의 개재를 요하지 않으므로, 설계에 요하는 단계를 대폭 단축하는 것이 가능하게 된다. 또한, 수종의 테스터에의 회로의 변환도 지식 베이스를 작성하는 것만으로 가능하게 되므로, 생산라인의 형편으로 사용하는 테스터가 변경되어도, 이것에 신속하게 대응할 수 있게 된다.
그런데, IC 특성을 측정(테스트)하기 위해, 측정 회로는 각 측정 항목에 따라 변경되는 회로 구성을 가지므로, 수 백 가지의 측정항목을 위한 측정회로는 하나의 총합 측정 회로에 합성할 필요가 있다. 그러므로 이 요건을 만족하는 본 발명의 제4 실시예를 제18도에 도시한다.
제18도에서, 입력부(71)로부터는 측정항목마다 측정회로(1 내지 N)에 관한 데이터가 이상적인 측정회로의 데이터로서 입력되고, 기억장치(73)내에 그 네트 리스트가 작성된다. 이들 네트 리스트에 기초하여, 회로 합성부(74)에 의해 측정 항목마다 측정회로를 하나의 총합 측정회로에 합성하는 처리가 행해진다.
즉, 회로 합성부는 기억장치(73)에 측정 항목마다 기록된 측정회로의 네트 리스트를 측정하려고 하는 항목수 만큼 판독하고, 판독된 복수개의 측정 회로의 네트 리스트에 기초하여 이상적인 하나의 총합 측정회로로 합성하고, 그 네트 리스트를 출력하는 동시에, 그 총합 측정회로 내에 넣어진 릴레이에 의해 각 측정 항목마다 등가의 회로로 하기 위한 릴레이 조건 파일을 작성하여 기억장치(73)에 기억한다.
오퍼레이터는 기억장치(73)에 기억된 총합 측정회로의 네트 리스트와 릴레이 조건 파일에 의해, 입력된 각 측정회로의 내용을 만족하는 하나의 회로도와 각 테스트마다 어느 릴레이를 구동하면 되는가를 알 수 있다.
다음에, 회로 합성부(74)에서, 일 예로서 제19도에 도시된 바와 같은 측정 항목(1 내지 4)마다의 측정 회로(제19A도 내지 제19D도에 도시된 바와 같음)를 제20도에 도시된 바와 같은 총합 측정회로(a)에 합성하는 동시에, 그 릴레이 조건파일(b)을 작성할 때의 알고리즘에 대해서 제21도 및 제22도의 순서도를 이용하여 설명한다. 그리고, IC의 특성 측정(테스트)에 사용되는 수 백 개의 측정 항목마다의 측정 회로에 관한 데이터는 미리 입력되고, 또한 네트 리스트로서 기억장치(73)에 기억되어 있는 것으로 한다.
제21도 및 제22도의 순서도에서, 먼저 합성하려고 하는 복수개의 측정 회로의 네트 리스트를 기억장치(73)로부터 판독하고(단계 S41), IC의 어느 한 단자(A)에 착안하고(단계 S42), 제23A도에 도시된 바와 같이 그 단자(A)에 직접 접속되는 소자를 이미 판독한 복수의 측정회로의 네트 리스트로부터 추출한다(단계 S43).
다음에, 추출된 소파의 수가 「0」인가의 여부를 판단하고(단계 S44), 「0」이면 단자(A)에 아무 것도 결선하지 않고(단계 S45), IC의 단자에서 회로 합성되지 않은 단자가 남아 있는가의 여부를 판단한다(단계 S46).
그리고, 남아 있으면, IC의 단자 중 회로 합성되어 있지 않은 단자 하나를 선택하고(단계 S47), 단계 S43으로 되돌아가 단자(A)로서 선택된 단자를 사용하는 회로 합성을 반복하는 한편, 단자가 남아 있지 않으면 일렬의 처리를 종료한다.
단계 S44에서, 「0」이 아니라고 판정한 경우에는 추출된 소자 중 동일한 것이 존재하는가의 여부를 판단하고(단계 S48), 동일한 소자가 존재하는 경우에는 재23B도에 도시된 바와 같이, 동일한 소자에 대하여는 하나의 소자에 집약한 후(단계 S49), 한편 동일한 소자가 존재하지 않는 경우에는 제23C도에 도시된 바와 같이 단자(A)와 추출된 소자(B, C) 간을 메이크 릴레이(make relay)(RL-1, RL-2)를 통해접속한다(단계 S50).
다음에, 측정 항목마다 단자(A)와 소자(B, C)간의 전기적인 접속 상태가 등가로 되도록 제24도에 도시된 메이크 릴레이(RL-1, RL-2)의 스위치 조건(a)을 구한 후(단계 S51), 전체 측정 항목에서 스위치 조건이 ON으로 되는 릴레이가 있는가의 여부를 판단한다(단계 S52).
그리고, 전제 측정 항목에서 스위치 조건이 ON으로 되는 릴레이가 있으면, 스위치 조건이 전부 ON으로 되는 릴레이를 직접 결선으로 변경하고, 스위치 조건(a)으로부터 그 릴레이를 소거한 후(단계 S53), ON으로 되는 릴레이가 없으면 이 소거동작은 행하지 않고 직접 메이크 릴레이(RL-1, RL-2)의 스위치 조건(a)중에 스위치 조건이 배반(排反)으로 되는 2개의 메이크 릴레이가 있는가의 여부를 판단한다(단계 S54).
스위치 조건 중에서 배반으로 되어 있는 2개의 메이크 릴레이가 있는 경우에는, 해당하는 2개의 릴레이중 전기적으로 접속되어 있는 항목이 많은 소자측의 릴레이 단자를 통상시(normally) OFF로 되도록 제23D도에 도시된 바와 같이 2개의 메이크 릴레이(RL-1, RL-2)를 하나의 트랜스퍼 릴레이(RL-10)로 변경하고, 이 트랜스퍼 릴레이(RL-10)의 스위치 조건(b)을 작성한후(단계 S55), 트랜스퍼 릴레이로 변환된 릴레이 2개를 스위치 조건(a)으로부터 삭제한 후(단계 S56), 단계 S54로 되돌아간다.
스위치 조건 중에 서로 반대로 되어 있는 2개의 메이크 릴레이가 없는 경우에는, 단자(A)와, 그에 연결되는 릴레이(RL-10)와 소자(B, C)의 네트 리스트 및 릴레이의 스위치 조건(a, b)을 기억장치(73)에 기록한 후(단계 S57), 소자(B, C)에 단자(A)와 접속되는 분지(分枝) 이외의 회로 합성이 되어 있지 않은 회로 분기가 있는가의 여부를 판단한다(단계 S58).
그리고, 상기 회로 분기가 있으면, 소자(B, C)가 가진 단자 중, 단자(A)와 접속되어 있지 않은 단자 중 하나를 선택하고(단계 S59), 선택된 단자를 새로운 단자(A)로 사용하여 단계 S43으로 되돌아가 회로 합성을 반복한다. 한편, 상기 분기 회로가 없으면 그대로 단계 S46의 동작을 수행한다.
또한, 상기 실시예에서는 IC의 특성 측정(테스트)에 적용한 경우에 대하여 설명하였으나, 이에 한정되는 것은 아니며, 본 발명은 IC 이외에도 다단자 장치 전반에 걸쳐 그 특성측정(테스트)에 적용할 수 있는 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, IC 등과 같은 다단자 장치의 특성 측정회로는 이상적인 특성을 가진 신호원이나 검출기 등으로 표현되고 입력되며, 숙련된 테스트 엔지니어의 지식 베이스 등을 사용하여 실제 존재하는 테스터로 측정 가능한 측정회로로 자동 번환하도록 구성함으로써, 이상적인 측정회로가 실제 측정 회로로 변환될 때 테스드 엔지니어가 있어야할 필요가 없고, 설계 단계를 대폭 단축할 수 있는 동시에, 사용하는 테스터가 변경되어도 신속하게 대응할 수 있게 된다.

Claims (7)

  1. 다단자 장치의 특성을 측정하기 위한 테스터- 여기서 다단자 장치와 테스터 사이에 디바이스 보드(device board)가 배치됨- 를 결선하기 위한 결선 방법에 있어서,
    상기 디바이스 보드의 피측정점(point under test)의 수(n)와 상기 테스터의 리소스 수(M)를 판독하는 단계;
    상기 피측정점의 수(n)와 테스터의 리소스의 수(M)를 비교하고, 비교결과에 따라서 상기 테스터와 디바이스 보드를 결선하는 단계;
    비교 결과가 n > M일 경우, 모든 측정을 만족하기 위해 필요한 M개의 리소스의 최소한의 수(N)를 결정하는 단계;
    N개의 리소스에 할당된 설정 값을 결정하는 단계;
    측정 조건을 만족하도록 릴레이를 사용하여 N개의 리소스와 n개의 피측정점을 서로 결선하는 단계;
    각 측정 항목에 대해 각 리소스와 릴레이에 대한 설정 조건을 결정하는 단계; 및
    N > M일 때 마지막 (N-M+1)개의 리소스에 식별 정보를 부가하는 단계
    를 포함하는 결선방법.
  2. 제1항에 있어서,
    상기 비교결과가 n ≤ M일 때, 일대일 대응으로 테스터의 리소스를 피측정점에 직접 결선하기 위한 네트 리스트를 작성하고, 각 측정 항목에 대한 각 피측정점의 설정 값을 각 리소스를 위한 설정 값으로 그대로(directly) 설정하는 단계를 포함하는 결선방법.
  3. 제1항에 있어서,
    각 리소스에 결선되는 피측정점의 수를 판독하는 단계; 및
    리소스가 단지 하나의 피측정점에 결선될 경우, 상기 피측정점에 상기 리소스를 직접 결선하는 단계
    를 포함하는 결선방법.
  4. 제1항에 있어서,
    각 리소스에 결선되는 피측정점의 수를 판독하는 단계; 및
    사용되지 않은 나머지 리소스가 존재할 경우, 가장 많은 수의 릴레이에 결선된 피측정점에 상기 나머지 리소스를 순차 결선하는 단계
    를 포함하는 결선방법.
  5. 이상(理想)적인 측정회로의 데이터를 입력하기 위한 입력부;
    상기 입력부로부터 입력된 이상적인 측정회로의 데이터를 기억하기 위한 기억부;
    각 제조업체의 테스터용으로 적합한 지식 베이스(knowledge base)와 측정 수법을 구비하는 지식 베이스부;
    상기 기억부에 기록된 이상적인 측정 회로의 데이터를 상기 지식 베이스부의 각 지식 베이스에 기초하여 특성 측정을 위해 실제 사용되는 실측정 회로의 데이터로 변환하고, 상기 기억부내로 상기 변환된 데이터를 기록하기 위한 측정회로 변환부;
    상기 기억부에 기억되는 상기 입력부로부터 각 측정 항목마다 입력된 이상적인 측정 회로에 대한 네트 리스트; 및
    상기 다단자 장치의 각 단자에 결선된 소자(element)를 판독하기 위해 상기 기억부로부터 복수개의 네트 리스트를 판독하고, 총합(overall) 측정 회로에 합성하며, 동일한 소자가 동일한 단자에 중복되지 않도록 다단자 장치의 각 단자에 결선된 소자를 정렬하는 회로 합성부;
    상기 단자와 각 소자 사이에 개재된 메이크 릴레이(make relay)와, 상기 기억부에 기억되는 각 측정 항목에 대한 상기 메이크 릴레이의 온/오프 조건
    을 포함하는 다단자 장치의 측정회로 설계장치.
  6. 제5항에 있어서,
    상기 기억부의 기억 데이터를 기초로 하여 상기 실측정회로의 동작을 확인하기 위한 회로 시뮬레이터를 추가로 포함하는 다단자 장치의 측정회로 설계장치.
  7. 다단자 장치의 특성을 측정하기 위한 테스터- 여기서 다단자 장치와 테스터 사이에 디바이스 보드가 배치됨- 를 결선하기 위한 결선 방법에 있어서,
    상기 디바이스 보드의 피측정점(point under test)의 수(n)와 상기 테스터의 리소스의 수(M)를 판정하는 단계;
    상기 피측정점의 수(n)와 테스터의 리소스의 수(M)를 비교하고, 비교결과에 따라서 상기 테스터와 디바이스 보드를 결선하는 단계;
    n < M일 경우, 일대일 대응으로 피측정점에 테스터의 리소스를 바로 결선하고, 각 측정 항목에 대한 각 피측정점의 설정 값을 각 리소스에 대한 설정 값으로 그대로 설정하는 단계; 및
    n > M일 경우, 디바이스 장치와 테스터의 리소스 사이의 각 피측정점에 대한 각 측정 항목의 설정 조건을 판정하고, 복수개의 상이한 피측정점들이 모든 측정 항목에 걸쳐 동일한 설정 조건을 가질 경우, 상기 피측정점들은 리소스중 한 리소스와의 결선을 위해 하나의 피측정점으로서 그룹화되는 단계
    를 포함하는 결선방법.
KR1019940000836A 1993-01-19 1994-01-18 디바이스의 자동 측정방법 및 측정장치 KR100317727B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP5023806A JPH06215058A (ja) 1993-01-19 1993-01-19 多端子装置の測定回路設計装置
JP93-23,808 1993-01-19
JP02380893A JP3259397B2 (ja) 1993-01-19 1993-01-19 テスタとデバイスボードの結線方法
JP93-23,806 1993-01-19

Publications (2)

Publication Number Publication Date
KR940018943A KR940018943A (ko) 1994-08-19
KR100317727B1 true KR100317727B1 (ko) 2002-04-06

Family

ID=26361229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940000836A KR100317727B1 (ko) 1993-01-19 1994-01-18 디바이스의 자동 측정방법 및 측정장치

Country Status (2)

Country Link
US (1) US5414639A (ko)
KR (1) KR100317727B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249748A (ja) * 1994-03-14 1995-09-26 Fujitsu Ltd マスタースライス型ｌｓｉの設計装置
US5608337A (en) * 1995-06-07 1997-03-04 Altera Corporation Method and apparatus of testing an integrated circuit device
US5748642A (en) * 1995-09-25 1998-05-05 Credence Systems Corporation Parallel processing integrated circuit tester
AUPN687095A0 (en) * 1995-11-30 1995-12-21 South East Queensland Electricity Corporation A switching selection device
US6269319B1 (en) 1999-01-29 2001-07-31 The Mcdonnell Douglas Corporation Reconfigurable integration test station
JP3558964B2 (ja) * 1999-07-23 2004-08-25 シャープ株式会社 半導体集積回路の検査装置及びその検査方法
US6560554B1 (en) * 1999-10-11 2003-05-06 Tektronix, Inc. Automatic testing
US7340364B1 (en) * 2003-02-26 2008-03-04 Advantest Corporation Test apparatus, and control method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764925A (en) * 1984-06-14 1988-08-16 Fairchild Camera & Instrument Method and apparatus for testing integrated circuits
US4686627A (en) * 1984-12-24 1987-08-11 Honeywell Inc. Electrical test apparatus
US5043910A (en) * 1985-04-19 1991-08-27 Graphtec Kabushikikaisha Printed circuit board function testing system
FR2604260B1 (fr) * 1986-09-19 1988-12-30 Draxy Sarl Testeur de circuits electroniques
US4878179A (en) * 1987-11-12 1989-10-31 Rockwell International Corporation Interactive diagnostic methodology and apparatus for microelectronic devices
JPH02189476A (ja) * 1989-01-19 1990-07-25 Mitsubishi Electric Corp 電子回路の測定方法
US5036479A (en) * 1989-04-20 1991-07-30 Trw Inc. Modular automated avionics test system
JPH04211871A (ja) * 1990-05-02 1992-08-03 Toshiba Corp 論理設計の検証支援システム
US5297066A (en) * 1991-10-22 1994-03-22 National Semiconductor Corporation Digital circuit simulation of analog/digital circuits

Also Published As

Publication number Publication date
KR940018943A (ko) 1994-08-19
US5414639A (en) 1995-05-09

Similar Documents

Publication Publication Date Title
US6704893B1 (en) Method for testing integrated circuits with an automatic test equipment
US4228537A (en) Method of and apparatus for automatic fault diagnosis of electrical circuits employing on-line simulation of faults in such circuits during diagnosis
US5790771A (en) Apparatus and method for configuring a reconfigurable electronic system having defective resources
US6324665B1 (en) Event based fault diagnosis
US5668745A (en) Method and apparatus for testing of semiconductor devices
US4286173A (en) Logical circuit having bypass circuit
US20090105983A1 (en) Test definer, a method of automatically determining and representing functional tests for a pcb having analog components and a test system
JPH0565830B2 (ko)
KR100317727B1 (ko) 디바이스의 자동 측정방법 및 측정장치
US6052809A (en) Method for generating test patterns
US6601203B1 (en) Test program generation system and test program generation method for semiconductor test apparatus
US4903267A (en) Method of generating test data
US10048307B2 (en) Method and system for performing electrical tests on complex devices
US20100332932A1 (en) Test method, test control program and semiconductor device
US6035114A (en) Method for constructing fault classification tables of analog circuits
JP3978285B2 (ja) 不揮発性メモリ内蔵半導体装置テスト方法
US7055135B2 (en) Method for debugging an integrated circuit
CN1841077B (zh) 多个测试流的校准信息的汇编
US5020010A (en) Method for preparing and evaluating measurement specificatons for an electronic circuit
US6101458A (en) Automatic ranging apparatus and method for precise integrated circuit current measurements
JP4921751B2 (ja) 故障検出シミュレーションシステム、故障検出シミュレーション方法及びプログラム
JPH06215058A (ja) 多端子装置の測定回路設計装置
US6768960B2 (en) System for and method of performing device-oriented tests
JP2901784B2 (ja) デバッグ仕様書及びテストプログラム作成仕様書の作成方法
JP3259397B2 (ja) テスタとデバイスボードの結線方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081120

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee