JP4921751B2 - 故障検出シミュレーションシステム、故障検出シミュレーション方法及びプログラム - Google Patents

Description

本発明は、シミュレーションにより回路（集積回路）の故障を検出できるか否かを判定する故障検出シミュレーションシステム、故障検出シミュレーション方法及びプログラムに関する。

故障検出シミュレーションは、故障が含まれた論理回路を想定し、その論理回路に対して所定のテストデータを入力してシミュレーションを行ない論理回路の故障を検出することにより論理回路の設計段階における評価を行なうものである。

デジタル回路における故障検出シミュレーションにおいては、デジタル回路内に故障を仮定し、デジタル回路を構成するゲートの入出力を定義して、その故障ごとにシミュレーションを実行してその検出結果を得る。故障のモードについては他で定義され、故障ごとにテストパターンを用いて回路シミュレーションが行われる。故障検出できたかどうかの判定は、予め定義された期待値と一致するか否かで判断される（特許文献１）。

アナログ回路に対するテストシミュレーションに関する従来技術としては、例えば、特開２００３−１２１５１１号公報（特許文献２）に開示される技術がある。当該特許文献２で開示されるＩＣテストプログラム作成装置においては、ＩＣ回路の素子の特性値であるパラメータを順次変更しながら回路シミュレーションを実行することにより、テスト条件としてのテスト規格値の最大値と最小値を取得することにより、各素子のバラツキを考慮したテスト条件を自動的に生成するものである。しかしながら、アナログ回路を構成する各素子レベルでの故障を検出するための故障検出シミュレーションについては行なわれていなかった。

特開平１０−２８３３９４号公報 特開２００３−１２１５１１号公報

不良除去率を向上することができるアナログ故障回路のシミュレーションシステムを、本件の出願人が開発している（特願２００３−４０３０４５号）。この方法では、アナログ回路を構成する素子に対して、故障状態の特性を示す故障モデルパラメータを適用し、設定された入出力の期待値をテスト条件として回路シミュレーションを実行している。これにより、そのテスト条件で素子の故障を検出できるか否かを判定することができる。

この方法では、回路内の各素子について故障モードにし、実際の選別テストと同等のシミュレーションを行っている。そのため回路内の素子数が多くなると、非常に時間がかかる。すなわち、この方法ではアナログ回路に含まれる素子を順番に故障モードに設定して、テスト項目を変えてシミュレーションを行なっている。そのため、アナログ回路の素子数が増えてしまうとシミュレーションを行なう回数が増えてしまい、計算時間が長くなる。たとえば、１つのＩＣ内部で回路素子（抵抗やトランジスタなど）が１０００素子あり、シミュレーションを行うテスト項目が１００あった場合に、全素子の故障シミュレーションを行うために１０万回のシミュレーションを行う必要がある。仮に１回のシミュレーション時間が３０秒としても、３００万秒すなわち、１ヶ月以上かかってしまう。このように従来のアナログ回路の故障検出シミュレーションシステムでは素子数が増えると、計算時間が長時間になってしまうという問題点があった。

本発明にかかる故障検出シミュレーションシステムは、回路の故障を検出できるか否かを判定する故障検出シミュレーションシステムであって、前記回路を表すネットリストから選択された素子に対する故障状態の特性を示す故障モデルパラメータ格納部と、前記回路に対する入出力の期待値をテスト条件として設定するテスト条件設定部と、前記回路に含まれる素子のうち、２つ以上の素子を一つの素子にまとめて前記ネットリストを簡略化して、簡略化ネットリストを生成するネットリスト簡略部と、前記選択された素子に対する前記故障モデルパラメータに基づいて、前記簡略化ネットリストで表される回路に対応するシミュレーション回路を生成するシミュレーション回路生成部と、前記テスト条件設定部で設定されたテスト条件に基づいて回路シミュレーションを実行し、故障を検出できるか否かを判定する回路シミュレーション実行部とを有するものである。これにより、シミュレーションに対象となる素子数を減少させることができ、シミュレーション時間を短縮することができる。

本発明にかかる故障検出シミュレーション方法は、回路の故障を検出できるか否かを判定する故障検出シミュレーション方法であって、前記回路を表すネットリストから素子を選択し、前記回路に含まれる素子のうち、２つ以上の素子を一つの素子にまとめて前記ネットリストを簡略化して、簡略化ネットリストを生成し、前記簡略化ネットリストに対して入出力の期待値をテスト条件として設定し、前記選択された素子に対する故障状態の特性を示す故障モデルパラメータに基づいて、前記簡略化ネットリストで表される回路に対応するシミュレーション回路を生成し、前記設定されたテスト条件に基づいて回路シミュレーションを実行し、故障を検出できるか否かを判定するものである。これにより、シミュレーションに対象となる素子数を減少させることができ、シミュレーション時間を短縮することができる。

本発明にかかるプログラムは、回路の故障を検出できるか否かを判定する故障検出シミュレーションをコンピュータに実行させるプログラムであって、前記コンピュータに、前記回路を表すネットリストから素子を選択させ、前記回路に含まれる素子のうち、２つ以上の素子を一つの素子にまとめて前記ネットリストを簡略化して、簡略化ネットリストを生成させ、前記簡略化ネットリストに対して入出力の期待値をテスト条件として設定させ、前記選択された素子に対する故障状態の特性を示す故障モデルパラメータに基づいて、前記簡略化ネットリストで表される回路に対応するシミュレーション回路を生成させ、前記設定されたテスト条件に基づいて回路シミュレーションを実行し、故障を検出できるか否かを判定させるものである。これにより、シミュレーションに対象となる素子数を減少させることができ、シミュレーション時間を短縮することができる。

本発明によれば、シミュレーションに対象となる素子数を減少させることができ、シミュレーション時間を短縮することができる故障検出シミュレーションシステム、故障検出シミュレーション方法及びプログラムを提供することができる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明は以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。

本発明の一実施例による故障検出シミュレーションシステムの構成を図１に示す。本実施例の故障検出シミュレーションシステム１０は、ネットリスト２０、ネットリスト簡略部２５、モデルパラメータ３０、シミュレーション回路生成部４０、テスト条件設定部５０、シミュレーション実行部６０、シミュレーション結果出力部７０及びシミュレーション制御部８０を備えている。故障検出シミュレーションシステム１０は外部端末装置１００と接続される。

この故障検出シミュレーションシステム１０は、専用のハードウェアによって構成することは勿論として、プログラム制御可能なコンピュータ装置（ＣＰＵ）上で実行されるソフトウェア（故障検出シミュレーションプログラム）によって実現することも可能である。この故障検出シミュレーションプログラムは、磁気ディスク、半導体メモリその他の記録媒体に格納され、その記録媒体からコンピュータ装置にロードされ、コンピュータ装置の動作を制御することにより、以下に述べる処理を実行する。

以下、アナログ回路に対する故障検出シミュレーションについて説明する。
ネットリスト２０は、故障の検出を行う対象であるアナログ回路（集積回路）の構成（回路の仕様）を表すリストである。ネットリスト２０にはアナログ回路を構成する全素子が表されている。ネットリスト２０には各素子がパラレル接続されているか、あるいはシリアル接続されているかの情報が含まれている。さらには、各素子の間に分岐点があるかないかの情報も含まれている。

ネットリスト簡略部２５は、上記のネットリスト２０に含まれている２つ以上の素子を１つにまとめる。１つにまとめられる素子の数は１つでもよいし、複数でもよい。これにより、シミュレーションの対象となる素子数を減少することができる。ネットリスト簡略部２５によるネットリストの簡略化については後述する。なお、ネットリスト簡略部２５によって簡略化されたネットリストを簡略化ネットリストとする。また、ネットリスト簡略部２５は１つの簡略化ネットリストのみを生成して下記のシミュレーションを行ってもよく、素子毎に異なる簡略化ネットリストを生成して下記のシミュレーションをおこなってもよい。

モデルパラメータ３０は、ネットリスト２０で表されるアナログ回路に含まれるトランジスタや抵抗、コンデンサ等の各素子の特性を示すパラメータであり、本実施例においては、上記モデルパラメータ３０として、素子の標準的な特性を満たす標準モデル（正常品としての特性を有するモデル）を表す標準モデルパラメータと、故障モデル（特性において故障した状態を有するモデル）を表す故障モデルパラメータを用意して格納している。

アナログ回路に含まれる素子の種類に応じて、それぞれ異なる標準モデルパラメータ及び故障モデルパラメータが格納されている。すなわち、トランジスタ、抵抗、コンデンサでは異なるモデルパラメータが用意されている。さらに、１つの種類の素子において、特性が異なる素子がある場合、その特性に応じて異なるモデルパラメータが用意される。例えば、回路に設けられている抵抗が、１０ｋΩの抵抗と５ｋΩの抵抗である場合、それぞれの抵抗値に対応して２種類のモデルパラメータが用意される。すなわち、１０ｋΩ用の標準モデルパラメータ及び故障モデルパラメータ、並びに５ｋΩ用の標準モデルパラメータ及び故障モデルパラメータが格納される。換言すれば、同じ種類かつ、同じ特性の素子では共通のモデルパラメータが利用される。トランジスタやコンデンサ等の他の素子についても、その特性ごとに異なるモデルパラメータが用意されている。

シミュレーション回路生成部４０は、簡略化ネットリストに表される回路に、モデルパラメータ３０に含まれる各素子のパラメータを適用する。これにより、シミュレーション回路生成部４０は回路シミュレーションを行うためのシミュレーション回路を生成する。

テスト条件設定部５０は、故障の検出を行う素子に対する入出力の期待値（電圧、電流値）を含むテスト条件を設定する。これらテスト条件としては、各素子ごとに値を変えた入出力の期待値（ある入力値に対してどのような出力値が得られるだろうといった期待値：以下、テスト項目と称する）が設定される。例えば、テスト条件設定部５０は、回路内において故障の検出を行なう対象素子を含むブロックに対する入力の期待値と出力の期待値を設定する。この入出力の期待値は、ＩＣの複数の出荷検査に対応して複数設定されるものを利用する。すなわち、実際の出荷検査における入力信号が入力された場合、対象素子を含むブロックに入力されるであろう入力の期待値と、その入力の期待値によって出力されるであろう出力の期待値が設定される。入出力の期待値は、各素子毎にされる。なお、同じブロックに含まれる素子については、同じ入出力の期待値となってもよい。また、テスト条件には、実際の回路の検出に用いられるテスト治具（例えば、ＩＣ検査装置（テスタ））の回路情報が含められる。

シミュレーション実行部６０は、上記シミュレーション回路の各素子について、テスト条件（複数のテスト項目）に基づいて集積回路（ＩＣ）の出荷検査に相当する内容の回路シミュレーションを実行する。すなわち、出荷検査に用いられる入力信号をアナログ回路に入力し、そのときに出力される出力信号をシミュレーションにより算出する。シミュレーション実行部６０は、専用のハードウェアによって構成することも可能あるが、コンピュータ装置上で実行され、実際のテスト治具であるテスタ等を使用したテストをシミュレートするソフトウェア（故障検出シミュレーションプログラム）によって実現することが可能である。

このシミュレーション実行部６０の構成及び機能については、従来から提供されている、例えば、前述した特許文献２（特開２００３−１２１５１１号公報）に開示される回路シミュレータと同じであり、その詳細については省略する。

シミュレーション結果出力部７０は、シミュレーション回路の各素子に対する検査の結果として、各素子の故障検出率等を含む情報をシミュレーション結果として出力する。このシミュレーション結果は、外部端末装置１００に送られる。例えば、シミュレーション結果がテスト条件設定部で設定された出力の期待値から外れた場合に、その素子が故障であるとして判定される。

シミュレーション制御部８０は、検査対象の素子に対する全ての故障モデルパラメータにおける回路シミュレーションが終了したかどうかを判別する。さらに、シミュレーション制御部８０は、シミュレーション実行部６０を制御して、下記の処理を行う。シミュレーション制御部８０は、検査対象の素子に用意された他の故障モデルパラメータに切り替える。このとき、ネットリスト簡略部２５は切り換えられた故障モデルパラメータに対応して、ネットリストを簡略化する。故障モードが切り換えられると、ネットリストは別の構成となるよう簡略化される。すなわち、故障モデルパラメータに応じて簡略化ネットリストの構成が異なる。そして、シミュレーション回路生成部は別の構成となった簡略化ネットリストに対応するシミュレーション回路を生成する。シミュレーション制御部８０は、新たに簡略化された簡略化ネットリストに対応するシミュレーション回路及び切り換えられた故障モデルパラメータによる故障モデルでの回路シミュレーションを実行する。なお、シミュレーション制御部８０は、故障検出の対象となる素子を選択することもできる。従って、シミュレーション制御部８０は、全素子に対して故障検出対象としたか、一部の素子のみを故障検出対象としたかを判別することができる。例えば、設計者によって故障検出の対象となる素子が全素子の中から選択された場合は、シミュレーション制御部８０は、選択された素子に対してシミュレーションが行なわれるよう制御する。

次いで、上記のように構成される本実施例による故障検出シミュレーションシステム１０の動作について説明する

まず、故障検出シミュレーションに先立ち、各素子について標準モデルパラメータと故障モデルパラメータを含むモデルパラメータを用意し、モデルパラメータ３０として格納する。

図１の実施例では、ＮＰＮトランジスタのモデルパラメータ３１と、ＰＮＰトランジスタのモデルパラメータ３２、抵抗のモデルパラメータ３３、コンデンサのモデルパラメータ３４を、モデルパラメータ３０として格納している。

ここで、ＮＰＮトランジスタと抵抗のモデルパラメータの例を、図２、図３に示す。

図２は、ＮＰＮトランジスタのモデルパラメータ３１を示している。ＮＰＮトランジスタのモデルパラメータは標準モデルパラメータと、オープン状態の故障を表す故障モデルパラメータ及びＮＰＮトランジスタのショート状態の故障を表す故障モデルパラメータを含んでいる。また、図３は抵抗のモデルパラメータ３３を示している。抵抗のモデルパラメータ３３は、標準モデルパラメータと、オープン状態の故障を表す故障モデルパラメータ及び抵抗のショート状態の故障を表す故障モデルパラメータを含んでいる。このように、各モデルパラメータは標準モデルパラメータとオープン状態の故障を表す故障モデルパラメータと抵抗のショート状態の故障を表す故障モデルパラメータとの３種類のモデルパラメータを備えている。なお、オープン状態の故障モデルパラメータをオープンモデルパラメータとし、ショート状態の故障モデルパラメータをショートモデルパラメータとする。

各素子の故障モデルパラメータについては、各素子ごとに少なくとも１種類以上設定する。また、故障モデルパラメータとしては、素子の製造過程において発生する特性のバラツキの範囲を大きく超えた値（オープン状態やショート状態を示す値）が設定される。

また、図４と図５に、上述したＮＰＮトランジスタの、故障モデル（オープンとショート）と標準モデルにおける静特性である、Ｉｃ−Ｖｃｅ特性とＶｂｅ−Ｉｃ特性を示す。図２に示す故障モデルパラメータと標準モデルパラメータによる各モデルにおける静特性が示されている。

上記においては、トランジスタと抵抗についてのモデルパラメータの内容例を示したが、ＰＮＰトランジスタのモデルパラメータ３２及びコンデンサのモデルパラメータ３４についても、上記と同様に、標準モデルパラメータと２種類の故障モデルパラメータを含むものとする。

故障検出シミュレーションシステム１０の処理内容を、図６のフローチャートに従って
説明する。

ネットリスト２０で示される回路から故障モードにする素子を選択する（ステップ１０１）。ここでは、ネットリスト２０に含まれるＮＰＮトランジスタ、抵抗等の素子から特定の素子が選択される。ここで、故障モードにすると選択された素子を対象素子とする。すなわち、この対象素子が故障モードとされて、下記の説明のようにシミュレーションが実行される。すなわち、対象素子について故障を検出できるか否かがシミュレーションで判定される。通常、ネットリスト２０に含まれる複数の素子から１つの素子が対象素子となる。なお、同時に２つ以上の素子を対象素子としてもよい。

故障検出を行なうためのテスト条件を設定する（ステップ１０２）。ここでは、各素子ごとに用意された複数のテスト項目（入出力の期待値）を含むテスト条件が設定される。テスト項目については、複数の入力値と出力値の組み合わせが用意される。テスト条件としては、例えば１００項目といった数のテスト項目が設定される。以下、例として１００項目のテスト項目が設定されたとして説明する。

テスト条件が設定されたら、ネットリスト簡略部２５でネットリストを簡略化する（ステップ１０３）。まず、ステップ１０１で選択された対象素子をオープンモデルとするか、ショートモデルとするかを選択する。ここでは、対象素子をオープンモデルとする場合について説明する。選択された故障モデル（ここでは、オープンモデル）で、対象素子について他の素子とまとめられるかどうかを判定する。まとめられる場合は、他の素子とまとめられ、１つの素子となる。すなわち、故障モードにすると選択された対象素子を含む２つ以上の素子を合成して、１つの素子とする。さらに、選択された素子以外の素子でまとめられるものをまとめる。これによりシミュレーションでパラメータが適用される素子数を減少させることができ、ネットリストを簡略化することができる。よって、計算時間を短縮することができる。

次に、簡略化ネットリストの各素子にモデルパラメータを適用する（ステップ１０４）。例えば、シミュレーション回路生成部４０で、ステップ１０１で選択された対象素子に対してモデルパラメータ３０の中から当該素子の選択された故障モデルパラメータを適用する。ここでは、対象素子に対してオープンモデルパラメータが適用される。さらに、対象素子が他の素子とまとめられた場合、そのまとめられた素子にまとめられる前の対象素子の故障モデルパラメータを適用する。対象素子と異なる素子のうち、２つ以上の素子がまとめられた素子については、まとめられる前の素子のうち１つの素子の標準モデルパラメータが適用される。他の素子とまとめられなかった素子については、その素子のモデルパラメータが適用される。これにより、当該素子の故障モードを示すシミュレーション回路が生成される。

例えば、図８に示す標準モデルで表される回路の抵抗に対して、オープンモデルパラメータを適用することにより、図９に示すような故障モデルのシミュレーション回路が生成される。

上記故障モデルのシミュレーション回路に対して、設定されたテスト条件に従って集積回路（ＩＣ）の出荷検査に相当する内容の回路シミュレーションを実行する（ステップ１０５）。

このテスト条件に基づく回路シミュレーションは、図７に示すフローチャートに従って実行される。

まず、テスト条件に含まれる１つ目のテスト項目について期待値に適合した結果が得られるかどうかのテストが実行される（ステップ２０１）。すなわち、テスト項目に含まれる入力値をシミュレーション回路に入力し、その回路からの出力を算出する。

テストの結果、当該テスト項目において故障が検出されたか（テスト項目の期待値に適合しない結果となったか）、未検出（テスト項目の期待値に適合した結果となったか）かが判定され記録される（ステップ２０２）。回路シミュレーションに際しては、テスト条件として設定されたテスト項目（期待値）に対して、期待値に適合しない結果（期待値で示される許容範囲以外の結果）が得られた場合には故障検出となり、期待値に適合した結果（期待値で示される許容範囲内の結果）が得られた場合には故障未検出との判定がなされる。すなわち、シミュレーション結果が期待値で示される許容範囲以外になる場合、そのテスト項目の入力値に対応する実検査で故障を検出することができると判定され、期待値で示される許容範囲内になる場合、そのテスト項目の入力値に対応する実検査で故障を検出することができないと判定される。

その後、テスト条件として設定されている全てのテスト項目についてテスト実行されたかを判定する。（ステップ２０３）。全テスト項目についてシミュレーションが終了していなければ、次のテスト項目に切り替えて（ステップ２０４）、ステップ２０１のテストを実行する。

例えば、テスト項目が１００項目ある場合には、１００項目に対するテストを繰り返し実行し、ステップ２０３で全てのテスト項目についてテストが終了した場合に当該故障モデルに対するテスト実行が終了する。これにより、テスト対象の故障モデルに対する全てのテスト項目について、故障検出か未検出かのテスト結果が記録される。

ステップ１０４で適用されたモデルパラメータに対するステップ１０５の回路シミュレーションが終了した場合、対象素子の全ての故障モデル（故障モデルパラメータ）に対する回路シミュレーションが終了したかどうかを判定する（ステップ１０６）。全故障モデルに対する回路シミュレーションが終了していない場合には、検査対象の素子に用意された他の故障モデルパラメータに切り替える（ステップ１０７）。

具体的には、オープンモデルパラメータからショートモデルパラメータに切り換えれる。そして、ショートモデルパラメータに対してネットリストの簡略化（ステップ１０３）、モデルパラメータの適用（ステップ１０４）及び故障検査シミュレーションの実行（ステップ１０５）の処理を行なう。例えば、図９に示すような抵抗の故障モデル（オープンモデル）のシミュレーション回路についてシミュレーションが終了した場合には、当該抵抗について他の故障モデルパラメータ（ショートモデル）に切り替えることにより、図１０に示すような故障モデル（ショートモデル）のシミュレーション回路を生成し、故障検査ための回路シミュレーションを実行する。

対象素子に対する全ての故障モデルパラメータにおける回路シミュレーションが終了するまで、回路シミュレーションを繰り返し実行する。故障モデルパラメータにオープンモデルパラメータ及びショートモデルパラメータが用意されている場合、オープン状態及びショート状態について故障モデルの回路シミュレーションを行なう。

検査対象の素子に対する全て（オープンモデル及びショートモデル）の故障モデルパラメータにおける回路シミュレーション（故障検査）がすれば、ネットリスト２０の集積回路に含まれる全ての素子に対する回路シミュレーションが終了したかを判別する（ステップ１０８）する。

図１１に、検査対象の素子（ＮＰＮトランジスタ）の故障モデルであるオープンモデルとショートモデルに対して、テスト１〜テスト１００のテスト項目について回路シミュレーションを実行した場合のテスト結果の例を示す。ここでは、シミュレーションで故障が検出された場合に○印を、故障が未検出の場合に×印を付けている。

図１１において、オープンモデルについてテスト３のテスト項目で故障未検出、ショートモデルについてテスト１のテスト項目で故障未検出であることを示している。また、テスト項目毎に、全ての故障モデルで故障が検出されたかどうかを示す評価が総合評価として示されている。

また、それぞれの故障モデルについての故障検出率と、総合評価における故障検出率が示されている。ここでの故障検出率（％）は、（故障が検出されたテスト項目数／全テスト項目数）×１００で示される。

両故障モデルについてテスト３とテスト１のテスト項目だけで故障未検出である場合、オープンモデルとショートモデルに対する故障検出率（＝（故障が検出されたテスト項目数／全テスト項目数）×１００）はそれぞれ９９／１００で、９９％となる。例えば、１００項目のうち１０項目で故障未検出であれば、故障検出率は９０％となる。

オープンモデルとショートモデルを含む総合評価での素子（ＮＰＮトランジスタ）の故障検出率は、９８／１００で９８％となる。この素子の故障検出率が１００％となれば、全て有効なテスト項目であることが検証される。

図１１に示すテスト結果において、総合評価として×印（故障未検出）で示されるテスト項目は、何れかの故障モデルについて故障を検出できない項目であるため、有効なテスト項目ではないと判断される。従って、図１１に示すテスト結果に基づいて、テスト条件に含まれる複数のテスト項目から有効でないテスト項目（図１１の場合、テスト１とテスト３）を排除して９８項目の有効なテスト項目を新たなテスト条件として設定して回路シミュレーションを行えば、図１２に示すようなテスト結果が得られることになる。

以上のテスト結果より、出荷テストの効率化とテスト品質の向上を実現できるテスト条件の検証が可能となる。また、テスト結果は、テスト条件として設定する有効なテスト項目の範囲を探るうえで極めて役に立つ。すなわち、有効でないテスト項目に対応する実検査を実行する必要がなくなるため、検査を簡略化することができる。このように、シミュレーションによって、有効なテスト項目か否かを判定することにより、実検査を簡略化することができる。

ステップ１０８で、全ての素子に対する回路シミュレーションが終了していない場合には、新たな素子を選択し（ステップ１０１）、さらに当該素子について設定されている他のテスト条件を設定する（ステップ１０２）ことで、ステップ１０３からステップ１０７
の処理を繰り返す。

ステップ１０８で、ネットリスト２０の集積回路に含まれる全ての素子に対する回路シミュレーションが終了した場合、素子ごとに図１１に示すようなテスト結果がシミュレーション結果として出力される（ステップ１０９）。これにより、アナログ回路に対する故障検出シミュレーションが終了する。

次にネットリストの簡略化について図１３を用いて詳細に説明する。図１３（ａ）は簡略化を行なう前のネットリストに対応する回路構成を示す図であり、図１３（ｂ）は図３（ａ）に示すネットリストを簡略化した簡略化ネットリストに対応する回路構成を示す図である。図１３（ａ）に示すように１３個の素子からなる回路を図１３（ｂ）に示すように８素子からなる回路に簡略化することができる。

図１３（ａ）に示すように２つの５ｋΩの抵抗が並列（パラレル）に接続されている箇所Ａは、図１３（ｂ）に示すように１つの２．５ｋΩの抵抗２３として表すことができる。また、２つの５ｋΩの抵抗が直列（シリアル）に接続されている箇所Ｂは、図１３（ｂ）に示すように１つの１０ｋΩの抵抗２４として表すことができる。電流増幅率が１倍のトランジスタが並列に接続されている箇所Ｃは、図１３（ｂ）に示すように電流増幅率が２倍のトランジスタとして表すことができる。このようにパラレル接続されている素子及びシリアル接続されている素子をそれぞれ１つにまとめることによって、ネットリストに含まれる素子数を１３から８に減少させることができる。これにより、シミュレーション時間を短縮することができる。

ここでは、同じ種類の素子を一つにまとめる。すなわち、複数の抵抗がシリアル接続又はパラレル接続されている場合、その複数の抵抗を一つにまとめる。抵抗がコンデンサー又はトランジスタと接続されている場合、それについては素子をまとめない。コンデンサー及びトランジスタについても、同じ種類の素子を一つにまとめる。２つ以上の素子を一つにまとめた場合、まとめられた素子のモデルパラメータについてはまとめられる前のものを用いることができる。すなわち、２つ以上の素子のうちの一つの素子のモデルパラメータがまとめられた素子のモデルパラメータとして用いられる。具体的には、まとめられる前の素子のうち、大きなパラメータを有する素子のモデルパラメータを用いる。例えば、５ｋΩと１０ｋΩの抵抗をまとめた場合、１０ｋΩの抵抗のモデルパラメータを用いる。コンデンサーについても同様に容量の大きい素子のモデルパラメータを用いる。トランジスタについても同様に、電流増幅率（ｈ_ＦＥ）又はコレクタ電流が大きいトランジスタのモデルパラメータを用いる。対象素子をまとめた場合、まとめられた素子にはまとめられる前の対象素子の故障モデルパラメータが用いられる。これにより、モデルパラメータを増やすことなくシミュレーションを行なうことができる。

ただし、上記の簡略化では、シミュレーション結果が変わってしてしまうことがある。これについて、以下に説明する。例えば、図１３（ａ）の箇所Ａに示す抵抗のうちの１つの抵抗２１がショート状態となった場合について考える。抵抗２１がショート状態となった場合、パラレル接続された箇所Ａについてはシミュレーション結果は変わらないはずである。すなわち、パラレル接続された５ｋΩの抵抗のうちの１つがショートした場合、箇所Ａ全体が導通する。一方、図１３（ｂ）に示した、まとめられた２．５ｋΩの抵抗２３がショートすれば、箇所Ａ'全体が導通する。よって、同じシミュレーション結果が得られる。

一方、シリアル接続された箇所Ｂについては、抵抗２２がショート状態となると、シミュレーション結果が変わってしまう。すなわち、図１３（ａ）の箇所Ｂの抵抗２２がショートすると、シリアル接続されたもう一方の抵抗により箇所Ｂ全体の抵抗は５ｋΩとなる。しかしながら、図１３（ｂ）に示す簡略化されたネットリストでは、１０ｋΩの抵抗がショートしてしまうと、箇所Ｂ'全体が導通する。このように、シリアル接続では、ショート状態のシミュレーション結果が異なってしまう。

したがって、シリアル接続された素子をショート状態とするシミュレーションを行なう場合、その素子については他の素子とまとめないようにする。これにより、シミュレーション結果が変わるのを防ぐことができるため、精度良くシミュレーションすることができる。具体的には、図１３（ａ）に示す抵抗２１に対してショートモデルパラメータが適用される場合、パラレルに接続されている２つの１０ｋΩの抵抗をまとめて抵抗２３とする。一方、図１３（ａ）に示す抵抗２２に対してショートモデルパラメータが適用される場合、シリアルに接続されている２つの抵抗をまとめないようにする。これにより、精度の高いシミュレーションを実行することができる。

なお、故障の対象とならない素子については、シリアル接続された素子及びパラレル接続された素子をそれぞれまとめる。すなわち、箇所Ａの素子を対象素子とする場合、箇所Ａ以外の素子でまとめられる素子をまとめる。対象素子以外をまとめることにより、短時間でシミュレーションを実行することができる。

まとめられる素子は２つに限らず、３つ以上の素子をまとめることができる。すなわち、パラレル接続される素子が３つ以上ある場合、それらの３つの素子をまとめて１つの素子としてもよい。また、シリアル接続される素子が３つ以上ある場合、シリアル接続される素子とパラレル素子が複合している場合についても、１つにまとめることができる。このとき、ショートモデルパラメータが適用される対象素子とシリアル接続されている素子については、対象素子とまとめないようにする。

次にオープンモデルパラメータが素子に適用される場合について考える。抵抗２１がオープン状態となると、パラレル接続されている抵抗があるため、箇所Ａ全体の抵抗は５ｋΩとなる。一方、簡略化されたネットリストにおいて、抵抗２３がオープン状態となると箇所Ａ'全体が絶縁状態となる。つまり、パラレル接続された素子にオープンモデルパラメータを適用するとシミュレーション結果が異なってしまう。一方、シリアル接続された抵抗２２がオープン状態となると、箇所Ｂ全体は絶縁状態となる。簡略化されたネットリストにおいて、抵抗２４がオープン状態となると箇所Ｂ'全体が絶縁状態となる。したがって、同じシミュレーション結果が得られる。

従って、パラレル接続された素子をオープン状態とするシミュレーションを行なう場合、その素子については他の素子とまとめないようにする。すなわち、箇所Ｂの素子を対象素子とする場合、箇所Ｂ以外の素子でまとめられる素子をまとめる。これにより、シミュレーション結果が変わるのを防ぐことができるため、精度良くシミュレーションすることができる。

このように、対象素子に適用する故障モデルパラメータをオープンモデルパラメータ又はショートモデルパラメータのどちらにするかによって、素子のまとめた方を変える。具体的にはオープンモデルパラメータを適用するとき、対象素子とパラレル接続された素子とをまとめず、それ以外の素子をまとめる。一方、ショートモデルパラメータを適用するとき、対象素子とシリアル接続された素子とをまとめず、それ以外の素子をまとめる。これにより、精度の高いシミュレーションを短時間で行なうことができる。

なお、参考のため、パラレル接続のまとめ方及びシリアル接続のまとめ方を紹介する。図１４（ａ）はパラレル接続の素子をまとめる前及びまとめた後の素子を示す図であり、図１４（ｂ）は図１４（ａ）に示す素子をショート状態としたものを示す図である。図１５（ａ）はシリアル素子をまとめる前及びまとめた後の素子を示す図であり、図１５（ｂ）は図１５（ａ）に示す素子をオープン状態としたものを示す図である。図１４には抵抗、トランジスタ及びコンデンサがそれぞれ示されている。図１５には抵抗及びコンデンサがそれぞれ示されている。図１４に示すように素子をまとめた後にショート状態としても、ショート状態とした後に素子をまとめたものと回路的な動作は変わらない。図１５に示すよう、素子をまとめた後にオープン状態としても、素子をオープン状態としてからまとめたものと回路的な動作は変わらない。したがって、シミュレーション時間を短縮するため素子をまとめた場合でも、精度よくシミュレーションを行なうことができる。

このように、パラレル接続されている素子はまとめてから素子にショートモードパラメータを適用しても、素子にショートモデルパラメータを適用してから素子をまとめても結果が同じとなる。したがって、図１３（ａ）に示す抵抗２１にショートモデルパラメータと適用しようとした場合、その回路を図１６に示すようにまとめることができる。図１６では、図１３（ａ）の箇所Ａに対応する抵抗がショート状態となる。対象素子とまとめられた素子についての故障モデルパラメータはまとめられる前の対象素子の故障モデルパラメータと同一の故障モデルパラメータを用いることができる。

また、シリアル接続されている素子をまとめてから素子にオープンモデルパラメータを適用しても、素子にオープンモデルパラメータを適用してから素子をまとめても結果が同じとなる。したがって、図１３（ａ）に示す抵抗２２にオープンモデルパラメータと適用しようとした場合、その回路は図１７に示すようにまとめることができる。図１７では、点線で示された抵抗がオープン状態となっている。対象素子とまとめられた素子についての故障モデルパラメータはまとめられる前の対象素子の故障モデルパラメータと同一の故障モデルパラメータを用いることができる。このように、素子をまとめることにより、故障検出率の精度を劣化させることなく、シミュレーションが収束するまでの時間を短縮することができる。

次に、素子をまとめてネットリストを簡略化する手順について図１８を用いて説明する図１８はネットリストを簡略化するステップ１０３の手順を示すフローチャートである。ステップ１０１で故障モードにすると選択された素子についてのテスト条件をステップ１０２で設定する。そして、その対象素子をオープン故障とするか又はショート故障とするかを選択する（ステップ３０１）。対象素子をショート故障とする場合、対象素子とパラレル接続されている素子とを一つにまとめる（ステップ３０２）。なお、対象素子とパラレル接続されている素子がない場合、すなわち、対象素子がシリアル接続しかされていない場合及び対象素子と接続されている素子がない場合、対象素子はそのままとなる。対象素子をオープン故障とする場合、対象素子とシリアル接続されている素子とを一つにまとめる（ステップ３０３）。なお、対象素子とシリアル接続されている素子がない場合、すなわち、対象素子がパラレル接続しかされていない場合及び対象素子と接続されている素子がない場合、対象素子はそのままとなる。ネットリストには各素子に対して、パラレル接続されているかシリアル接続されているかの情報が含まれているため、対象素子を適切にまとめることができる。

次に、対象素子以外の素子をまとめるため、その他の素子をネットリスト検索する（ステップ３０４）。ネットリストには各素子に対して、パラレル接続されているかシリアル接続されているかの情報が含まれているため検索することができる。そして、ステップ３０４の検索結果に基づいて、パラレル接続があるか否かを判定する（ステップ３０５）。同じ種類の素子がパラレル接続されている場合、その複数の素子を一つにまとめる（ステップ３０６）。パラレル接続された素子がない場合、又はパラレル接続された素子をまとめると、ステップ３０４の検索結果に基づきシリアル接続があるか否かを判定する（ステップ３０７）。同じ種類の素子がシリアル接続されている場合、それらを一つにまとめる（ステップ３０８）。その後、一つでもシリアル接続された素子があったか及び一つでもパラレル接続があったか否かを判定する（ステップ３０９）。対象素子以外で一つでもシリアル接続又はパラレル接続された素子があり、その素子がまとめられた場合、ステップ３０４からの処理を繰り返し行なう。まとめることができる素子を全てまとめ終わったらネットリストの簡略化を終了する。なお、シリアル接続されている素子とパラレル接続されている素子とで、まとめられる順番は反対でもよい。このようにして、ネットリストの簡略化を行なうことで、よりシミュレーションを実行する際の素子数を減少することができ、計算時間を短縮することが可能になる。

このような手順で簡略化されたネットリストに対応する回路構成について図１９を用いて説明する。図１９（ａ）は簡略化する前のネットリストに対応する回路構成を示す図であり、図１９（ｂ）〜図１９（ｄ）は図１９（ａ）に示すネットリストに対応する回路構成を図１９に示すフローチャートにしたがって簡略化しているときの回路構成を示している。図１９では説明の簡略化のため、回路を構成する素子として抵抗のみを示している。

図１９（ａ）に示す抵抗２６をショートモードとする場合について説明する。ステップ１０１で選択された抵抗２６をステップ３０１でショート故障にすると選択する。抵抗２６はシリアル接続されているため、ここでのステップ３０２では素子を一つにまとめることができない。その他の素子をネットリスト検索する（ステップ３０４）。検索結果により、シリアル接続されている箇所Ｃ及び箇所Ｄの抵抗をそれぞれ一つにまとめる（ステップ３０７及びステップ３０８）。これにより、図１９（ｂ）に示す回路構成となる。シリアル接続されている箇所Ｃ，Ｄがあったため（ステップ３０９）、ステップ３０４〜ステップ３０８の処理を実行する。すなわち、再度検索を行ない（ステップ３０４）、図１９（ｂ）においてパラレル接続箇所Ｅを一つにまとめる（ステップ３０５及びステップ３０６）。これにより、図１９（ｃ）に示す回路構成となる。さらに、シリアル接続されている箇所Ｆの２つの抵抗を一つにまとめる（ステップ３０７及びステップ３０８）。これにより、図１９（ｄ）に示す回路構成となる。このようにして、７素子から構成される回路構成のネットリストを３素子から構成される回路構成の簡略化ネットリストにすることができる。よって、計算時間を短縮することができる。

なお、シリアル接続されている素子の途中でノードが分かれている場合、そのノードまでで素子をまとめるようにする。すなわち、図２０（ａ）に示すように抵抗と抵抗の間に分岐点がある場合、その分岐点までの素子を一つの素子としてまとめる。例えば、図２０（ａ）に示す回路構成のネットリストは図２０（ｂ）に示すように簡略化される。ここでは、抵抗２７をショート故障とする場合について示している。なお、図１９及び図２０では、抵抗のみについて示したが、コンデンサーやトランジスタについても同様にまとめることができる。

同じ機能の回路を同じネットリストに変換することで、ネットリストの違いによる故障シミュレーション結果に違いをなくすことができる。アレイ状に配置された素子を用いて回路設計する場合に、同じ機能の回路でも使う素子や回路図の記述の仕方によってネットリストが異なる。したがって、同じ機能の回路でも故障検出率が異なる場合がある。そこで、アレイ上に配置された素子を用いる場合は、パラレル接続された素子及びシリアル接続された素子をそれぞれまとめることで、ネットリストを同じにする。これにより、同じ機能の回路は同じ故障検出率となるよう、回路を同じネットリストに変換する。アレイ上に配置された素子が用いられているか否かは、たとえば、素子名から判断することができる。したがって、ネットリスト簡略部で故障対象素子がアレイ上に配置された素子か否かを判断し、それに応じてネットリストを簡略化すればよい。

例えば、図２１（ａ）に示す回路と図２１（ｂ）に示す回路は同じ機能を示す。この２つの回路を図１９に示す手順でまとめていくと、図２１（ｃ）に示す回路構成のネットリストとなる。したがって、図２１（ａ）〜図２１（ｃ）の回路は同じ機能を有している。このように、異なる構成で同じ機能の回路を同じネットリストにすることで、故障検出率を同じにすることができる。よって、精度よくシミュレーションを行なうことができる。

さらに、アレイ状に配置された素子をを用いているため、図２１（ｃ）の回路構成を図２１（ａ）や図２１（ｂ）に示す回路図でしか描くことができない場合がある。この場合、素子をまとめて簡略化する前にシミュレーションを行なうと、故障を検出することができないと判定する場合がある。例えば、図２１（ａ）では１ｋΩの抵抗のショート故障を検出することができないと判定し、図２１（ｂ）では１０ｋΩのオープン故障を検出することができないと判定してしまう。この場合、図２１（ｃ）に示すように素子をまとめて同じ回路構成のネットリストとすることで、オープン故障及びショート故障を検出することができると判定することができる。これにより、回路図の描き方による故障検出率の違いを防ぐことができる。

シミュレーション結果として得られる他のテスト結果の例について、以下に説明する。

図２２に示すシミュレーション結果の例においては、図１１のように、各素子のテスト項目毎の結果ではなく、Ｎｏ．１〜Ｎｏ．１０の１０個のＮＰＮトランジスタについて、故障モードパラメータＡ（例えば、オープンモデル）と故障モードパラメータＢ（例えば、ショートモデル）毎に故障が検出されたかどうかを示している。

このシミュレーション結果では、それぞれのＮＰＮトランジスタ（素子）について、テスト条件として設定された全てのテスト項目に対して、１つでもテスト項目に適合しない結果（期待値で示される許容範囲以外の結果）が得られた場合には、故障検出とし、全てのテスト項目に適合した結果（期待値で示される許容範囲内の結果）が得られた場合には故障未検出としている。

ここで、○印は故障検出、×印は故障未検出を示しており、Ｎｏ．１のトランジスタでは、故障モデルパラメータＡについては故障検出とされたが、故障モデルパラメータＢについては故障未検出であることを示している。

また、各トランジスタ毎の総合評価として、全ての故障モデルパラメータで故障が検出されたかどうかが示されている。例えば、Ｎｏ．１のトランジスタでは、故障モデルパラメータＡについては故障が検出されたが、故障モデルパラメータＢについては故障が未検出であるので、故障未検出との総合評価がなされている。

このシミュレーション結果において、Ｎｏ．１〜Ｎｏ．１０の１０個のＮＰＮトランジ
スタについて、故障モデルパラメータＡに対する故障検出率は、Ｎｏ．３のトランジスタ
で故障未検出であるため、９／１０（９０％）となり、故障モデルパラメータＢに対する
故障検出率は、Ｎｏ．１のトランジスタで故障未検出であるため、９／１０（９０％）と
なる。

また、各トランジスタの総合評価における故障検出率は、８／１０（８０％）となる。

なお、素子ごとに図２２に示すようなシミュレーション結果が出力されると共に、検査対象の回路全体としての故障検出率を出力するようにしてもよい。回路全体の故障検出率は、総合評価として故障検出された素子数／全素子数で算出される。

例えば、集積回路が１０個のトランジスタと２０個の抵抗からなる場合、トランジスタの総合評価として故障検出された数が１０個中８で、抵抗の総合評価として故障検出された数が２０個中１３であるなら、回路全体としての故障検出率は、８／１０と１３／２０の分母と分子を足した２１／３０（７０％）となる。

上述した故障検出の回路シミュレーションにおいて、設定したテスト条件（に含まれるテスト項目）が適切（有効なテスト項目）であれば、故障モデルでの故障検出率は１００パーセントとなるはずである。故障検出率が１００パーセントに達しない場合には、設定したテスト条件に不適切な値（情報）が含まれていることを意味する。従って、アナログ回路（集積回路）の出荷テストに先立って、本実施例の故障検出シミュレーションシステムによる故障検出を実行すれば、故障検出率を１００パーセントに近づけるためのテスト条件の検証が可能となり、その結果得られたテスト条件によって実際のアナログ回路のテスト（出荷検査）を行うことで、実際の不良除去率を向上させることができるようになる。

以上好ましい実施例をあげて本発明を説明したが、本発明は必ずしも上記実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することがで
きる。例えば、上述した実施の形態では、アナログ回路の故障検出シミュレーションの例を示しているが、ネットリストが素子レベルで表されていればデジタル回路の故障検出シミュレーションに対しても適用することが可能である。

本発明の好適な実施例による故障検出シミュレーションシステムの構成を示すブロック図である。 本実施例の故障検出シミュレーションシステムにおけるＮＰＮトランジスタのモデルパラメータの例を示す図である。 本実施例の故障検出シミュレーションシステムにおける抵抗のモデルパラメータの例を示す図である。 ＮＰＮトランジスタの標準モデルと故障モデルにおける静特性（Ｉｃ−Ｖｃｅ特性）の例を示す図である。 ＮＰＮトランジスタの標準モデルと故障モデルにおける静特性（Ｖｂｅ−Ｉｃ特性）の例を示す図である。 本実施例の故障検出シミュレーションシステムの故障検出動作を説明するフローチャートである。 本実施例の故障検出シミュレーションシステムの故障検出動作における回路シミュレーションの詳細を示すフローチャートである。 素子の標準モデルに対応する回路例を示す図である。 図７に示す素子が故障モデル（オープン）に置き換えられた場合の回路例を示す図である。 図７に示す素子が故障モデル（ショート）に置き換えられた場合の回路例を示す図である。 本実施例の故障検出シミュレーションシステムによるシミュレートによって出力されるシミュレーション結果の例を示す図である。 テスト条件に含まれるテスト項目が全て有効な場合におけるシミュレーション結果の例を示す図である。 本実施例にかかる簡略化ネットリストの一例を示す図である。 ショート故障を適用した場合における素子のまとめ方を示す図である。 オープン故障を適用した場合における素子のまとめ方を示す図である。 図１３（ａ）に示す回路構成においてショート故障を適用した場合の簡略化ネットリストを示す図である。 図１３（ａ）に示す回路構成においてオープン故障を適用した場合の簡略化ネットリストを示す図である。 本実施例にかかるネットリストの簡略化の手順を示すフローチャートである。 図１８に示すフローチャートで簡略化している回路構成を示す 分岐点がある構成の回路において素子をまとめる例を示した図である。 同じ機能の回路の素子をまとめて同じネットリストに変換する例を示した図である。 本実施例の故障検出シミュレーションシステムによるシミュレートによって出力されるシミュレーション結果の他の例を示す図である。

符号の説明

１０ 故障検出シミュレーションシステム
２０ ネットリスト
２１〜２４ 抵抗
２５ ネットリスト簡略部
２６、２７ 抵抗
３０ モデルパラメータ
４０ シミュレーション回路生成部
５０ テスト条件設定部
６０ シミュレーション実行部
７０ シミュレーション結果出力部
８０ シミュレーション制御部
１００ 外部端末装置

Claims (9)

1. 回路の故障を検出できるか否かを判定する故障検出シミュレーションシステムであって、
   前記回路を表すネットリストから選択された素子に対する故障状態の特性を示す故障モデルパラメータを格納する故障モデルパラメータ格納部と、
   前記回路に対する入出力の期待値をテスト条件として設定するテスト条件設定部と、
   前記回路に含まれる素子のうち２つ以上の素子を一つの素子にまとめて、前記ネットリストを簡略化し、簡略化ネットリストを生成するネットリスト簡略部と、
   前記選択された素子に対する前記故障モデルパラメータに基づいて、前記簡略化ネットリストで表される回路に対応するシミュレーション回路を生成するシミュレーション回路生成部と、
   前記テスト条件設定部で設定されたテスト条件に基づいて回路シミュレーションを実行し、故障を検出できるか否かを判定する回路シミュレーション実行部とを有し、
   前記ネットリスト簡略部は、
   前記選択された素子に対する前記故障モデルパラメータがオープン状態を示すオープンモデルパラメータであり、且つ前記選択された素子と他の素子とがシリアル接続されている場合に、前記選択された素子とシリアル接続された他の素子とを一つの素子にまとめ、
   前記選択された素子に対する前記故障モデルパラメータがショート状態を示すショートモデルパラメータであり、且つ前記選択された素子と他の素子とがパラレル接続されている場合に、前記選択された素子とパラレル接続された他の素子とを一つの素子にまとめることを特徴とする故障検出シミュレーションシステム。
2. 前記選択された素子以外の素子の標準的な特性を示す標準モデルパラメータをさらに備え、
   前記選択された素子以外の複数の素子を一つにまとめた素子に対して、まとめられる前の素子の前記標準モデルパラメータが適用されている請求項１に記載の故障検出シミュレーションシステム。
3. 前記選択された素子と他の素子とが一つにまとめられた素子に対して、前記選択された素子の前記故障モデルパラメータが適用されている請求項１又は２に記載の故障検出シミュレーションシステム。
4. 回路の故障を検出できるか否かを判定する故障検出シミュレーション方法であって、
   前記回路を表すネットリストから素子を選択し、
   前記回路に含まれる素子のうち、２つ以上の素子を一つの素子にまとめて前記ネットリストを簡略化して、簡略化ネットリストを生成し、
   前記簡略化ネットリストに対して入出力の期待値をテスト条件として設定し
   前記選択された素子に対する故障状態の特性を示す故障モデルパラメータに基づいて、前記簡略化ネットリストで表される回路に対応するシミュレーション回路を生成し、
   前記設定されたテスト条件に基づいて回路シミュレーションを実行して故障を検出できるか否かを判定し、
   前記選択された素子に対する前記故障モデルパラメータがオープン状態を示すオープンモデルパラメータであり、且つ前記選択された素子と他の素子とがシリアル接続されている場合に、前記選択された素子とシリアル接続された他の素子とを一つの素子にまとめ、
   前記選択された素子に対する前記故障モデルパラメータがショート状態を示すショートモデルパラメータであり、且つ前記選択された素子と他の素子とがパラレル接続されている場合に、前記選択された素子とパラレル接続された他の素子とを一つの素子にまとめることを特徴とする故障検出シミュレーション方法。
5. 前記選択された素子以外の素子の標準的な特性を示す標準モデルパラメータが設けられ、
   前記選択された素子以外の複数の素子を一つにまとめた素子に対して、まとめられる前の素子の前記標準モデルパラメータが適用されている請求項４に記載の故障検出シミュレーション方法。
6. 前記選択された素子と他の素子とが一つにまとめられた素子に対して、前記選択された素子の前記故障モデルパラメータが適用されている請求項４又は５に記載の故障検出シミュレーション方法。
7. 回路の故障を検出できるか否かを判定する故障検出シミュレーションをコンピュータに実行させるプログラムであって、
   前記コンピュータに、
   前記回路を表すネットリストから素子を選択させ、
   前記回路に含まれる素子のうち、２つ以上の素子を一つの素子にまとめて前記ネットリストを簡略化して、簡略化ネットリストを生成させ、
   前記簡略化ネットリストに対して入出力の期待値をテスト条件として設定させ、
   前記選択された素子に対する故障状態の特性を示す故障モデルパラメータに基づいて、前記簡略化ネットリストで表される回路に対応するシミュレーション回路を生成させ、
   前記設定されたテスト条件に基づいて回路シミュレーションを実行することにより、故障を検出できるか否かを判定させ、
   前記選択された素子に対する前記故障モデルパラメータがオープン状態を示すオープンモデルパラメータであり、且つ前記選択された素子と他の素子とがシリアル接続されている場合に、前記選択された素子とシリアル接続された他の素子とを一つの素子にまとめ、
   前記選択された素子に対する前記故障モデルパラメータがショート状態を示すショートモデルパラメータであり、且つ前記選択された素子と他の素子とがパラレル接続されている場合に、前記選択された素子とパラレル接続された他の素子とを一つの素子にまとめることを特徴とするプログラム。
8. 前記選択された素子以外の複数の素子を一つの素子にまとめて、前記簡略化ネットリストを生成し、
   前記一つにまとめられた素子に、まとめられる前の素子の標準的な特性を示す標準モデルパラメータが適用されている請求項７に記載のプログラム。
9. 前記選択された素子と他の素子とが一つにまとめられた素子に対して、前記選択された素子の前記故障モデルパラメータが適用されている請求項７又は８に記載のプログラム。

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