JP2002032427A - Ｌｓｉの接続検証装置、接続検証方法および接続検証プログラムを記録した媒体 - Google Patents

Ｌｓｉの接続検証装置、接続検証方法および接続検証プログラムを記録した媒体

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JP2002032427A
JP2002032427A JP2000218898A JP2000218898A JP2002032427A JP 2002032427 A JP2002032427 A JP 2002032427A JP 2000218898 A JP2000218898 A JP 2000218898A JP 2000218898 A JP2000218898 A JP 2000218898A JP 2002032427 A JP2002032427 A JP 2002032427A
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netlist
hierarchical
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layout
circuit
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Nobuyuki Harashima
信之 原島
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Renesas Micro Systems Co Ltd
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Renesas Micro Systems Co Ltd
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Abstract

(57)【要約】 【課題】一階層にフラットに設計された回路図データと
レイアウトデータの接続一致検証を効率化する。 【解決手段】 フラットなレイアウトデータ２から、レ
イアウトネットリスト抽出手段５、論理ゲート合成手段
７および階層ネットリスト化手段８によりレイアウト側
階層ネットリスト１３を作成し、同様に、フラットな回
路図データ３から、回路ネットリスト抽出手段６、論理
ゲート合成手段７および階層ネットリスト化手段８によ
り回路側階層ネットリスト１７を作成する。対応セル抽
出手段９によりレイアウト側階層ネットリスト１３と回
路側階層ネットリスト１４から対応セルを抽出して対応
セルリストを作成し、対応する階層セル毎に階層ネット
比較手段１０により比較し不一致があれば接続エラーと
して比較検証結果４に出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの接続検証
装置、接続検証方法および接続検証プログラムを記録し
た媒体に関し、特に、回路図データとレイアウトデータ
等の二つのデータにおける回路接続の一致照合を効率化
するＬＳＩの接続検証装置、接続検証方法および接続検
証プログラムを記録した媒体に関する。
【０００２】
【従来の技術】ＬＳＩの設計方法には、大別してフラッ
ト設計と称する方法と階層設計と称する方法とがある。
フラット設計とは、チップをインバータ回路、ＮＡＮＤ
回路、フリップフロップなどの基本ゲートの組合せとし
て直接的に構成する設計方法であり、階層設計とは、チ
ップと基本ゲートとの間に基本ゲートの組合せ回路から
なる階層セルを設け、チップを複数の階層セルで構成
し、各階層セルを基本ゲートおよび下位階層のセルで構
成する設計方法である。一般に、フラット設計は、比較
的小規模なＬＳＩの設計に適し、階層設計は、大規模な
ＬＳＩの設計に適するとされている。
【０００３】ＬＳＩのレイアウト設計終了後に、レイア
ウト設計において回路図どおりに素子が設けられ接続さ
れているかを検証するが、接続検証には、それぞれの設
計方法に対応した接続検証システムが使用される。図１
８は、フラット設計の接続検証に用いる第１の従来例の
接続検証システムの構成図であり、図１９は、階層設計
の接続検証に用いる第２の従来例の接続検証システムの
構成図である。
【０００４】図１８の第１の従来例では、接続検証装置
１０１は、フラットな構成のレイアウトデータ１０２よ
り第１のレイアウト側ネットリスト１１１を抽出するレ
イアウトネットリスト抽出手段１０５と、フラットな構
成の回路図データ１０３より第１の回路側ネットリスト
１１５に変換する回路ネットリスト抽出手段１０６と、
第１のレイアウト側ネットリスト１１１および第１の回
路側ネットリスト１１５のそれぞれに対してインバータ
回路、ＮＡＮＤ回路等の論理ゲート部を抽出してＩＮ
Ｖ，ＮＡＮＤ等の論理ゲート記号で表した第２のレイア
ウト側ネットリスト１１２および第２の回路側ネットリ
スト１１６を作成する論理ゲート合成手段１０７と、第
２のレイアウト側ネットリスト１１２と第２の回路側ネ
ットリスト１１６との間の論理ゲート間接続を比較して
一致検証し接続エラーを比較検証結果１０４に出力する
ネット比較手段１０８とから構成されている。
【０００５】図１８の接続検証システムにおいては、先
ず、レイアウトデータ１０２よりネットリストの抽出お
よび並列素子等の縮約処理がなされ、第１のレイアウト
側ネットリスト１１１が作られる。次に、トランジスタ
等の素子がインバータ回路、ＮＡＮＤ回路等の論理ゲー
トに合成され第２のレイアウト側ネットリスト１１２が
作られる。同様に、回路図データ１０３もネットリスト
変換され縮約処理されて第１の回路側ネットリスト１１
５が作られ、トランジスタ等の素子レベルで記述されて
いる部分はインバータ回路、ＮＡＮＤ回路等の論理ゲー
トに合成されて第２の回路側ネットリスト１１６が作ら
れる。このようにして作られた第２のレイアウト側ネッ
トリスト１１２と第２の回路側ネットリスト１１６とが
比較され、接続エラーが比較検証結果１０４に出力され
る。
【０００６】しかしながら、第１の従来例では、ＬＳＩ
チップ全体のゲートについてレイアウト側と回路側とが
一致しているかを比較するので、接続検証の対象が数万
トランジスタ以上の規模のＬＳＩチップである場合に
は、接続エラーにより発生するレイアウト側のゲートと
回路側ゲートとの対応関係の混乱を修復することが困難
となってくる。このため、接続エラーが多数存在すると
きにはエラーレポートが場合によっては十万行に上るほ
ど膨大になり、真のエラー個所の検出および原因の解析
には数日から１週間程度の長時間を要していた。
【０００７】これに対して、図１９の第２の従来例で
は、階層構成の階層レイアウトデータ１２２より第１の
レイアウト側階層ネットリスト１３１を抽出する階層レ
イアウトネットリスト抽出手段１２５と、階層構成の階
層回路図データ１２３より第１の回路側階層ネットリス
ト１３５に変換する階層回路ネットリスト抽出手段１２
６と、第１のレイアウト側階層ネットリスト１３１およ
び第１の回路側階層ネットリスト１３５のそれぞれに対
してインバータ回路、ＮＡＮＤ回路等の論理ゲート部を
抽出してＩＮＶ，ＮＡＮＤ等の論理ゲート記号で表した
第２のレイアウト側階層ネットリスト１３２および第２
の回路側階層ネットリスト１３６を作成する論理ゲート
合成手段１２７と、第２のレイアウト側階層ネットリス
ト１３２と第２の回路側階層ネットリスト１３６との間
で階層セル間接続および各階層セル内の論理ゲート間接
続を比較して一致検証し接続エラーを比較検証結果１２
４に出力する階層ネット比較手段１２８とから構成され
ている。
【０００８】図１９の接続検証システムにおいては、第
１の従来例と同様の処理が階層を保持して処理され、第
２のレイアウト側階層ネットリスト１３２および第２の
回路側階層ネットリスト１３６に加えて、回路側とレイ
アウト側の対応しているセルを記述した対応セルリスト
１３４を階層ネット比較手段１２８に入力し、対応セル
リスト１３４に書かれたセル単位で階層ネット比較がな
され、接続エラーが比較検証結果１２４に出力される。
【０００９】第２の従来例では、レイアウト側および回
路側の対応する階層毎に比較するので、接続エラーによ
る対応関係の混乱が大きく軽減され、エラーレポートが
無闇に増大することがないので、接続エラー個所の検出
および原因の解析が容易となる。
【００１０】しかしながら、レイアウト側の各階層セル
と回路側の各階層セルとが予め完全に対応していること
が前提であり、フラット設計の接続検証に適用する場合
および回路側とレイアウト側の階層セルの対応が不完全
なレイアウトデータと回路図データの接続検証に適用す
る場合には、回路設計者とレイアウト設計者とが協力し
て回路側とレイアウト側の階層セル境界を再設定し完全
な対応セルリスト１３４を作成する煩雑な作業を新たに
必要とするので、数十万トランジスタ以上の規模の大き
いＬＳＩチップでなければ接続検証に要する時間の短縮
には結びつかなかった。
【００１１】また、特開平７−３３４５４５号公報に
は、レイアウト側の階層セルと回路側の階層セルとが完
全には対応していないときでも、階層セルの境界を変更
するなどの試行を繰り返すことにより接続エラーの発生
個数が少なくなる対応を抽出して照合を進めることがで
きるようにネット比較手段を改良した技術が記載されて
いる。しかしながら、この技術においてもレイアウト側
の階層セルと回路側の階層セルとの対応の不完全の程度
が大であるときには接続検証に要する時間が急増してし
まうので、フラット設計で多くの接続エラーを含むデー
タの接続検証に適用した場合の接続検証に要する時間の
短縮には効果がなかった。
【００１２】
【発明が解決しようとする課題】以上のように、第１の
従来例の接続検証システムは、数万トランジスタ以下の
規模のＬＳＩの接続検証に適し、第２の従来例の接続検
証システムは、数十万トランジスタ以上の規模のＬＳＩ
の接続検証に適する。これに対して、数万トランジスタ
から数十万トランジスタの規模のＬＳＩの接続検証で
は、第１の従来例、第２の従来例のいずれによっても接
続検証に長時間を要していた。
【００１３】本発明の目的は、数万トランジスタから数
十万トランジスタの規模のＬＳＩの接続検証に適した接
続検証装置および接続検証方法を提供することにあり、
具体的には、フラットな構成のレイアウトデータとフラ
ットな構成の回路図データをもとにレイアウト側階層ネ
ットリスト、回路側階層ネットリストおよび対応セルリ
ストを自動的に生成して接続検証を実行するＬＳＩの接
続検証装置および接続検証方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の第１の発明のＬ
ＳＩの接続検証装置は、論理ゲートレベルでフラットに
記述された第１のフラットネットリストと論理ゲートレ
ベルでフラットに記述された第２のフラットネットリス
トとを入力し、前記第１のフラットネットリストおよび
前記第２のフラットネットリストのそれぞれに対してネ
ットリスト内の各ノードの接続数を算出し、接続数の小
さいノードから順次にノードに接続する論理ゲートおよ
びセルをグループ化してグループ化部分に対応する上位
階層セルを生成し、グループ化部分と置換して第１の階
層ネットリストおよび第２の階層ネットリストを作成す
る階層ネットリスト化手段と、前記第１の階層ネットリ
ストおよび前記第２の階層ネットリストを対照して対応
する階層セルを検出し対応セルリストを作成する対応セ
ル抽出手段と、前記対応セルリストに記録された対応す
る階層セル単位毎に前記第１の階層ネットリストと前記
第２の階層ネットリストとを比較し、不一致を接続エラ
ーとして検出し出力する階層ネット比較手段とを備えて
いる。
【００１５】または、ＬＳＩのレイアウトデータから素
子および素子間の接続を抽出し、並列または直列の素子
を縮約してフラットに記述された素子レベルレイアウト
側ネットリストを作成するレイアウトネットリスト抽出
手段と、ＬＳＩの回路図データからネットリスト抽出
し、並列または直列の素子を縮約してフラットに記述さ
れた素子レベル回路側ネットリストを作成する回路ネッ
トリスト抽出手段と、前記素子レベルレイアウト側ネッ
トリストおよび前記素子レベル回路側ネットリストのそ
れぞれについて論理ゲート部を抽出して論理ゲート表記
に置換してゲートレベルレイアウト側ネットリストおよ
びゲートレベル回路側ネットリストを作成する論理ゲー
ト合成手段と、前記ゲートレベルレイアウト側ネットリ
ストおよび前記ゲートレベル回路側ネットリストのそれ
ぞれに対してネットリスト内の各ノードについて外部端
子、論理ゲートの入出力端子および階層セルの入出力端
子への接続の総計である接続数を算出し、接続数の小さ
いノードから順次にノードに接続する論理ゲートおよび
セルをグループ化してグループ化部分に対応する上位階
層セルを生成し、グループ化部分と置換してレイアウト
側階層ネットリストおよび回路側階層ネットリストを作
成する階層ネットリスト化手段と、前記レイアウト側階
層ネットリストおよび前記回路側階層ネットリストを対
照して対応する階層セルを検出し対応セルリストを作成
する対応セル抽出手段と、前記対応セルリストに記録さ
れた対応する階層セル単位毎に前記レイアウト側階層ネ
ットリストと前記回路側階層ネットリストとの接続を比
較し、不一致を接続エラーを検出して出力する階層ネッ
ト比較手段とを備えて構成してもよい。
【００１６】第１の発明のＬＳＩの接続検証装置による
検証方法は、レイアウトデータから素子および接続を抽
出し論理ゲートを構成する部分を論理ゲート表記に置換
してフラットに記述されたゲートレベルレイアウト側ネ
ットリストを作成するレイアウト側ネットリスト作成ス
テップと、前記ゲートレベルレイアウト側ネットリスト
内の各ノードについて外部端子、論理ゲートの入出力端
子および階層セルの入出力端子への接続の総計である接
続数を算出し接続数の小さいノードから順次にノードに
接続する論理ゲートおよびセルをグループ化してグルー
プ化部分に対応する上位階層セルを生成しグループ化部
分と置換してレイアウト側階層ネットリストを作成する
レイアウト側階層化ステップとを備えるレイアウト側階
層ネットリスト作成処理と、回路図データからネットリ
ストを抽出し論理ゲートを構成する部分を論理ゲート表
記に置換してフラットに記述されたゲートレベル回路側
ネットリストを作成する回路側ネットリスト作成ステッ
プと、前記ゲートレベルレイアウト側ネットリスト内の
各ノードの接続数を算出し接続数の小さいノードから順
次にノードに接続する論理ゲートおよびセルをグループ
化してグループ化部分に対応する上位階層セルを生成し
グループ化部分と置換して回路側階層ネットリストを作
成する回路側階層化ステップとを備える回路側階層ネッ
トリスト作成処理と、前記レイアウトデータと前記回路
図データとで予め対応させて同一名称として初期定義し
た端子またはノードである初期対応ノードが全て一致す
るレイアウト側階層ネットリスト内の階層セルと回路側
階層ネットリスト内の階層セルとの対を抽出して対応セ
ルリストを作成する対応セルリスト作成ステップと、前
記対応セルリストを参照して対応する階層セル単位毎に
レイアウト側階層ネットリストと回路側階層ネットリス
トとを比較し不一致を接続エラーとして検出し出力する
比較検証ステップとを備える接続検証処理とを有してい
る。
【００１７】第２の発明のＬＳＩの接続検証装置は、Ｌ
ＳＩのレイアウトデータから素子および素子間の接続を
抽出し、並列または直列の素子を縮約してフラットに記
述された素子レベルレイアウト側ネットリストを作成す
るレイアウトネットリスト抽出手段と、ＬＳＩの回路図
データからネットリスト抽出し、並列または直列の素子
を縮約してフラットに記述された素子レベル回路側ネッ
トリストを作成する回路ネットリスト抽出手段と、前記
素子レベルレイアウト側ネットリストおよび前記素子レ
ベル回路側ネットリストのそれぞれについて論理ゲート
部を抽出して論理ゲート表記に置換してゲートレベルレ
イアウト側ネットリストおよびゲートレベル回路側ネッ
トリストを作成する論理ゲート合成手段と、前記ゲート
レベルレイアウト側ネットリストと前記ゲートレベル回
路側ネットリストとから前記レイアウトデータと前記回
路図データとで予め対応させて同一名称として初期定義
した端子またはノードである初期対応ノードを抽出して
初期対応ノードリストを作成する初期対応ノード抽出処
理手段と、前記ゲートレベルレイアウト側ネットリスト
と前記初期対応ノードリストまたはゲートレベル回路側
ネットリストと前記初期対応ノードリストを読み込み前
記ゲートレベルレイアウト側ネットリストまたはゲート
レベル回路側ネットリストの各ノードについて外部端
子、論理ゲートの入出力端子および階層セルの入出力端
子への接続の総計を算出して接続数とし前記初期対応ノ
ードリストに記録されたノードについてはその接続数に
加算数ｍ（ｍ≧１の整数）を加算した後に接続数の小さ
いノードから順次にノードに接続する論理ゲートおよび
階層セルをグループ化して上位の階層セルとすることに
より階層化してレイアウト側階層ネットリストまたは回
路側階層ネットリストを作成する階層ネットリスト化手
段と、ネットリスト内の各ノードの接続数を算出し、接
続数の小さいノードから順次にノードに接続する論理ゲ
ートおよびセルをグループ化してグループ化部分に対応
する上位階層セルを生成し、グループ化部分と置換して
レイアウト側階層ネットリストおよび回路側階層ネット
リストを作成する階層ネットリスト化手段と、前記レイ
アウト側階層ネットリストおよび前記回路側階層ネット
リストを対照して対応する階層セルを検出し対応セルリ
ストを作成する対応セル抽出手段と、前記対応セルリス
トに記録された対応する階層セル単位毎に前記レイアウ
ト側階層ネットリストと前記回路側階層ネットリストと
の接続を比較し、不一致を接続エラーを検出して出力す
る階層ネット比較手段とを備えている。
【００１８】第２の発明のＬＳＩの接続検証装置による
接続検証方法は、レイアウトデータから素子および接続
を抽出し論理ゲートを構成する部分を論理ゲート表記に
置換してフラットに記述されたゲートレベルレイアウト
側ネットリストを作成するレイアウト側ネットリスト作
成処理と、回路図データからネットリストを抽出し論理
ゲートを構成する部分を論理ゲート表記に置換してフラ
ットに記述されたゲートレベル回路側ネットリストを作
成する回路側ネットリスト作成処理と、前記ゲートレベ
ルレイアウト側ネットリストと前記ゲートレベル回路側
ネットリストとから前記レイアウトデータと前記回路図
データとで予め対応させて同一名称として初期定義した
端子またはノードである初期対応ノードを抽出して初期
対応ノードリストを作成する初期対応ノード抽出ステッ
プと、前記ゲートレベルレイアウト側ネットリストと前
記初期対応ノードリストを読み込み前記ゲートレベルレ
イアウト側ネットリストの各ノードについて外部端子、
論理ゲートの入出力端子および階層セルの入出力端子へ
の接続の総計を算出して接続数とし前記初期対応ノード
リストに記録されたノードについてはその接続数に加算
数ｍ（ｍ≧１の整数）を加算した後に接続数の小さいノ
ードから順次にノードに接続する論理ゲートおよび階層
セルをグループ化して上位の階層セルとすることにより
階層化してレイアウト側階層ネットリストをレイアウト
側階層化ステップと、前記ゲートレベル回路側ネットリ
ストと前記初期対応ノードリストを読み込み前記ゲート
レベル回路側ネットリストの各ノードについて接続数を
算出し前記初期対応ノードリストに記録されたノードに
ついてはその接続数に加算数ｍを加算した後に接続数の
小さいノードから順次にノードに接続する論理ゲートお
よび階層セルをグループ化して上位の階層セルとするこ
とにより階層化して回路側階層ネットリストを作成する
回路側階層化ステップとを備える階層ネットリスト作成
処理と、前記初期対応ノードが全て一致するレイアウト
側階層ネットリスト内の階層セルと回路側階層ネットリ
スト内の階層セルとの対を抽出して対応セルリストを作
成する対応セルリスト作成ステップと、前記対応セルリ
ストを参照して対応する階層セル単位毎にレイアウト側
階層ネットリストと回路側階層ネットリストとを比較し
不一致を接続エラーとして検出し出力する比較検証ステ
ップとを備える接続検証処理とを有している。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施の形態の接続検証装置を含む接続検証システムの構
成図である。
【００２０】図１の接続検証システムは、フラットな構
成のレイアウトデータ２とフラットな構成の回路図デー
タ３とを入力し、接続検証を実行して比較検証結果４を
出力する接続検証装置１とを備えている。
【００２１】接続検証装置１は、レイアウトデータ２か
らトランジスタ、抵抗、容量などの素子および素子間の
接続を抽出し、並列または直列の素子を縮約して素子レ
ベルのレイアウト側ネットリストである第１のレイアウ
ト側ネットリスト１１を作成するレイアウトネットリス
ト抽出手段５と、回路図データ３からネットリスト抽出
し、並列または直列の素子を縮約して素子レベルの回路
側ネットリストである第１の回路側ネットリスト１５を
作成する回路ネットリスト抽出手段６と、第１のレイア
ウト側ネットリスト１１および第１の回路側ネットリス
ト１５のそれぞれに対してインバータ回路、ＮＡＮＤ回
路等の論理ゲート部を抽出してＩＮＶ，ＮＡＮＤ等の論
理ゲート表記に置換してゲートレベルのレイアウト側ネ
ットリストである第２のレイアウト側ネットリスト１２
およびゲートレベルの回路側ネットリストである第２の
回路側ネットリスト１６を作成する論理ゲート合成手段
７とを備えている。
【００２２】接続検証装置１は、さらに、第２のレイア
ウト側ネットリスト１２および第２の回路側ネットリス
ト１６のそれぞれに対してネットリスト内の各ノードの
接続数を算出し、接続数の小さいノードから順次にノー
ドに接続する論理ゲートおよびセルをグループ化してグ
ループ化部分に対応する上位階層セルを生成し、グルー
プ化部分と置換してレイアウト側階層ネットリスト１３
および回路側階層ネットリスト１７を作成する階層ネッ
トリスト化手段８と、レイアウト側階層ネットリスト１
３および回路側階層ネットリスト１７を対照して対応す
る階層セルを検出し対応セルリスト１４を作成する対応
セル抽出手段９と、対応セルリスト１４を参照して対応
セルリスト１４に記録された対応する階層セル単位毎に
レイアウト側階層ネットリスト１３と回路側階層ネット
リスト１７とを比較し、不一致を接続エラーとして検出
して比較検証結果４に出力する階層ネット比較手段１０
とを備えている。
【００２３】レイアウトネットリスト抽出手段５は、レ
イアウトデータ２に必要な図形論理演算等の図形処理を
行なった後、トランジスタ、抵抗、容量などの素子を抽
出し、素子間を接続している配線の等電位追跡を行い、
レイアウトに忠実なネットリストを抽出した後に、並列
または直列の素子を縮約する処理を行ない第１のレイア
ウト側ネットリスト１１を作成する。
【００２４】回路ネットリスト抽出手段６は、ＳＰＩＣ
Ｅ形式、ＥＤＩＦ形式などを回路図データ３をネットリ
ストに変換し、並列または直列の素子を縮約する処理を
行なって第１の回路側ネットリスト１５を作成する。
【００２５】論理ゲート合成手段７は、第１のレイアウ
ト側ネットリスト１１および第１の回路側ネットリスト
１５のそれぞれに対してインバータ回路、ＮＡＮＤ回路
等の論理ゲート部を抽出して、その部分をＩＮＶ、ＮＡ
ＮＤなどの論理ゲート表記に直した第２のレイアウト側
ネットリスト１２および第２の回路側ネットリスト１６
を作成する。
【００２６】階層ネットリスト化手段８は、第２のレイ
アウト側ネットリスト１２および第２の回路側ネットリ
スト１６のそれぞれに対して、ネットリスト内の各ノー
ドについて、そのノードがいくつの端子（外部端子、論
理ゲートの入出力端子および階層セルの入出力端子）と
接続されているかを示す接続数を計数して、接続数の小
さいノードから順次にノードを選択してこれに接続する
論理ゲートおよびセルをグループ化してグループ化部分
に対応する上位階層セルを生成し、グループ化部分と置
換してレイアウト側階層ネットリスト１３および回路側
階層ネットリスト１７を作成する。
【００２７】対応セル抽出手段９は、レイアウト側階層
ネットリスト１３および回路側階層ネットリスト１７に
おける対応する階層セルを対応セルとして対応セルリス
ト１４を作成する。対応しているか否かの判断では、回
路図データ３において設計者が選択した個所に付した初
期定義ノード名とレイアウトデータ２の対応する個所に
設計者が付した初期定義ノード名とが同一であるノード
を抽出して初期対応ノードとし、レイアウト側階層ネッ
トリスト１３内の階層セルに含まれる初期対応ノードと
回路側階層ネットリスト１７内の階層セルに含まれる初
期対応ノードとが全て一致しているときに対応セルと判
断する。
【００２８】階層ネット比較手段１０は、レイアウト側
階層ネットリスト１３および回路側階層ネットリスト１
７を入力し、対応セルリスト１４を参照して記録された
対応する階層セル単位毎にレイアウト側階層ネットリス
ト１３と回路側階層ネットリスト１７とを比較し接続エ
ラーを検出して比較検証結果４に出力する。
【００２９】接続検証装置１は、勿論専用の装置として
構成できるが、汎用コンピュータとそれぞれの手段とし
て機能するプログラムとを用いて構成することも可能で
ある。
【００３０】図２は、本発明の接続検証装置による接続
検証方法を示すフロー図である。
【００３１】図２（ａ）のレイアウト側階層ネットリス
ト作成処理では、まず、ステップａ２１で、レイアウト
ネットリスト抽出手段５によりレイアウトデータ２から
素子および接続を抽出して第１のレイアウト側ネットリ
スト１１を作成する。
【００３２】次に、ステップａ２２で、論理ゲート合成
手段７により第１のレイアウト側ネットリスト１１の論
理ゲートを構成する部分を抽出し、ＩＮＶ、ＮＡＮＤ等
の論理ゲート表記に置換して第２のレイアウト側ネット
リスト１２を作成する。
【００３３】次に、ステップａ２３で、階層ネットリス
ト化手段８により、第２のレイアウト側ネットリスト１
２内の各ノードの接続数を算出し、接続数の小さいノー
ドから順次に、ノードに接続する論理ゲートおよびセル
をグループ化してグループ化部分に対応する上位階層セ
ルを生成し、グループ化部分と置換してレイアウト側階
層ネットリスト１３を作成する。
【００３４】同様に、図２（ｂ）の回路側階層ネットリ
スト作成処理では、先ず、ステップｂ２１で、回路ネッ
トリスト抽出手段６により回路図データ３からネットリ
ストを抽出して第１の回路側ネットリスト１５を作成す
る。
【００３５】次に、ステップｂ２２で、論理ゲート合成
手段７により第１の回路側ネットリスト１５の論理ゲー
トを構成する部分を抽出し、論理ゲート表記に置換して
第２の回路側ネットリスト１６を作成する。
【００３６】次に、ステップｂ２３で、階層ネットリス
ト化手段８により、第２の回路側ネットリスト１６内の
各ノードの接続数を算出し、接続数の小さいノードから
順次に、ノードに接続する論理ゲートおよびセルをグル
ープ化してグループ化部分に対応する上位階層セルを生
成し、グループ化部分と置換して回路側階層ネットリス
ト１７を作成する。
【００３７】以上のようにして、レイアウト側階層ネッ
トリスト１３および回路側階層ネットリスト１７を作成
した後に、図２（ｃ）の接続検証処理に進み、ステップ
ｃ２１でレイアウト側階層ネットリスト１３を対応セル
抽出手段９に読み込み、ステップｃ２２で回路側階層ネ
ットリスト１７を対応セル抽出手段９に読み込む。
【００３８】次に、ステップｃ２３で、対応セル抽出手
段９により、設計初期段階でレイアウトデータ２と回路
図データ３とで予め対応させて定義した端子またはノー
ドである初期対応ノードが全て一致するレイアウト側階
層ネットリスト１３内の階層セルと回路側階層ネットリ
スト１７内の階層セルとの対を抽出して対応セルとし対
応セルリスト１４を作成する。
【００３９】次に、ステップｃ２４で、階層ネット比較
手段１０により、対応セルリスト１４を参照して対応す
る階層セル単位毎にレイアウト側階層ネットリスト１３
と回路側階層ネットリスト１７とを比較し、接続エラー
を検出して比較検証結果４に出力して接続検証処理を終
了する。
【００４０】次に、ステップｂ２３の回路側階層ネット
リストの作成ステップの詳細について説明する。図３
は、ステップｂ２３の詳細フロー図である。
【００４１】先ず、サブステップ３１で、第２の回路側
ネットリスト１６内の各ノードについて端子（外部端
子、論理ゲートの入出力端子および階層セルの入出力端
子）への接続数を算出して第１のリストファイル４１に
記録するとともに、接続数の最大値を検出して最大接続
数Ｎｍａｘとする。
【００４２】次に、サブステップ３２で、処理対象接続
数Ｎを２に初期設定する。
【００４３】次に、サブステップ３３で、第２の回路側
ネットリスト１６から接続数Ｎのノードを抽出するとと
もに一旦第２の回路側ネットリスト１６から削除した後
に、抽出したノードから階層化処理対象ノードを選択
し、階層化処理対象ノードに接続する論理ゲートおよび
階層セルをグループ化して上位階層セルを生成し、生成
された上位階層セルの内部回路定義部分を第２のリスト
ファイル４２に書き込むとともに生成された上位階層セ
ルの接続記述部分を第２の回路側ネットリスト１６に書
き込む処理を全ての抽出されたノードについて実行す
る。
【００４４】次に、サブステップ３４で、処理対象接続
数Ｎが最大接続数Ｎｍａｘより小さいか否かを判断す
る。
【００４５】サブステップ３４でＮ＜Ｎｍａｘであると
判断されたときにはサブステップ３５に進み、処理対象
接続数Ｎに１を加えてからサブステップ３３に戻る。
【００４６】サブステップ３４でＮ≧Ｎｍａｘであると
判断されたときにはサブステップ３６に進み、第２の回
路側ネットリスト１６の記録内容と第２のリストファイ
ル４２の記録内容とを合体させて回路側階層ネットリス
トを作成し、ステップｂ２３を終了する。
【００４７】図４は、図３のサブステップ３３のさらに
詳細なフロー図である。
【００４８】サブステップ３３が開始すると、先ず、下
位サブステップ５１で、第１のリストファイル４１から
処理対象接続数Ｎのノードを検索し、そのノード名を羅
列した第３のリストファイル４３を作成する。
【００４９】次に、下位サブステップ５２で、第３のリ
ストファイル４３の最初にあるノードを階層化処理対象
ノードとして設定し、階層化処理対象ノードを第３のリ
ストファイル４３より削除する。
【００５０】次に、下位サブステップ５３で、階層化処
理対象ノードが接続している全ての論理ゲートおよび階
層セルを第２の回路側ネットリスト１６より抽出する。
【００５１】次に、下位サブステップ５４で、抽出され
た全ての論理ゲートおよび階層セルに接続されているノ
ードにおいて、第３のリストファイル４３にあり、第４
のリストファイル４４にはないノードがあれば第４のリ
ストファイル４４に書き込み、抽出された論理ゲートお
よび階層セルを第２の回路側ネットリスト１６から削除
して第５のリストファイル４５へ移す。
【００５２】次に、下位サブステップ５５で、第４のリ
ストファイル４４が空であるか否かを判断する。
【００５３】下位サブステップ５５で第４のリストファ
イル４４が空ではないと判断されたときには下位ステッ
プ５６に進み、第４のリストファイル４４より最初の１
ノードを抽出して新たな階層化処理対象ノードに設定
し、第３のリストファイル４３および第４のリストファ
イル４４から階層化処理対象ノードを削除してから下位
サブステップ５３に戻る。
【００５４】下位サブステップ５５で第４のリストファ
イル４４が空であると判断されたときには下位ステップ
５７に進み、第５のリストファイル４５内の論理ゲート
および階層セルを上位階層セルとして階層化し第６のリ
ストファイル４６へ書き込むとともに第５のリストファ
イル４５から削除する。
【００５５】次に、下位サブステップ５８で、第３のリ
ストファイル４３が空であるか否かを判断し、空ではな
いと判断されたときには下位サブステップ５２に戻る。
【００５６】下位サブステップ５８で第３のリストファ
イル４３が空であると判断されたときには下位サブステ
ップ５９に進み、第６のリストファイル４６内の上位階
層セルの接続記述部分を第２の回路側ネットリスト１６
に書き込み、上位階層セルの内部回路定義部分を第２の
リストファイル４２へ移動させてサブステップ３３の処
理を終了する。
【００５７】以上に回路側のステップｂ２３およびサブ
ステップ３３の詳細について説明したが、レイアウト側
のステップａ２３についても、図３および図４で第２の
回路側ネットリスト１６を第２のレイアウト側ネットリ
スト１２と読み替え、回路側階層ネットリスト１７をレ
イアウト側階層ネットリスト１３と読み替えればそのま
ま適用できる。
【００５８】次に、図２（ｃ）のステップｃ２３の詳細
について説明する。図５は、ステップｃ２３の詳細フロ
ー図である。
【００５９】先ず、サブステップ６１で、レイアウト側
階層ネットリスト１３と回路側階層ネットリスト１７と
でノード名が同一の初期定義ノード名を抽出し、初期対
応ノードとして第７のリストファイル４７に記録する。
【００６０】次に、サブステップ６２で、レイアウト側
階層ネットリスト１３から各レイアウト側階層セルの入
出力端子となる端子ノード名を抽出し回路側階層ネット
リスト１７から各回路側階層セルの入出力端子となる端
子ノード名を抽出して第８のリストファイル４８に記録
する。
【００６１】次に、サブステップ６３で、第８のリスト
ファイル４８に記録されたレイアウト側階層セルの端子
ノード名と回路側階層セルの端子ノード名とが第７のリ
ストファイル４７に記録された初期対応ノードについて
一致するレイアウト側階層セルと回路側階層セルとを抽
出して対応セルリスト１４に書き込み、ステップｃ２３
を終了する。レイアウト側階層セルの端子ノード名のう
ちの初期対応ノードと回路側階層セルの端子ノード名の
うちの初期対応ノードとが１対１で完全に対応している
場合にのみ対応セルリスト１４に書き込む。
【００６２】次に、例題回路を用いて本発明による接続
検証の具体例を説明する。図６（ａ）は、第２の回路側
ネットリスト１６の例題回路データを回路図表現で示し
た図で、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈは初期定義ノ
ードであり、ＩＮＶ１，ＩＮＶ２、ＩＮＶ３およびＩＮ
Ｖ４はインバータ回路であり、ＮＡＮＤ１，ＮＡＮＤ２
およびＮＡＮＤ３は２入力のＮＡＮＤ回路である。Ｎ
１，Ｎ２，Ｎ３は、回路図データ３から第１の回路側ネ
ットリスト１５を抽出するときにノードに対して生成さ
れるノード名である。図６（ｂ）は、図６（ａ）の例題
回路を回路シミュレータＳＰＩＣＥ用のネットリストで
表現した第２の回路側ネットリスト１６である。
【００６３】図６（ｂ）の第２の回路側ネットリスト１
６から回路側階層ネットリスト１７を作成する図２のス
テップｂ２３を具体的に説明する。
【００６４】図２のステップｂ２３を開始すると、先
ず、図３のサブステップ３１を実行して図６（ｂ）の第
２の回路側ネットリストからノード名とその接続数を対
記した第１のリストファイル４１を作る。 図７（ａ）
は、サブステップ３１の完了時点の第１のリストファイ
ル４１の記録内容を示す。最大接続数Ｎｍａｘは、第１
のリストファイル４１からＮｍａｘ＝４と設定される。
【００６５】次にサブステップ３２でＮ＝２が設定さ
れ、サブステップ３３に進み、先ず接続数２のノードに
接続されているものを階層セル化する。サブステップ３
３の詳細については図４を参照して説明する。下位サブ
ステップ５１で、第１のリストファイル４１から接続数
２のノードを検索して第３のリストファイル４３を作
る。図７（ａ）の第１のリストファイル４１には接続数
２のノードはＮ３だけであるから、第３のリストファイ
ル４３の内容は図７（ｂ）のようになる。
【００６６】下位サブステップ５２ではノードＮ３を階
層化処理対象ノードとして選択するとともにノードＮ３
を第３のリストファイル４３から削除し、結果として第
３のリストファイル４３は空となる。下位サブステップ
５４では、階層化処理対象ノードであるノードＮ３が接
続している論理ゲートであるＩＮＶ３およびＮＡＮＤ３
を抽出する。
【００６７】下位サブステップ５４で、抽出されたＩＮ
Ｖ３およびＮＡＮＤ３に接続されたノード（Ｄ，Ｎ３，
Ｎ２，Ｈ）の中に第３のリストファイル４３にあり、第
４のリストファイル４４にはないノードがあれば第４の
リストファイル４４に書き込むが、第３のリストファイ
ル４３および第４のリストファイル４４はいずれも空で
あるため、図７（ｃ）のように、第４のリストファイル
４４には書き込みが行われず、空のままとなる。また下
位サブステップ５４では同時に、抽出されたＩＮＶ３お
よびＮＡＮＤ３を第２の回路側ネットリスト１６から削
除し、第５のリストファイル４５に図７（ｄ）のように
記録する。
【００６８】下位サブステップ５５では、第４のリスト
ファイル４４が空であるので下位サブセット５７へ進
み、下位サブステップ５７では図７（ｄ）の第５のリス
トファイル４５の内容を階層セルして第６のリストファ
イル４６に記憶し、第５のリストファイル４５の内容を
削除する。図８（ａ）は、下位サブステップ５７完了時
点での第６のリストファイル４６の内容を示す図であ
る。
【００６９】下位サブステップ５８では、第３のリスト
ファイル４３が空のため、下位サブステップ５９に進
み、図８（ａ）の第６のリストファイル４６の内容のう
ち階層セルの記述部分である Ｘ００８ Ｄ Ｎ２ Ｈ ＣＬＬ２ を第２の回路側ネットリスト１６に書き込み、内部定義
部分である ＳＵＢＣＫＴ ＣＬＬ２ Ｄ Ｎ２ Ｈ Ｘ００３ Ｄ Ｎ３ ＩＮＶ３ Ｘ００７ Ｎ２ Ｎ３ Ｈ ＮＡＮＤ３ ．ＥＮＤＳ ＣＬＬ２ を第２のリストファイル４２へ移動する。この結果、第
２の回路側ネットリスト１６の内容は、図８（ｂ）のよ
うに変更され、第２のリストファイル４２の内容は、図
８（ｃ）のようになる。
【００７０】以上で図３のサブステップ３３を完了して
サブステップ３４に移り、接続数Ｎ＝２で最大接続数Ｎ
ｍａｘ＝４より小さいので、サブステップ３５に進ん
で、接続数Ｎが＋１されＮ＝３としてサブステップ３３
へ戻る。
【００７１】次に、接続数Ｎ＝３のノードについて再び
サブステップ３３を実行する。図７（ａ）から接続数Ｎ
＝３のノードＮ２を階層化処理対象ノードとして図４の
下位サブステップ５１から下位サブステップ５９までを
実行し、ノードＮ２が接続されているＩＮＶ２，ＮＡＮ
Ｄ２およびＣＬＬ２をまとめて上位階層セルＣＬＬ３と
する。図９（ａ）は、Ｎ＝３のノードＮ３についてサブ
ステップ３３完了時点での第２の回路側ネットリスト１
６の内容を示す図であり、図９（ｂ）は、同時点での第
２のリストファイル４２の内容を示す図である。
【００７２】サブステップ３３の完了後、サブステップ
３４に進み、接続数Ｎ＝３がＮｍａｘ＝４より小さいの
でサブステップ３５で接続数Ｎを＋１してＮ＝４とす
る。
【００７３】次に、ステップ３３へ戻り、接続数Ｎ＝４
のノードについて再びサブステップ３３を実行する。図
７（ａ）から接続数Ｎ＝４のノードＮ１を階層化処理対
象ノードとして図４の下位サブステップ５１から下位サ
ブステップ５９までを実行し、ノードＮ１が接続されて
いるＩＮＶ１，ＩＮＶ４，ＮＡＮＤ１およびＣＬＬ３を
まとめて上位階層セルＣＬＬ４とする。図１０（ａ）
は、Ｎ＝４のノードＮ１についてサブステップ３３完了
時点での第２の回路側ネットリスト１６の内容を示す図
であり、図１０（ｂ）は、同時点での第２のリストファ
イル４２の内容を示す図である。
【００７４】サブステップ３３の完了後、サブステップ
３４に進み、接続数Ｎ＝４がＮｍａｘ＝４より小さくは
ないのでサブステップ３６に進んで図１０（ａ）の第２
の回路側ネットリスト１６の内容と図１０（ｂ）の第２
のリストファイル４２の内容とを合体して回路側階層ネ
ットリスト１７を作成する。
【００７５】図１１（ｂ）は、例題回路の回路側階層ネ
ットリスト１７の内容を示す図であり、図１１（ａ）
は、図１１（ｂ）を回路図表現で示した図ある。このよ
うにしてＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，Ｎ
ＡＮＤ１，ＮＡＮＤ２およびＮＡＮＤ３により構成され
た例題回路のフラットなネットリストである図６
（ａ），（ｂ）からＩＮＶ３とＮＡＮＤ３とで構成され
る階層セルＣＬＬ２、ＣＬＬ２とＩＮＶ２とＮＡＮＤ２
とで構成される上位の階層セルＣＬＬ３およびＣＬＬ３
とＩＮＶ１とＩＮＶ４とＮＡＮＤ１とで構成されるさら
に上位の階層セルＣＬＬ４により構成された階層ネット
リスト、図１１（ａ），図１１（ｂ）が作成される。
【００７６】以上の回路側のネットリストについてと同
様の処理がレイアウト側のネットリストに対しても行わ
れるが、例題回路のレイアウトにおいては接続ミスが生
じたために図１２（ａ）のようにレイアウト側にはノー
ドＮ４が生成されてＮＡＮＤ２の入力が接続され、結果
として階層セルＣＬＬ２Ｌ，ＣＬＬ３ＬおよびＣＬＬ３
ＡＬにより構成された回路が抽出されたものとして、対
応セルリスト１４の作成を説明する。図１２（ｂ）は、
例題回路のレイアウト側階層ネットリスト１３である。
【００７７】図２（ｃ）のステップｃ２１で、図１２
（ｂ）のレイアウト側ネットリスト１３を読み込み、ス
テップｃ２２で、図１１（ｂ）の回路側階層ネットリス
ト１７を読み込む。つぎに、ステップｃ２３が開始する
と図５のサブステップ６１で、レイアウト側ネットリス
ト１３と回路側階層ネットリスト１７とで同一のノード
名が付された初期定義ノードＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
Ｇ，Ｈを抽出して初期対応ノードとして図１３（ａ）の
ように第７のリストファイル４７に書き込む。
【００７８】サブステップ６２では、レイアウト側ネッ
トリスト１３に含まれる階層セルＣＬＬ３ＡＬ，ＣＬＬ
３ＬおよびＣＬＬ２Ｌの端子ノード名と回路側階層ネッ
トリスト１７に含まれる階層セルＣＬＬ４，ＣＬＬ３お
よびＣＬＬ２の端子ノード名とを図１３（ｂ）に示すよ
うに第８のリストファイル４８に抽出する。
【００７９】サブステップ６３では、第８のリストファ
イル４８に記録された端子ノードのうち初期対応ノード
が１対１で一致しているＣＬＬ２ＬとＣＬＬ２、ＣＬＬ
３＿ＬとＣＬＬ３を対応セルリストに出力する。図１３
（ｃ）は、対応セルリスト１４の内容を示す図である。
【００８０】図２（ｃ）に戻り、ステップｃ２４で、レ
イアウト側ネットリスト１３と回路側階層ネットリスト
１７とが比較されるが、対応セルリスト１４に記録され
ていない階層セルは下位の階層セルおよび論理ゲートに
展開されて比較されるため、対応セルリスト１４に記録
されていないＣＬＬ３ＡＬ、ＣＬＬ４は展開される。
【００８１】対応セルリスト１４に記録された階層セル
については対応する階層セル毎に接続検証が行なわれ
る。すなわち、ＣＬＬ２ＬとＣＬＬ２について階層セル
を下位の階層セルと論理ゲートに展開して照合比較し一
致と判定する、同様に、ＣＬＬ３ＬとＣＬＬ３について
階層セルを下位の階層セルと論理ゲートに展開して照合
比較し一致と判定する。レイアウト側の最上位の階層セ
ルＴＯＰＬにおけるＣＬＬ３ＡＬが展開されたネットリ
ストと回路側の最上位の階層セルＴＯＰにおけるＣＬＬ
４が展開されたネットリストに比較で、レイアウト側ネ
ットリストのノードＮ４に対応するノードが回路側ネッ
トリストに存在しないので、接続エラーとして比較検証
結果４に出力される。
【００８２】次に、本発明の他の実施例について図面を
参照して詳細に説明する。図１４は、第２の実施例の接
続検証装置１ａを含む接続検証システムの構成図であ
る。本実施例では、図１の接続検証装置１に対して、第
２のレイアウト側ネットリスト１２と第２の回路側ネッ
トリスト１６とから初期対応ノードを抽出して初期対応
ノードリスト７２を作成する初期対応ノード抽出手段７
１と第２のレイアウト側ネットリスト１２と初期対応ノ
ード抽出手段７１とを入力しレイアウト側階層ネットリ
スト１３を作成し、また第２の回路側ネットリスト１６
と初期対応ノード抽出手段７１とを入力し回路側階層ネ
ットリスト１７を作成する階層ネットリスト化手段８ａ
とを有する点が異なり、その他の構成については図１の
接続検証装置１と同一である。
【００８３】初期対応ノード抽出処理手段７１は、第２
のレイアウト側ネットリスト１２と第２の回路側ネット
リスト１６とから初期定義ノード名が一致する初期対応
ノードを抽出して初期対応ノードリスト７２を作成す
る。
【００８４】階層ネットリスト化手段８ａは 第２のレ
イアウト側ネットリスト１２と初期対応ノードリスト７
２または第２の回路側ネットリスト１６と初期対応ノー
ドリスト７２を読み込み、接続数を調査し、初期対応ノ
ードについてはその接続数に加算数ｍ（ｍ≧１の整数）
を加算した後に、接続数の小さいノードから順次にノー
ドに接続する論理ゲートおよび階層セルをグループ化し
て上位の階層セルとすることにより階層化してレイアウ
ト側階層ネットリスト１３または回路側階層ネットリス
ト１７を作成する。
【００８５】図１５（ａ）は第２の実施例の第２のレイ
アウト側ネットリスト作成処理フロー図である。ステッ
プａ８１，ステップａ８２は、図２（ａ）のステップａ
２１，ステップａ２２と同一である。また、図１５
（ｂ）は第２の実施例の第２の回路側側ネットリスト作
成フロー図である。ステップｂ８１，ステップｂ８２
は、図２（ｂ）のステップｂ２１，ステップｂ２２と同
一である。
【００８６】図１５（ｃ）は、レイアウト側および回路
側の階層ネットリスト作成フロー図である。先ず、ステ
ップｃ８１で、第２のレイアウト側ネットリスト１２を
読み込み、次にステップｃ８２で、第２の回路側ネット
リスト１６を読み込む。
【００８７】次に、ステップｃ８３で、第２のレイアウ
ト側ネットリスト１２と第２の回路側ネットリスト１６
とで同一の初期定義ノード名のノードを抽出し初期対応
ノードとして初期対応ノードリスト７２に記録する。
【００８８】次に、ステップｃ８４で、第２の回路ネッ
トリスト１６から各ノードの接続数を算出し、初期対応
ノードリスト７２に記録されたノードには接続数に加算
数ｍを加えた後に、接続数の小さいノードから順次にそ
のノードに接続する論理ゲートおよび階層セルをグルー
プ化して上位の階層セルとして回路側階層ネットリスト
１７を作成する。
【００８９】次に、ステップ８５で、第２のレイアウト
ネットリスト１２から各ノードの接続数を算出し、初期
対応ノードリスト７２に記録されたノードには接続数に
加算数ｍを加えた後に、接続数の小さいノードから順次
にそのノードに接続する論理ゲートおよび階層セルをグ
ループ化して上位の階層セルとしてレイアウト側階層ネ
ットリスト１３を作成して階層ネットリスト作成処理を
終了する。
【００９０】階層ネットリストを作成した後に、図２の
ｃ２１からｃ２４までのフローを実行して接続検証す
る。
【００９１】図１６は、図１５のステップｃ８４の詳細
フロー図である。図３のステップｂ２３のフローに比較
して、ステップ３１とステップ３２との間に第１のリス
トファイル４１に記録されたノードのうち初期対応ノー
ドリスト７２に記録されたノードの接続数に加算数ｍを
加え、ｍの加算によりノードの接続数がステップ３１で
検出された最大接続数Ｎｍａｘを超えるときにはＮｍａ
ｘを更新するステップ９１が挿入されている点以外は図
３と同一である。
【００９２】レイアウトデータ２の内部ノードとこれに
対応する回路図データ３の内部ノードを予め同一の初期
定義ノード名として初期対応ノードリストに記録される
ようにしておき、第２の実施例の接続検証装置１ａによ
りレイアウト側および回路側の階層ネットリストを作成
する際に、加算数ｍを変更することにより階層セル化の
順序を変更することが可能となる。
【００９３】例えば、図６（ａ）で、ノードＮ３が初期
対応ノードＪに置き換え、加算数ｍ＝２とすると、第１
のリストファイル４１に記録されるノードＪの接続数は
本来の接続数２に加算数ｍ＝２を加えた４となるので、
階層セル化の順序が、接続数３のノードＮ２、接続数４
のノードＮ１、接続数４のノードＪの順序となる。その
結果、図１７の第２の実施例による回路側階層ネットリ
スト１７の回路図表現に示すように、ＩＮＶ２とＮＡＮ
Ｄ２とで構成される階層セルＣＬＬ２Ｂ、ＣＬＬ２Ｂと
ＩＮＶ１とＩＮＶ４とＮＡＮＤ１とで構成されるＣＬＬ
３Ｂ、およびＣＬＬ３ＢとＩＮＶ３とＮＡＮＤ３とで構
成されるＣＬＬ４Ｂに階層化され、第１の実施例による
図１１（ａ）とは異なる階層化順序の回路側階層ネット
リストを作成することができる。
【００９４】第１の実施例では、階層セルに含まれる論
理ゲート数が非常に大きくなるなどして接続エラー個所
の同定が困難な場合でも、第２の実施例の接続検証装置
１ａでは、加算数ｍを変更して階層化順序を変えて異な
る階層ネットリストを生成して接続検証することによ
り、接続エラー個所の同定が容易となるようにネットリ
ストを再作成することができる。
【００９５】第２の実施例の接続検証装置１ａを専用の
装置として構成することも、汎用コンピュータとそれぞ
れの手段として機能するプログラムとを用いて構成する
ことも、いずれも可能であることは、第１の実施例の接
続検証装置１と同様である。
【００９６】なお、レイアウト側の階層セルと回路側の
階層セルとの対応が不完全なレイアウトデータと回路図
データの接続検証に対しても、レイアウトデータおよび
回路図データのそれぞれの階層を展開し、一旦フラット
なレイアウトデータおよび回路図データを作成した後
に、本発明の接続検証装置１または１ａを適用すること
が可能であることは明らかである。
【００９７】また、接続検証装置１および１ａを、レイ
アウトデータと回路図データを入力して両者の回路接続
が同一であるかを検証する接続検証装置として説明した
が、接続検証の対象は、レイアウトデータと回路図デー
タとに限定されるものではなく、ＣＭＯＳ回路の回路ネ
ットリストとＢｉＣＭＯＳ回路の回路ネットリストの一
致検証等の種々のデータまたはネットリストの比較に応
用できることも明白である。したがって、第２のレイア
ウト側ネットリストに相当する第１のフラットネットリ
ストと第２の回路側ネットリストに相当する第２のフラ
ットネットリストとを直接に入力して階層ネットリスト
化手段８によりそれぞれのネットリストを階層化するよ
うにしてもよい。
【００９８】
【発明の効果】以上に説明したように、本発明のＬＳＩ
の接続検証装置および接続検証方法では、フラットな構
成のレイアウトデータとフラットな構成の回路図データ
をもとにレイアウト側の階層セルと回路側の階層セルと
を組み上げ、レイアウト側階層ネットリスト、回路側階
層ネットリストおよび対応セルリストを自動的に生成し
て接続検証を実行するので、フラットな構成のネットリ
ストのままで比較できる実用的限界であった数万トラン
ジスタ以上の規模のＬＳＩにおいて検証時間を低減する
ことが可能となる。特に、数万トランジスタ以上で、か
つ、設計の最初の段階から回路側とレイアウト側との階
層構造を厳密に合わせて設計する階層設計による検証時
間低減効果が期待できる規模である数十万トランジスタ
よりも小さい規模のＬＳＩの接続検証おいて、接続検証
を効率化でき、検証時間の低減効果が大である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の接続検証装置を含む接
続検証システム構成図である。
【図２】本発明の第１の実施例の接続検証装置による接
続検証方法を示すフロー図である。
【図３】図２におけるステップｂ２３の詳細フロー図で
ある。
【図４】図３おけるサブステップ３３の詳細なフロー図
である。
【図５】図２におけるステップｃ２３の詳細フロー図で
ある。
【図６】（ａ）は、第２の回路側ネットリスト１６の例
題回路データを回路図表現で示した図であり、（ｂ）
は、回路シミュレータＳＰＩＣＥ用のネットリストで表
現した第２の回路側ネットリスト１６である。
【図７】（ａ）は、第１のリストファイルの内容を示す
図であり、（ｂ）は、第３のリストファイルの内容を示
す図であり、（ｃ）は、第４のリストファイルの内容を
示す図であり、（ｄ）は、第５のリストファイルの内容
を示す図である。
【図８】（ａ）は、第６のリストファイルの内容を示す
図であり、（ｂ）は、第２の回路側ネットリストの内容
を示す図であり、（ｃ）は、第２のリストファイルの内
容を示す図である。
【図９】（ａ）は、階層セルＣＬＬ３作成後の第２の回
路側ネットリストの内容を示す図であり、（ｂ）は、階
層セルＣＬＬ３作成後の第２のリストファイルの内容を
示す図である。
【図１０】（ａ）は、階層セルＣＬＬ４作成後の第２の
回路側ネットリストの内容を示す図であり、（ｂ）は、
階層セルＣＬＬ４作成後の第２のリストファイルの内容
を示す図である。
【図１１】（ａ）は、例題回路の回路側階層ネットリス
トを回路図表現で示した図あり、（ｂ）は、回路側階層
ネットリストの内容を示す図であり、
【図１２】（ａ）は、例題回路のレイアウトにおいて接
続ミスがあるときのレイアウト側階層ネットリストを回
路図表現で示した図あり、（ｂ）は、レイアウト側階層
ネットリストの内容を示す図である。
【図１３】（ａ）は、第７のリストファイルの内容を示
す図であり、（ｂ）は、第８のリストファイルの内容を
示す図であり、（ｃ）は、対応セルリストの内容を示す
図である。
【図１４】第２の実施例の接続検証装置を含む接続検証
システムの構成図である。
【図１５】（ａ）は、第２の実施例の第２のレイアウト
側ネットリスト作成処理フロー図であり、（ｂ）は第２
の実施例の第２の回路側側ネットリスト作成フロー図で
あり、（ｃ）は、レイアウト側および回路側の階層ネッ
トリスト作成フロー図である。
【図１６】図１５におけるステップｃ８４の詳細フロー
図である。
【図１７】第２の実施例による回路側階層ネットリスト
の回路図表現である。
【図１８】第１の従来例の接続検証システムの構成図で
ある。
【図１９】第２の従来例の接続検証システムの構成図で
ある。
【符号の説明】
１，１ａ 接続検証装置 ２ レイアウトデータ ３ 回路図データ ４ 比較検証結果 ５ レイアウトネットリスト抽出手段 ６ 回路ネットリスト抽出手段 ７ 論理ゲート合成手段 ８，８ａ 階層ネットリスト化手段 ９ 対応セル抽出手段 １０ 階層ネット比較手段 １１ 第１のレイアウト側ネットリスト １２ 第２のレイアウト側ネットリスト １３ レイアウト側階層ネットリスト １４ 対応セルリスト １５ 第１の回路側ネットリスト １６ 第２の回路側ネットリスト １７ 回路側階層ネットリスト ４１ 第１のリストファイル ４２ 第２のリストファイル ４３ 第３のリストファイル ４４ 第４のリストファイル ４５ 第５のリストファイル ４６ 第６のリストファイル ４７ 第７のリストファイル ４８ 第８のリストファイル ７１ 初期対応ノード抽出手段 ７２ 初期対応ノードリスト

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 論理ゲートレベルでフラットに記述され
    た第１のフラットネットリストと論理ゲートレベルでフ
    ラットに記述された第２のフラットネットリストとを入
    力し、前記第１のフラットネットリストおよび前記第２
    のフラットネットリストのそれぞれに対してネットリス
    ト内の各ノードの接続数を算出し、接続数の小さいノー
    ドから順次にノードに接続する論理ゲートおよびセルを
    グループ化してグループ化部分に対応する上位階層セル
    を生成し、グループ化部分と置換して第１の階層ネット
    リストおよび第２の階層ネットリストを作成する階層ネ
    ットリスト化手段と、 前記第１の階層ネットリストおよび前記第２の階層ネッ
    トリストを対照して対応する階層セルを検出し対応セル
    リストを作成する対応セル抽出手段と、 前記対応セルリストに記録された対応する階層セル単位
    毎に前記第１の階層ネットリストと前記第２の階層ネッ
    トリストとを比較し、不一致を接続エラーとして検出し
    出力する階層ネット比較手段とを備えることを特徴とす
    るＬＳＩの接続検証装置。
  2. 【請求項２】 ＬＳＩのレイアウトデータから素子およ
    び素子間の接続を抽出し、並列または直列の素子を縮約
    してフラットに記述された素子レベルレイアウト側ネッ
    トリストを作成するレイアウトネットリスト抽出手段
    と、 ＬＳＩの回路図データからネットリスト抽出し、並列ま
    たは直列の素子を縮約してフラットに記述された素子レ
    ベル回路側ネットリストを作成する回路ネットリスト抽
    出手段と、 前記素子レベルレイアウト側ネットリストおよび前記素
    子レベル回路側ネットリストのそれぞれについて論理ゲ
    ート部を抽出して論理ゲート表記に置換してゲートレベ
    ルレイアウト側ネットリストおよびゲートレベル回路側
    ネットリストを作成する論理ゲート合成手段と、 前記ゲートレベルレイアウト側ネットリストおよび前記
    ゲートレベル回路側ネットリストのそれぞれに対してネ
    ットリスト内の各ノードについて外部端子、論理ゲート
    の入出力端子および階層セルの入出力端子への接続の総
    計である接続数を算出し、接続数の小さいノードから順
    次にノードに接続する論理ゲートおよびセルをグループ
    化してグループ化部分に対応する上位階層セルを生成
    し、グループ化部分と置換してレイアウト側階層ネット
    リストおよび回路側階層ネットリストを作成する階層ネ
    ットリスト化手段と、 前記レイアウト側階層ネットリストおよび前記回路側階
    層ネットリストを対照して対応する階層セルを検出し対
    応セルリストを作成する対応セル抽出手段と、 前記対応セルリストに記録された対応する階層セル単位
    毎に前記レイアウト側階層ネットリストと前記回路側階
    層ネットリストとの接続を比較し、不一致を接続エラー
    を検出して出力する階層ネット比較手段とを備えること
    を特徴とするＬＳＩの接続検証装置。
  3. 【請求項３】 レイアウトデータから素子および接続を
    抽出し論理ゲートを構成する部分を論理ゲート表記に置
    換してフラットに記述されたゲートレベルレイアウト側
    ネットリストを作成するレイアウト側ネットリスト作成
    ステップと、前記ゲートレベルレイアウト側ネットリス
    ト内の各ノードについて外部端子、論理ゲートの入出力
    端子および階層セルの入出力端子への接続の総計である
    接続数を算出し接続数の小さいノードから順次にノード
    に接続する論理ゲートおよびセルをグループ化してグル
    ープ化部分に対応する上位階層セルを生成しグループ化
    部分と置換してレイアウト側階層ネットリストを作成す
    るレイアウト側階層化ステップとを備えるレイアウト側
    階層ネットリスト作成処理と、 回路図データからネットリストを抽出し論理ゲートを構
    成する部分を論理ゲート表記に置換してフラットに記述
    されたゲートレベル回路側ネットリストを作成する回路
    側ネットリスト作成ステップと、前記ゲートレベルレイ
    アウト側ネットリスト内の各ノードの接続数を算出し接
    続数の小さいノードから順次にノードに接続する論理ゲ
    ートおよびセルをグループ化してグループ化部分に対応
    する上位階層セルを生成しグループ化部分と置換して回
    路側階層ネットリストを作成する回路側階層化ステップ
    とを備える回路側階層ネットリスト作成処理と、 前記レイアウトデータと前記回路図データとで予め対応
    させて同一名称として初期定義した端子またはノードで
    ある初期対応ノードが全て一致するレイアウト側階層ネ
    ットリスト内の階層セルと回路側階層ネットリスト内の
    階層セルとの対を抽出して対応セルリストを作成する対
    応セルリスト作成ステップと、前記対応セルリストを参
    照して対応する階層セル単位毎にレイアウト側階層ネッ
    トリストと回路側階層ネットリストとを比較し不一致を
    接続エラーとして検出し出力する比較検証ステップとを
    備える接続検証処理とを有することを特徴とするＬＳＩ
    の接続検証方法。
  4. 【請求項４】 前記レイアウト階層化ステップが、 前記ゲートレベルレイアウト側ネットリスト内の各ノー
    ドについて外部端子、論理ゲートの入出力端子および階
    層セルの入出力端子への接続の総計を算出して接続数と
    して第１のリストファイルに記録するとともに前記接続
    数の最大値を最大接続数として定める第１のサブステッ
    プと、 階層化の処理対象とする前記接続数を２に初期設定する
    第２のサブステップと、 前記ゲートレベルレイアウト側ネットリストから前記接
    続数がＮ（Ｎ≧２の整数）のノードを抽出して処理対象
    接続数とするとともに一旦前記ゲートレベルレイアウト
    側ネットリストから削除した後に、抽出したノードから
    階層化処理対象ノードを選択し前記階層化処理対象ノー
    ドに接続する論理ゲートおよび階層セルをグループ化し
    て上位階層セルを生成し、生成された前記上位階層セル
    の内部回路定義部分を前記第２のリストファイルに書き
    込むとともに生成された前記上位階層セルの接続記述部
    分を前記ゲートレベルレイアウト側ネットリストに書き
    込む処理を全ての抽出されたノードについて実行する第
    ３のサブステップと、 前記処理対象接続数が最大接続数より小さいか否かを判
    断する第４のサブステップと、 前記第４のサブステップで前記処理対象接続数が最大接
    続数未満であると判断されたときに進み、処理対象接続
    数Ｎに１を加えてから前記第３のサブステップに戻る第
    ５のサブステップと、 前記第４のサブステップで前記処理対象接続数が最大接
    続数以上であると判断されたときに進み、前記ゲートレ
    ベルレイアウト側ネットリストの記録内容と前記第２の
    リストファイルの記録内容とを合体させてレイアウト側
    階層ネットリストを作成する第６のサブステップとを備
    える請求項３記載のＬＳＩの接続検証方法。
  5. 【請求項５】 前記回路側階層化ステップが、 前記ゲートレベル回路側ネットリスト内の各ノードにつ
    いて外部端子、論理ゲートの入出力端子および階層セル
    の入出力端子への接続数の総計を算出して接続数として
    第１のリストファイルに記録するとともに前記接続数の
    最大値を最大接続数として定める第１のサブステップ
    と、 階層化の処理対象とする前記接続数を２に初期設定する
    第２のサブステップと、 前記ゲートレベル回路側ネットリストから前記接続数が
    Ｎ（Ｎ≧２の整数）のノードを抽出して処理対象接続数
    とするとともに一旦前記ゲートレベル回路側ネットリス
    トから削除した後に、抽出したノードから階層化処理対
    象ノードを選択し前記階層化処理対象ノードに接続する
    論理ゲートおよび階層セルをグループ化して上位階層セ
    ルを生成し、生成された前記上位階層セルの内部回路定
    義部分を前記第２のリストファイルに書き込むとともに
    生成された前記上位階層セルの接続記述部分を前記ゲー
    トレベル回路側ネットリストに書き込む処理を全ての抽
    出されたノードについて実行する第３のサブステップ
    と、 前記処理対象接続数が最大接続数より小さいか否かを判
    断する第４のサブステップと、 前記第４のサブステップで前記処理対象接続数が最大接
    続数未満であると判断されたときに進み、処理対象接続
    数Ｎに１を加えてから前記第３のサブステップに戻る第
    ５のサブステップと、 前記第４のサブステップで前記処理対象接続数が最大接
    続数以上であると判断されたときに進み、前記ゲートレ
    ベル回路側ネットリストの記録内容と前記第２のリスト
    ファイルの記録内容とを合体させて回路側階層ネットリ
    ストを作成する第６のサブステップとを備える請求項３
    記載のＬＳＩの接続検証方法。
  6. 【請求項６】 前記対応セルリスト作成ステップが、 前記レイアウト側階層ネットリストと前記回路側階層ネ
    ットリストとでノード名が同一の初期定義ノードを抽出
    し初期対応ノードとして初期対応ノードリストファイル
    に記録する第１のサブステップと、 前記レイアウト側階層ネットリストから各レイアウト側
    階層セルの入出力端子となる端子ノード名を抽出し前記
    回路側階層ネットリストとから各回路側階層セルの入出
    力端子となる端子ノード名を抽出して端子ノードリスト
    ファイルに記録する第２のサブステップと、 前記端子ノードリストファイルに記録されたレイアウト
    側階層セルの端子ノード名と回路側階層セルの端子ノー
    ド名とが前記初期対応ノードリストファイルに記録され
    た初期対応ノードについて一致するレイアウト側階層セ
    ルと回路側階層セルとを抽出して対応セルリストに書き
    込む第３のサブステップとを備える請求項３記載のＬＳ
    Ｉの接続検証方法。
  7. 【請求項７】 コンピューターに、 レイアウトデータから素子および接続を抽出し論理ゲー
    トを構成する部分を論理ゲート表記に置換してフラット
    に記述されたゲートレベルレイアウト側ネットリストを
    作成するレイアウト側ネットリスト作成機能と、 前記ゲートレベルレイアウト側ネットリスト内の各ノー
    ドの接続数を算出し接続数の小さいノードから順次にノ
    ードに接続する論理ゲートおよびセルをグループ化して
    グループ化部分に対応する上位階層セルを生成しグルー
    プ化部分と置換してレイアウト側階層ネットリストを作
    成するレイアウト側階層化機能と、 回路図データからネットリストを抽出し論理ゲートを構
    成する部分を論理ゲート表記に置換してフラットに記述
    されたゲートレベル回路側ネットリストを作成する回路
    側ネットリスト作成機能と、 前記ゲートレベルレイアウト側ネットリスト内の各ノー
    ドの接続数を算出し接続数の小さいノードから順次にノ
    ードに接続する論理ゲートおよびセルをグループ化して
    グループ化部分に対応する上位階層セルを生成しグルー
    プ化部分と置換して回路側階層ネットリストを作成する
    回路側階層化機能と、 前記レイアウトデータと前記回路図データとで予め対応
    させて定義した端子またはノードである初期対応ノード
    が全て一致するレイアウト側階層ネットリスト内の階層
    セルと回路側階層ネットリスト内の階層セルとの対を抽
    出して対応セルリストを作成する対応セルリスト作成機
    能と、 前記対応セルリストを参照して対応する階層セル単位毎
    にレイアウト側階層ネットリストと回路側階層ネットリ
    ストとを比較し不一致を接続エラーとして検出し出力す
    る比較検証機能とを実現させるためのＬＳＩの接続検証
    プログラムを記録した媒体。
  8. 【請求項８】 ＬＳＩのレイアウトデータから素子およ
    び素子間の接続を抽出し、並列または直列の素子を縮約
    してフラットに記述された素子レベルレイアウト側ネッ
    トリストを作成するレイアウトネットリスト抽出手段
    と、 ＬＳＩの回路図データからネットリスト抽出し、並列ま
    たは直列の素子を縮約してフラットに記述された素子レ
    ベル回路側ネットリストを作成する回路ネットリスト抽
    出手段と、 前記素子レベルレイアウト側ネットリストおよび前記素
    子レベル回路側ネットリストのそれぞれについて論理ゲ
    ート部を抽出して論理ゲート表記に置換してゲートレベ
    ルレイアウト側ネットリストおよびゲートレベル回路側
    ネットリストを作成する論理ゲート合成手段と、 前記ゲートレベルレイアウト側ネットリストと前記ゲー
    トレベル回路側ネットリストとから前記レイアウトデー
    タと前記回路図データとで予め対応させて同一名称とし
    て初期定義した端子またはノードである初期対応ノード
    を抽出して初期対応ノードリストを作成する初期対応ノ
    ード抽出処理手段と、 前記ゲートレベルレイアウト側ネットリストと前記初期
    対応ノードリストまたはゲートレベル回路側ネットリス
    トと前記初期対応ノードリストを読み込み前記ゲートレ
    ベルレイアウト側ネットリストまたはゲートレベル回路
    側ネットリストの各ノードについて外部端子、論理ゲー
    トの入出力端子および階層セルの入出力端子への接続の
    総計を算出して接続数とし前記初期対応ノードリストに
    記録されたノードについてはその接続数に加算数ｍ（ｍ
    ≧１の整数）を加算した後に接続数の小さいノードから
    順次にノードに接続する論理ゲートおよび階層セルをグ
    ループ化して上位の階層セルとすることにより階層化し
    てレイアウト側階層ネットリストまたは回路側階層ネッ
    トリストを作成する階層ネットリスト化手段と、ネット
    リスト内の各ノードの接続数を算出し、接続数の小さい
    ノードから順次にノードに接続する論理ゲートおよびセ
    ルをグループ化してグループ化部分に対応する上位階層
    セルを生成し、グループ化部分と置換してレイアウト側
    階層ネットリストおよび回路側階層ネットリストを作成
    する階層ネットリスト化手段と、 前記レイアウト側階層ネットリストおよび前記回路側階
    層ネットリストを対照して対応する階層セルを検出し対
    応セルリストを作成する対応セル抽出手段と、 前記対応セルリストに記録された対応する階層セル単位
    毎に前記レイアウト側階層ネットリストと前記回路側階
    層ネットリストとの接続を比較し、不一致を接続エラー
    を検出して出力する階層ネット比較手段とを備えること
    を特徴とするＬＳＩの接続検証装置。
  9. 【請求項９】 レイアウトデータから素子および接続を
    抽出し論理ゲートを構成する部分を論理ゲート表記に置
    換してフラットに記述されたゲートレベルレイアウト側
    ネットリストを作成するレイアウト側ネットリスト作成
    処理と、 回路図データからネットリストを抽出し論理ゲートを構
    成する部分を論理ゲート表記に置換してフラットに記述
    されたゲートレベル回路側ネットリストを作成する回路
    側ネットリスト作成処理と、 前記ゲートレベルレイアウト側ネットリストと前記ゲー
    トレベル回路側ネットリストとから前記レイアウトデー
    タと前記回路図データとで予め対応させて同一名称とし
    て初期定義した端子またはノードである初期対応ノード
    を抽出して初期対応ノードリストを作成する初期対応ノ
    ード抽出ステップと、前記ゲートレベルレイアウト側ネ
    ットリストと前記初期対応ノードリストを読み込み前記
    ゲートレベルレイアウト側ネットリストの各ノードにつ
    いて外部端子、論理ゲートの入出力端子および階層セル
    の入出力端子への接続の総計を算出して接続数とし前記
    初期対応ノードリストに記録されたノードについてはそ
    の接続数に加算数ｍ（ｍ≧１の整数）を加算した後に接
    続数の小さいノードから順次にノードに接続する論理ゲ
    ートおよび階層セルをグループ化して上位の階層セルと
    することにより階層化してレイアウト側階層ネットリス
    トをレイアウト側階層化ステップと、前記ゲートレベル
    回路側ネットリストと前記初期対応ノードリストを読み
    込み前記ゲートレベル回路側ネットリストの各ノードに
    ついて接続数を算出し前記初期対応ノードリストに記録
    されたノードについてはその接続数に加算数ｍを加算し
    た後に接続数の小さいノードから順次にノードに接続す
    る論理ゲートおよび階層セルをグループ化して上位の階
    層セルとすることにより階層化して回路側階層ネットリ
    ストを作成する回路側階層化ステップとを備える階層ネ
    ットリスト作成処理と、 前記初期対応ノードが全て一致するレイアウト側階層ネ
    ットリスト内の階層セルと回路側階層ネットリスト内の
    階層セルとの対を抽出して対応セルリストを作成する対
    応セルリスト作成ステップと、前記対応セルリストを参
    照して対応する階層セル単位毎にレイアウト側階層ネッ
    トリストと回路側階層ネットリストとを比較し不一致を
    接続エラーとして検出し出力する比較検証ステップとを
    備える接続検証処理とを有することを特徴とするＬＳＩ
    の接続検証方法。
  10. 【請求項１０】 前記レイアウト階層化ステップが、 前記ゲートレベルレイアウト側ネットリスト内の各ノー
    ドについて外部端子、論理ゲートの入出力端子および階
    層セルの入出力端子への接続数の総計を算出して接続数
    として第１のリストファイルに記録するとともに前記接
    続数の最大値を最大接続数として定める第１のサブステ
    ップと、 前記第１のリストファイルに記録されたノードの内前記
    初期対応ノードリストに記録されているノードを抽出し
    該ノードの接続数にｍを加算するとともに加算後の接続
    数が前記第１のサブステップで定めた最大接続数を超え
    るときには最大接続数を更新する第２のサブステップ
    と、 階層化の処理対象とする前記接続数を２に初期設定する
    第３のサブステップと、 前記ゲートレベルレイアウト側ネットリストから前記接
    続数がＮ（Ｎ≧２の整数）のノードを抽出して処理対象
    接続数とするとともに一旦前記ゲートレベルレイアウト
    側ネットリストから削除した後に、抽出したノードから
    階層化処理対象ノードを選択し前記階層化処理対象ノー
    ドに接続する論理ゲートおよび階層セルをグループ化し
    て上位階層セルを生成し、生成された前記上位階層セル
    の内部回路定義部分を前記第２のリストファイルに書き
    込むとともに生成された前記上位階層セルの接続記述部
    分を前記ゲートレベルレイアウト側ネットリストに書き
    込む処理を全ての抽出されたノードについて実行する第
    ４のサブステップと、 前記処理対象接続数が最大接続数より小さいか否かを判
    断する第５のサブステップと、 前記第５のサブステップで前記処理対象接続数が最大接
    続数未満であると判断されたときに進み、処理対象接続
    数Ｎに１を加えてから前記第４のサブステップに戻る第
    ６のサブステップと、 前記第５のサブステップで前記処理対象接続数が最大接
    続数以上であると判断されたときに進み、前記ゲートレ
    ベルレイアウト側ネットリストの記録内容と前記第２の
    リストファイルの記録内容とを合体させてレイアウト側
    階層ネットリストを作成する第７のサブステップとを備
    える請求項９記載のＬＳＩの接続検証方法。
  11. 【請求項１１】 前記回路側階層化ステップが、 前記ゲートレベル回路側ネットリスト内の各ノードにつ
    いて外部端子、論理ゲートの入出力端子および階層セル
    の入出力端子への接続数の総計を算出して接続数として
    第１のリストファイルに記録するとともに前記接続数の
    最大値を最大接続数として定める第１のサブステップ
    と、 前記第１のリストファイルに記録されたノードの内前記
    初期対応ノードリストに記録されているノードを抽出し
    該ノードの接続数にｍを加算するとともに加算後の接続
    数が前記第１のサブステップで定めた最大接続数を超え
    るときには最大接続数を更新する第２のサブステップ
    と、 階層化の処理対象とする前記接続数を２に初期設定する
    第３のサブステップと、 前記ゲートレベル回路側ネットリストから前記接続数が
    Ｎ（Ｎ≧２の整数）のノードを抽出して処理対象接続数
    とするとともに一旦前記ゲートレベル回路側ネットリス
    トから削除した後に、抽出したノードから階層化処理対
    象ノードを選択し前記階層化処理対象ノードに接続する
    論理ゲートおよび階層セルをグループ化して上位階層セ
    ルを生成し、生成された前記上位階層セルの内部回路定
    義部分を前記第２のリストファイルに書き込むとともに
    生成された前記上位階層セルの接続記述部分を前記ゲー
    トレベル回路側ネットリストに書き込む処理を全ての抽
    出されたノードについて実行する第４のサブステップ
    と、 前記処理対象接続数が最大接続数より小さいか否かを判
    断する第５のサブステップと、 前記第５のサブステップで前記処理対象接続数が最大接
    続数未満であると判断されたときに進み、処理対象接続
    数Ｎに１を加えてから前記第４のサブステップに戻る第
    ６のサブステップと、 前記第５のサブステップで前記処理対象接続数が最大接
    続数以上であると判断されたときに進み、前記ゲートレ
    ベル回路側ネットリストの記録内容と前記第２のリスト
    ファイルの記録内容とを合体させて回路側階層ネットリ
    ストを作成する第７のサブステップとを備える請求項９
    記載のＬＳＩの接続検証方法。
  12. 【請求項１２】 コンピューターに、 レイアウトデータから素子および接続を抽出し論理ゲー
    トを構成する部分を論理ゲート表記に置換してフラット
    に記述されたゲートレベルレイアウト側ネットリストを
    作成するレイアウト側ネットリスト作成機能と、 回路図データからネットリストを抽出し論理ゲートを構
    成する部分を論理ゲート表記に置換してフラットに記述
    されたゲートレベル回路側ネットリストを作成する回路
    側ネットリスト作成機能と、 前記ゲートレベルレイアウト側ネットリストと前記ゲー
    トレベル回路側ネットリストとから前記レイアウトデー
    タと前記回路図データとで予め対応させて同一名称とし
    て初期定義した端子またはノードである初期対応ノード
    を抽出して初期対応ノードリストを作成する初期対応ノ
    ード抽出機能と、 前記ゲートレベルレイアウト側ネットリストと前記初期
    対応ノードリストを読み込み前記ゲートレベルレイアウ
    ト側ネットリストの各ノードについて外部端子、論理ゲ
    ートの入出力端子および階層セルの入出力端子への接続
    の総計を算出して接続数とし前記初期対応ノードリスト
    に記録されたノードについてはその接続数に加算数ｍ
    （ｍ≧１の整数）を加算した後に接続数の小さいノード
    から順次にノードに接続する論理ゲートおよび階層セル
    をグループ化して上位の階層セルとすることにより階層
    化してレイアウト側階層ネットリストを作成するレイア
    ウト側階層化機能と、 前記ゲートレベル回路側ネットリストと前記初期対応ノ
    ードリストを読み込み前記ゲートレベル回路側ネットリ
    ストの各ノードについて接続数を算出し前記初期対応ノ
    ードリストに記録されたノードについてはその接続数に
    加算数ｍを加算した後に接続数の小さいノードから順次
    にノードに接続する論理ゲートおよび階層セルをグルー
    プ化して上位の階層セルとすることにより階層化して回
    路側階層ネットリストを作成する回路側階層化機能と、 前記初期対応ノードが全て一致するレイアウト側階層ネ
    ットリスト内の階層セルと回路側階層ネットリスト内の
    階層セルとの対を抽出して対応セルリストを作成する対
    応セルリスト作成機能と、 前記対応セルリストを参照して対応する階層セル単位毎
    にレイアウト側階層ネットリストと回路側階層ネットリ
    ストとを比較し不一致を接続エラーとして検出し出力す
    る比較検証機能とを実現させるためのＬＳＩの接続検証
    プログラムを記録した媒体。
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