JPH03156572A - 論理回路比較検証システムおよび方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２つの論理回路、特に階層化論理設計における
上下階層論理の比較に好適な論理回路のコンピュータに
よる比較検証システムおよび方法に関する。

〔従来の技術〕

従来、ディジタル装置の論理設計を行う場合、詳細論理
図を用いて行っていたが、近年では、より上位レベルの
機能論理図を用いて行うことが多くなってきた。機能論
理図で論理設計を行う場合には、設計者は、機能論理図
から詳細論理図に展開し、設計を階層的に進めていく。

この時、上位階層の機能論理図と、展開された下位階層
の詳細論理図の論理等価性を検証する必要がある。

従来、階層化論理設計された上位論理と下位論理の間の
等価性をコンピュータにより比較検証する方法には、次
のようなものがあった。

（ｉ）上位論理と下位論理に同一のテストパターンを与
えて論理シュミレーションを行い、出カバターンの一致
チェックを行う方法、 （ｉｉ）上位論理と下位論理から、各々の出力変数につ
いてのブール式を作成し、それらを加法ａｉＩ！形に変
換して互いに比較する方法、またはそれらの排他的論理
和をとって比較する方法、 （ｎｕ）上位論理と下位論理から２分決定木（バイナリ
・デシジョン・ダイアグラム、以下、ＢＤＤと呼ぶ）と
呼ばれる論理表現に変換して、それらの等価性を検証す
る方法、である。

なお、上記（ｉｉｉ）のＢＤＤを用いた検証法は、例え
ば、「第１０回インターナショナル・シンポジウム・オ
ン・フォールトトレラント・コンピユーテイング論文集
（１９８０）Ｊｌ“エイカーズ・ア・プロシジャ・フオ
・ファンクショナル・デザイン・ベリフィケーション（
Ａｋｅｒｓ、　Ａ　　ＰＲＯＣＥＤＵＲＥ　　ＦＯＲＦ
ＵＮＣＴＩＯＮＡＬ　　ＤＥＳＩＧＮ　　ＶＥＲＩＦＩ
ＣＡＴＩＣ）Ｎ）”に論じられている。ここでは、論理
回路、真理値表、ブール式等の論理表現から直接ＢＤＤ
を作成して、これに正規化・比較・抽出・単純化の処理
を何回か繰り返して、比較検証を行っている。すなわち
、第５図に示すように、上位レベルと下位レベルにおけ
る論理回路、真理値表、あるいはブール式のいずれかで
示されたもの５１．５２を、それぞれＢＤＤ生成部５２
．５３でＢＤＤに変換した後、正規化部５５で正規化し
て、両者を比較部５６で比較する。そして、抽出部５７
での抽出処理と、単純化部５８での単純化処理を繰り返
し行った後、比較部５６で比較検証を行って一致してい
るか否かを確認し、処理を終了する。

〔発明が解決しようとする課題〕

上述した従来の論理比較検証においては、次のような問
題点があった。すなわち、 （ｉ）論理シュミレーションの結果を比較する方法では
、上下階層間の一致を保証するためのテストパターンの
作成に手間がかかっていた。

（ｉｉ）ブール式を比較する方法では、変数の数をＮと
すると、処理時間や必要とするメモリ容量がともにＮ゛
のオーダとなるため、変数が増加すると処理不能となっ
てしまう。

（ｉｉｉ）ＢＤＤを用いる検証方法では、一致するまで
、正規化・比較・抽出・単純化の一連の処理のループを
繰り返す必要があるため、繰り返し回数をに、ＢＤＤの
ノード数をＮとすると、処理時間はに−ＮＱｏｇＮとな
り、膨大な時間がかかることになる。

本発明の目的は、これら従来の課題を解決し、２つの論
理回路、特に上下階層から抽出した論理を、使用記憶領
域を増加させず、かつ高速に比較検証し、一致するか否
かを判定することができる論理回路の比較検証システム
および方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明による論理回路の比較
検証システムは、（イ）コンピュータに入力されたブー
ル式、真理値表および論理回路のいずれかで表現された
論理１．論理２を全てブール式に変換するブール式抽出
部と、該ブール式抽出部により抽出されたブール式から
シャノンの公式により括り出す変数順を論理１と論理２
とで同一の順序として２分決定木を作成するＢＤＤ作成
部成品該ＢＤＤ作成部成品り作成されたＢＤＤを単純化
するＢＤＤ単純化部と、該単純化された２つのＢＤＤを
１回の比較で一致しているが否かを判定するＢＤＤ比較
部とを設けたことに特徴がある。

（ロ）また、上記（イ）の論理回路比較検証システムに
おいて、比較部は２つの簡単化されたＢＤＤを下位階層
から統合しながら比較する機能を持つことに特徴がある
。（ハ）また、上記（イ）の論理回路比較検証システム
において、論理ｌおよび論理２はそれぞれ階層論理設計
における上位レベルの論理と下位レベルの論理であるこ
とを特徴とする。

また、本発明による論理回路比較検証方法は、（ニ）コ
ンピュータに入力されたブール式、真理値表および論理
回路のいずれかで表現された論理１゜論理２を全てブー
ル式に変換し、次にシャノンの公式により括り出す変数
順を論理ｌと論理２とで同一の順序として２分決定木を
作成し、次にそれぞれの２分決定木を簡単化し、１回の
比較で一致しているか否かを判定することに特徴がある
。

（ホ）また、本発明による２分決定木の作成比較方法は
、論理回路、真理値表、およびブール式のいずれかで表
現された論理１と論理２の等価性を比較検証する方法に
おいて、論理１と論理２の表現を全てブール式に変換し
た後、論理１と論理２に対して同一の順序でシャノンの
公式を適用し、作成された２分決定木を下位階層から統
合しながら比較することに特徴がある。（へ）また、上
記（ニ）の論理回路比較検証方法は更に、最初に階層論
理設計における上位レベルの論理と下位レベルの論理か
らそれぞれ比較検証対象の論理を読出し、次に、読出さ
れた論理からブール式を作成し、次に、作成された各ブ
ール式に対して論理回路の比較検証を行うことを特徴と
すること、および（ト）論理回路の同一の機能を複数の
方法で設計するか、複数の設計者が設計した場合に、設
計された各論理からそれぞれブール式を作成し、次に作
成された各ブール式に対して、上記（ニ）に記載された
論理回路の比較検証方法を利用して等価性を比較するこ
とに特徴がある。

〔作用〕

本発明においては、異なる２つのレベルの論理を比較す
る場合に、それらが論理回路図、真理値表等を含むどの
ような論理表現であっても、これらの図を一旦ブール式
に変換し、２つのブール式に対して括り出す変数の順序
を同じにし、シャノンの公式を適用することによりＢＤ
Ｄを作成する。

次に、このようにして作成した２つのＢＤＤに対する等
偏性判定を行う場合、各々、単純化を行った後、２つの
ＢＤＤで共通構造の部分を下層部から統合していくこと
により、ループのない１回の処理で判定することが可能
である。

〔実施例〕

以下、本発明の好ましい実施例を、図面により詳細に説
明する。

第７図は本発明の論理回路比較検証システム（以下、関
連システムも含め単にシステムと呼ぶ）のハードウェア
構成の概略図である。

比較検証の対象となる論理１と論理２がそれぞれ階層化
論理設計における上位論理ファイル１０６ａおよび下位
論理ファイル１０６ｂとして磁気ディスク記憶装置等に
格納されている。等価回路ライブラリ１０７は、論理回
路素子に対応するパラメータ形式のブール式が格納され
ている磁気ディスク記憶装置等である主記憶装置１０２
には、論理比較検証プログラムが格納され、また、その
プログラムが利用するブール式テーブル１０４、ＢＤＤ
テーブル１０５等が設けられている。これらのテーブル
は後述のように上位用、下位用に分けられている。処理
装置１０１は論理比較検証プログラム１０３に従って論
理比較検証処理を実行する。比較検証結果は結果出力用
のプリンタ１０８に出力される。

論理比較検証プログラム１０３の構成を第８図に示す。

ブール式抽出部１０は、論理回路、真理値表またはブー
ル式で表わされた上位および下位の論理ファイル１０６
ａおよび１０６ｂからブール式を抽出する。論理回路か
ら抽出する場合は等価回路ライブラリ１０７を参照する
。

下位論理ファイルは通常は論理回路形式の論理のみ格納
されている。抽出されたブール式はブール式テーブル（
上位）１０４ａ、またはブール式テーブル（下位）ｌ　
０４　ｂに格納される。

ＢＤＤ作成部１１は、ブール式テーブル１０４ａおよび
１０４ｂのブール式からＢＤＤを作成しそれぞれ対応す
るＢＤＤテーブル１０５ａおよび１０５ｂに格納する。

これらのＢＤＤはＢＤＤ単純化部１２で単純化された後
、ＢＤＤ比較部１３で比較される。比較結果はプリンタ
１０８により、結果出力リスト１０９として出力される
。

なおコントロール部１４は上記プログラムの各部の起動
、停止等の制御を行なう。

以下、ブール式抽出部１Ｏ１ＢＤＤ作成部１１．　ＢＤ
Ｄ単純化部１２、およびＢＤＤ比較部１３の機能および
処理手順を詳細に説明する。

第１図は本発明の実施例を示す論理回路の比較検証方法
の処理の流れの機能ブロック図である。

第１図に示すように、上位レベルと下位レベルの論理毎
に論理回路、真理値表、またはブール式１．２をそれぞ
れブール式３．４に変換する。下位レベルの論理は通常
は論理回路形式でのみ表わされている。ＢＤＤ作成部１
１においては、２つのブール式３，４に対して、シャノ
ンの公式の適用による展開を、括り出す変数を同一順序
にして行なう。

ところで、シャノンの公式とは、以下に示すように、ブ
ール式ｒをその中のある入力変数Ａを０に固定した式ｆ
Ａ−０とｌに固定した式ｆＡ−１によって展開する公式
である。

ｆ＝Ａ−ｆＡ−０＋Ａ　’　ｆ　Ａ−１このようにして
、それぞれＢＤＤ５．６を作成した後、ＢＤＤ単純部１
２によりＢＤＤを単純化し、ＢＤＤ比較部１３で両方の
ＢＤＤを比較する。

このように、種々の論理表現で表わされた異なる２つの
レベルの論理の等偏性を検証する場合、−旦ブール式表
現に変換した後、同じ順序で変数を括り出してシャノン
の公式を適用して作成したＢＤＤを用いて検証すると、
対象の回路がどのような形式で与えられていても、組み
合わせ論理回路を１単位として取り出せる限り、各々の
組み合わせ論理回路に対して適用することができるので
、大規模ＬＳＩでも、小回路に分割して行われる分割階
層設計において対応できる。組合せ論理回路とは、レジ
スタやフリップフロップ等のデータ保持機能を持たない
ある論理機能を持った論理回路である。

ブール式の抽出処理を行なうブール式抽出部１０の機能
を第９図および第１３図により説明する。

まず、ブール式抽出部１０に対する入力となる上位論理
ファイル１０６ａと下位論理ファイル１０６ｂのデータ
形式の例を第１３図に示す。

（ａ）は、論理設計者が設計した上位論理の例を示す。

、ｍ、：でＸ１、Ｘ２．Ｙ、Ｘ３．Ｘ４およびｘ５は入
力又は出力の信号名である。ＭｌおよびＭ２はある論理
機能を持つ組合せ論理回路（以下モジュールと呼ぶ）の
名称である。Ａ、Ｂ、ＣおよびＰはモジュールの入力ま
たは出力のパラメータである。このパラメータは入出力
ビンと考えてもよい。

＆は論理積（ＡＮＤ）、！は論理和（ＯＲ）を意味する
。

Ａ＆Ｂ　！　Ｐ　：　Ｃは、゛出力ＣはＡとＢの論理積
とＰの論理和をとったものである”ということを示す。

即ち、この式は、出力パラメータを入力パラメータで表
わしたブール式である。

この上位論理はシステムに入力されて上位論理ファイル
に格納されるが、そのファイルのデータ形式が（Ｃ）に
示されている。ＧＭＭＩは本データがモジュールＭｌに
対するものであることを示す。ＩＮ　　Ａ＝Ｘ１はパラ
メータＡにＸｌという信号名の信号が入力されることを
表わす。０ＵＴＣ＝Ｘ４はパラメータＣからｘ４という
信号名の信号が出力されることを表わす。ＢＬは式がブ
ール式であることを表わす。

（ｂ）は上位論理Ｍ１に対応する、論理回路で表わされ
た下位論理である。Ｘｉ、Ｘ２．ＹおよびＸ４は入力ま
たは出力の信号名である。

■、２．および３は入力または出力のパラメータである
。このパラメータは人出力ビンと考えてよい。ＬＧｌｏ
ｏおよびＬＧ２００はある論理機能を持つ基本モジュー
ルの名称である。Ｍ１、Ｏｌはその論理回路における基
本モジュールの識別名である。

この下位論理の論理ファイルのデータ形式を（ｄ）に示
す。

ＢＭは基本モジュールを示す。１＝Ｘ１はパラメータと
信号名の対応を示す。Ｍ１、０００１はシステムで自動
的に付与された信号名である。システムは、下位論理フ
ァイル自体からは、この基本モジュールがどのような論
理機能を持ち、どれが入力信号でどれが出力信号である
かはわからない。

第９図はブール式抽出部の機能を示す。

ステップ２０１では処理対象の論理ファイルのデータを
読出して、それが真理値表形式であるか否か調べる。真
理値表形式でなければ、ステップ２０２へ進み論理回路
素子形式か否か調べる。論理回路素子形式でなければ、
ブール式形式に決まる。（実際にはブール式形式か否か
調べるが図では省略している。）処理対象がブール式形
式であるとステップ２０５に進み、パラメータ形式で表
わされたブール式に信号名を代入して信号名で表わした
ブール式を作成する。例えば第１３図の（ａ）汎用モジ
１−／１、Ｍｌ（７）場合は、Ｘ４＝Ｘｌ＆Ｘ２！Ｙが
作成される。

ステップ２０２で処理対象が論理回路素子形式であると
判定されるとステップ２０４へ進む。ステップ２０４で
は、論理回路素子の名称即ち基本モジュール名称に対応
するブール式を第８図の等価回路ライブラリ１０７から
読出す。等価回路ライブラリ１０７には、例えば第１３
図（ｂ）のＬＧＩｏｏに対応する格納領域には３＝１＆
２というパラメータ形式のブール式が格納されている。

ステップ２０４で、論理回路が複数個の論理回路素子で
構成されている場合は、等価回路ライブラリからそれぞ
れの論理回路素子に対応するブール式が読出され、それ
らが組合わされて１つの出力パラメータを入力パラメー
タで表わしたブール式が作成される。ステップ２０１で
処理対象が真理値表であると判定されるとステップ２０
３に進み所定の規則に基づきパラメータ形式のブール式
が作成される。例えば下記左のような真理値表から右に
示すようなブール式が作成される。

真理値表　　　　　　ブール式 変換規則については、本発明の主題に直接関係がないの
で省略する。ステップ２０３および２０４で作成された
ブール式はパラメータ形式のブール式であり、ステップ
２０５において、パラメータに信号名が代入されて信号
名で表わしたブール式が作成され、第８図のブール式テ
ーブル１０４ａまたは１０４ｂに格納される。

第２図は、第１図におけるＢＤＤ作成部１１の処理の説
明図であって、ブール式からＢＤＤを生成する過程の例
を示す図である。

第２図（ａ）はＢＤＤの基本要素を一般的形式で示した
ものであり、■はＶａｒｉａｂｌｅの略であって、ノー
ド変数、Ｚは左下のノード番号、Ｕは右下のノード番号
を示している。Ｎはブール式である。

■＝Ｏのときには、ＮはＺとなり、Ｖ＝１のときには、
ＮはＵとなる。第２図（ｂ）は、Ａ、　Ｂ、　Ｃ。

ＤがそれぞれＩｌｏのときのブール式であり、（Ｃ）は
（ｂ）の計算結果に基いて作成されたＢＤＤである。こ
こでは括り出す変数の順序をＡ、Ｂ。

Ｃ，Ｄの順序にしている。ＢＤＤは、第２図（ａ）に示
した特質を有しているため、第２図（ｂ）の式２１は第
２図（ｄ）における２２の枝の部分で示されることにな
る。

この原理を基にして、第２図（ｂ）では、ｇ＝ＡＢ＋Ｃ
Ｄ十Ｂ　Ｄのうち、Ａ、Ｂ、Ｃ，Ｄの値によりブール式
ｇの値が種々の値になることを示している。すなわち、
Ａ＝Ｏのときには、ｇ＝Ｂ＋ＣＤ十Ｂ　Ｄ　となる。ま
た、Ａ＝１のときには、ｇ＝ＣＤ＋Ｂ　　Ｄ　となる。

また、Ａ＝Ｏ，Ｂ＝０のときには、ｇ＝ＣＤ＋Ｄとなる
。また、Ａ＝Ｏ。

Ｂ＝１のときには、ｇ＝−１＋ＣＤとなる。また、Ａ＝
１、Ｂ＝Ｏのときには、ｇ＝ＣＤ＋Ｄとなる。

また、Ａ＝１、Ｂ＝１のときには、ｇ＝ＣＤとなる。ま
た、Ａ＝Ｏ，Ｂ＝Ｏ，Ｃ＝Ｏのときには、ｇ＝Ｄとなる
。また、Ａ＝Ｏ，Ｂ＝Ｏ，Ｃ＝１のときには、ｇ＝Ｄ＋
Ｄ＝１となる。また、Ａ＝０゜Ｂ＝１．Ｃ＝０のときに
は、ｇ＝１となる。また、Ａ＝Ｏ，Ｂ＝１、Ｃ＝１のと
きには、ｇ＝　ｌ　＋Ｄ＝１となる。また、Ａ＝１．Ｂ
＝Ｏ，Ｃ＝Ｏのときには、ｇ＝Ｄとなる。また、Ａ＝１
、Ｂ＝Ｏ。

Ｃ＝１のときには、ｇ＝Ｄ＋Ｄ＝１となる。また、Ａ＝
１．Ｂ＝１．Ｃ＝Ｏのときには、ｇ＝ｏとなる。また、
Ａ＝Ｂ＝Ｃ＝１のときには、ｇ＝Ｄとなる。このように
して求めた式ｇのＢＤＤ全体の構造を表わしたものが（
Ｃ）である。このＢＤＤの読み方としては、例えばＡ＝
Ｏ，Ｂ＝Ｏ，Ｃ＝０のときはいずれも左側の枝が選択さ
れて、ブール式ｇ＝Ｄとなる。第２図（ｄ）のＢＤＤは
、第２図（ｂ）の展開結果をもとに、後述のＢＤＤ単純
化処理を行なって作成されたものである。黒丸は１を示
している。上記ＢＤＤ作成処理手順をフローチャートで
表わしたものが第１０図である。

第１Ｏ図（ａ）において、 ステップ３０１でＢＤＤを作成するブール式をブール式
テーブル１０４ａまたは１０４ｂから取出して主記憶装
置１０２上の一時エリアに移す。

次に一時エリアのブール式に対し、括り出す変数にＯお
よびｌを代入して式の計算を行なう。そして計算結果を
一時エリアに格納する。計算結果の式の数は、変数にＯ
を代入したものと、■を代入したものができるので２倍
となる（ステップ３０２）。

ステップ３０３で、次に括り出す変数を指定する。変数
はｎ個あるものとする。ステップ３０４で変数がｎ番目
のものかどうか判定する。変数がｎ−１番目のもの以下
であればステップ３０２の処理が繰り返される。変数が
ｎ番目のものになればステップ３０５に進み、変数と完
全なりＤＤのノードに格納領域が割当てられて格納され
、ステップ３０６で各末端の枝に対応する格納領域にス
テップ３０２の計算の最終結果が書込まれる。これらの
格納領域は第８図の１０５ａおよび１０５ｂに示される
ように、上位論理用ＢＤＤテーブルおよび下位論理用Ｂ
ＤＤテーブルである。

ＢＤＤテーブルの格納状態を第２図（Ｃ）のＢＤＤを例
にとって第１０図（ｂ）および（ｅ）により説明する。

第１Ｏ図（ｂ）は第２図（Ｃ）のＢＤＤそのものである
が、各ノードの右肩にノード番号を付加したものである
。そして便宜上ノード番号がそのノードの記憶領域の番
地を示すものとする。

第１θ図（Ｃ）は記憶領域にＢＤＤが格納された状態を
示す。

変数Ａ、Ｂ、Ｃ，およびＤは記憶領域の番地１゜２．３
．および４に格納されている。そして根（ｒ　ｏ　ｏ　
ｔ）のノード番号“２０”は根番号格納領域に格納され
ており、ノード格納領域が２０番地からはじまっている
ことが示されている。ノード格納領域の各番地にはノー
ド変数■のアドレス、左下のノード番号Ｚおよび右下の
ノード番号Ｕが格納されている。但しＺおよびＵの格納
領域中の０は定数値Ｏを表わし、Ｏ′は定数値Ｏの否定
値、即ち１を表わす。また０以外に付加された′　（ダ
ッシュ）はＺまたはＵの値の否定値を示す。例えばノー
ド番号２３　（２３３番地を見ると、■は３番地にある
変数Ｃを示し、またＺは４′であり４番地の変数りの否
定値りを示し、更に、Ｕは０′であり定数値１であるこ
とを示している。

第３図は、第１図におけるＢＤＤ単純化部の処理の説明
図であって、（ａ）に単純化のルールを、また、（ｂ）
に単純化の例を示す。

第３図（ａ）のルール１では、左下のＺと右下のＵが等
しいときには、左下のＺを上部のＮに結合して単純化で
きること、すなわち、ノード変数を省略することができ
る。ルール２では、左下のＺと右下のＵの否定値がいず
れもＯであるときには、ノード変数■はブール弐Ｎとな
ることを示している。ルール３では、左下のＺと右下の
Ｕの否定値がいずれも１であるときには、ノード変数Ｖ
の否定値がブール弐Ｎであることを示している。

第３図（ｂ）では、破線の３１の部分がＣ＝０でもＣ＝
１でも１となること、を示しているため、（ａ）のルー
ル１を適用することにより、Ｃを削除し、Ｂに直接ｌを
接続してこれを単純化する。単純化により、次のステッ
プの比較処理の処理時間が短縮される。このＢＤＤ単純
化部１２の機能をフローチャートで表わしたものが第１
１図である。

第１１図のステップ４０１で末端のノードで最大ノード
番号を持つものを処理対象として選ぶ。ステップ４０２
で第３図（ａ）に示される単純化ルールが適用可能か否
かを調べる。それが適用可能と判定されるとステップ４
０３に進み、該当ノードを削除し、そのノードの上の枝
（Ｎの枝）に上記ルールに基づいて値を付加する。

ステップ４０２で単純化ルールが適用不可と判定される
とステップ４０５に進み、処理対象を残って同一の階層
の若い番号のノードに、またもし同一階層の若い番号の
ノードがなくなれば１つ上の階層の最大ノード番号のノ
ードに移し、ステップ４０２に戻る。ステップ４０４で
処理対象が根（ｒ　ｏ　ｏ　ｔ）か否か調べ、根であれ
ば単純化処理は終了する。根でなければステップ４０５
に進み、同様の処理を繰返す。

二のようにして単純化した後、第１図に示すように、Ｂ
ＤＤ比較部１３で比較が行われる。

第４図は、第１図におけるＢＤＤ比較部１３の処理例を
示す図であって、上段はＢＤＤの統合により比較が行わ
れていく過程を示し、下段はＢＤＤを計算機システムで
扱う際に記憶する領域のモデルを示している。比較され
る２つのＢＤＤは、先の説明のように単純化されてしま
っているので、第１０図（ｂ）、　（Ｃ）で示したよう
な最大構造のＢＤＤではなく、記憶領域も最小限度に縮
小されている。

第４図の上段において、破線４１で囲まれたＢＤＤのノ
ード（節）は、ノード番号５であるため、その下段に示
すように、便宜上記憶領域の５番地（その領域を４２で
示す）に対応させるものとする。

記憶領域の各番地には、Ｖ、　Ｚ、　Ｕのレコードが格
納されており、■はそのノードの変数、Ｚは左下のノー
ド番号、Ｕは右下のノード番号をそれぞれ示しているこ
とは第１θ図（ｂ）（Ｃ）の説明と同様である。

この例では、変数Ａ、Ｂ、Ｃ，Ｄがそれぞれ記憶領域の
番地１，２，３．４に格納されているため、ノード５を
考えると、変数Ａ、左下のノード番号６、右下のノード
番号７であることから、記憶領域にはＶ＝１．Ｚ＝６．
Ｕ＝７が格納されている。下段で、０は定数値Ｏを表わ
す。また′（ダッシュ）は、変数または定数の否定値で
あることは先に説明した通り。

比較部では、次のような手順によりＢＤＤの統合を行い
、等偏性を検証する。ここでは、各ＢＤＤは、ノード番
号が小さい方が上位階層であるように作成されている。

（イ）先ず、２つのＢＤＤ（ｆ、ｇ）の中でノード番号
が最大のノードから同一構造のノードをサーチする。次
に、発見された同一構造のノードの中において、ノード
番号が最も小さい番号で、全ての同一構造のノードのノ
ード番号を置換する。例えば、４３の過程では、ノード
番号が最大のノードとして、ノード１６と同一構造のノ
ードをサーチし、ノード１０とノード１１が発見された
ため、このうち最小である１０番を採用し、この１０番
のノードで他の１１番と１６番を置換する。このため、
１１番に接続されている変数Ｂの７番と、１６番に接続
されている変数Ｂの１３番および１４番と１０番との間
にそれぞれ線を引く、一方、１１番と１６番が格納され
ている領域、つまりノード番号７のＺとノード番号１３
のＺとノード番号１４のＺを、全て１０番に置き換える
（下段の中央の枠で囲まれたノード番号７，１３゜１４
を参照）。また、ノード番号１１と１６を削除する（×
印のノード番号１１．１６を参照）。

（ロ）このようにして、１つのＢＤＤの全てのノードに
ついて、順次上記（イ）を適用する。例えば、ノード１
５と同一構造のノードとしてノード９を、またノード１
４と同一構造のノードとしてノード７を、またノード１
３と同一構造のノードとしてノード６を、それぞれ発見
した後、記憶領域からノード番号１３．１４．１５を削
除する。さらに、ノード１２と同一構造のノードとして
、ノード５を発見し、記憶領域からノード１２も削除す
る。

（ハ）上記（ロ）の処理を続行していき、２つのＢＤＤ
の根（第４図の場合には、ｆ、　　ｇ）のノード格納領
域が一致すれば、等価性が検証されたことになる。等価
でない、場合には、一致する前に、上記（イ）の処理が
続行不能となる。このＢＤＤ比較部の機能をフローチャ
ートで示したものが第１２図である。

ステップ５０１で、ＢＤＤノード格納エリアのうちアド
レス最大のエリアを処理対象とする。

ステップ５０２で、ノード格納エリアをサーチし、処理
対象のエリアと、Ｖ、Ｚ、Ｕの組合せが同じものを見つ
ける。

ステップ５０３で、サーチの結果同じものがあるか否か
調べる。同じものがあればステップ５０４に進み、Ｖ、
Ｚ、Ｕが同じエリアのうちアドレスが最小のものを残し
て他のエリアを消し、残ったノード中で、消されたエリ
アのアドレスを持つものは全て前記最小のアドレスに書
き換えられる。

次のステップ５０５へ進む。

ステップ５０３でサーチの結果同じものがなければステ
ップ５０５に進み、処理対象を１つ前の有効なエリアに
移す。

ステップ５０６で、処理対象がノード格納エリアの先頭
か否かを根（ｒ　ｏ　ｏ　ｔ）番号記憶領域の値と比較
して調べる。ノード格納エリアの先頭であれば処理は終
了する。このとき２つのＢＤＤの根のノード番号格納領
域が一致していれば等価性が証明されたことになる。

ステップ５０６で、処理対象がノード格納領域の先頭で
なければステップ５０２に戻り同様の処理を繰り返す。

この比較方法は、第５図に示した従来のＢＤＤ比較方法
とは全く異なっている。すなわち、ＢＤＤの正規化や変
数への値の代入を必要とせず、ＢＤＤの枝のつけ換えを
行っていくことだけで、検証することができる。このよ
うな論理等価性検証は、ＩＬｓＩの回路において、ある
機能を持った組み合わせ回路の単位毎に、その各出力信
号線が構成する論理について実施される。これらのブー
ル式は、そのモジュールの入力信号線を入力変数とする
ものである。

第６図は、本発明の検証方法を用いた論理検証システム
の処理フローチャートである。

例えば、上位レベルの論理６１と下位レベルの論理６３
が、第６図に示すような構造であったとすると、これら
上位レベルと下位レベルの２つの論理から対応するモジ
ュールを取り出し、その出力信号から回路をトレースし
てブール式６２．６４を作成する。次に、作成されたブ
ール式６２．６４について、本発明による論理回路の比
較検証方法６５を適用し、検証結果６６を出力する。

第６図では、上位レベルの論理６１におけるＭｌは下位
レベル論理６３の破線内のＭｌに対応するので、上位レ
ベルの論理６１からＺ＝Ａ−Ｂ＋Ａ−Ｂのブール式６２
を作成し、下位レベルの論理６３からＺ＝Ａ　（Ａ十Ｂ
）　十Ｂ　（Ａ十Ｂ）のブール式式６４を作成する。

このようにして、階層化論理設計における上下階層の論
理比較が可能となる。

また、他の実施例として、同一機能を、実現する論理回
路を異なる方法で設計する場合でも、人出力信号名を統
一して設計しておくことにより、本発明の方法を適用し
て２つの回路を比較検証することができる。すなわち、
第６図の上位レベルの論理と下位レベルの論理を、それ
ぞれ異なる方法で設計した同一機能の論理回路であると
すると、全く同じ方法で比較検証を行うことができる。

さらに、他の実施例として、同一の機能を複数の設計者
が設計した場合にも、第６図の方法を適用することがで
きる。すなわち、第６図の上位レベルの論理と下位レベ
ルの論理を、それぞれ異なる２人の設計者が設計した論
理回路であるとすると、全く同じ方法で比較検証を行う
ことができる。

なお、本発明の検証方法によれば、高速に比較判定する
ことができる。例えば、２０変数としたときには、従来
の方法の繰り返し回数をに回とすると、約１０に倍の速
度で検証を行うことが可能である。

〔発明の効果〕

以上説明したように、本発明によれば、２つの論理回路
、特に階層化論理設計における上下階層の論理の等偏性
を比較検証する場合に、各階層から抽出した論理を、従
来のシステムおよび方法に比べて、使用する記憶領域を
増加せず、かつ高速に検証して、一致しているか否かを
判定することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す論理回路の比較検証方
法の処理の流れ図、第２図は第１図におけるＢＤＤの生
成過程を示す説明図、第３図は第１図におけるＢＤＤの
単純化を示す説明図、第４図は第１図におけるＢＤＤの
比較例を示す説明図、第５図は従来のＢＤＤの検証方法
を示す処理の流れ図、第６図は本発明の応用例を示す論
理検証システムの処理の流れ図、第７図は論理回路比較
検証システムのハードウェア構成図、第８図は本発明の
論理比較検証システムのソフトウェア構成図、第９図は
ブール式抽出部の機能を示すフローチャート、第１０図
はＢＤＤ作成作成機能を示すフローチャート第１１図は
ＢＤＤ単純化部の機能を示すフローチャート、第１２図
はＢＤＤ比較部の機能を示すフローチャート、第１３図
は論理ファイルのデータ形式を示す図である。 １、　２．５１．５３・・・論理回路、真理値表、ブー
ル式、３，４・・・ブール式、５．　６．５２．５４・
・・ＢＤＤ部、１０・・・ブール式抽出部、１１・・・
ＢＤＤ作成作成機２・・−ＢＤＤ単純化部、１３・・・
ＢＤＤ比較部、５５・・・正規化部、５６．・・比較部
、５７・・・抽出部、５８・・・単純化部、６１、６３
・・・上位下位レベルの論理、６２．６４・・・ブール
式、１０３・・・比較検証プログラム。 第　１　ロ 図 ９　Ａ、ｏ、しＩ、　ｃ−ｔ−７”　Ｄ９ａ−ｔ、　ａ
−σ、（、，６テＤ ９ｋｍ　ｌ＋　ａｍ　１．　Ｃ−１−”７’Ａ　−ｂ　
ａ−ｒ、　ｃ＋　ｒ＝Ｄ 第８圀 第 Ｏ 第 ノ３ 国 （２） 上１立講理 （乙） 」二１立言ｆＲ理フフイル／１子−ヲ形氏！＝閃！ρρ
ρ１ ？二工 ３二×４

Claims (1)

1. 【特許請求の範囲】 １、２つの論理回路の等価性をコンピュータにより比較
   検証するシステムにおいて、 論理回路、真理値表またはブール式のいずれかの形式で
   表現された論理１、論理２をそれぞれブール式に変換す
   るブール式抽出部と、 上記各ブール式から、それぞれ括りだす変数の順序を同
   一にしてシャノンの公式を適用して、２分決定木（以下
   ＢＤＤと呼ぶ）を作成するＢＤＤ作成部と、上記ＢＤＤ
   を単純化するＢＤＤ単純化部と、 上記各単純化されたＢＤＤを比較検証するＢＤＤ比較部 とを備えた論理回路比較検証システム。 ２、上記ＢＤＤ比較部は、上記ＢＤＤ単純化部により単
   純化された２つのＢＤＤを下位階層から統合を行ないな
   がら、比較することを特徴とする特許請求項１記載の論
   理回路比較検証システム。 ３、上記論理１、論理２は、それぞれ、階層化論理設計
   における上位レベル論理と下位レベル論理である特許請
   求項１記載の論理回路比較検証システム。 ４．２つの論理回路の等価性をコンピュータにより比較
   検証するシステムにおいて、論理回路、真理値表または
   ブール式のいずれかの形式で表現された論理１、論理２
   をそれぞれブール式に変換し、 次に、上記各ブール式から、それぞれ括りだす変数の順
   序を同一にしてシャノンの公式を適用して、ＢＤＤを作
   成し、 次に、上記各ＢＤＤを単純化し、 次に、上記各単純化されたＢＤＤを比較検証する論理回
   路比較検証方法。 ５、論理回路、真理値表またはブール式のいずれかの形
   式で表現された論理１、論理２の等価性を比較検証する
   方法において、上記論理１と論理２の表現を全てブール
   式に変換した後、該各ブール式に対して、括りだす変数
   の順序を同一にして、シャノンの公式を適用してＢＤＤ
   を作成し、該作成された２つのＢＤＤを下位階層から統
   合を行ないながら、比較することを特徴とするＢＤＤ作
   成比較方法。 ６、上記論理１、論理２は、それぞれ、階層化論理設計
   における上位レベル論理と下位レベル論理である特許請
   求項４記載の論理回路比較検証方法。 ７、論理回路の同一の機能を複数の方法で設計するか、
   複数の設計者が設計した場合に、該設計された各論理か
   らそれぞれブール式を作成し、該ブール式に対して、そ
   れぞれ括りだす変数の順序を同一にしてシャノンの公式
   を適用してＢＤＤを作成し、該作成されたＢＤＤを単純
   化し、該単純化されたＢＤＤを比較することを特徴とす
   る論理回路比較検証方法。