JP2824482B2 - ２分決定グラフの変数順決定方式 - Google Patents
２分決定グラフの変数順決定方式Info
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- JP2824482B2 JP2824482B2 JP3026388A JP2638891A JP2824482B2 JP 2824482 B2 JP2824482 B2 JP 2824482B2 JP 3026388 A JP3026388 A JP 3026388A JP 2638891 A JP2638891 A JP 2638891A JP 2824482 B2 JP2824482 B2 JP 2824482B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Description
【０００１】
【産業上の利用分野】本発明は論理関数の表現手段の１
つとしての２分決定グラフに係り、さらに詳しくは２段
論理回路の論理関数を表現する２分決定グラフの作成時
における変数順決定方式に関する。
つとしての２分決定グラフに係り、さらに詳しくは２段
論理回路の論理関数を表現する２分決定グラフの作成時
における変数順決定方式に関する。
【０００２】
【従来の技術】論理関数を計算機上で効率よく表現する
ことは、各種の論理設計支援技術、例えば論理照合、論
理検証、論理回路簡単化、テスト回路生成などの応用に
おいて極めて重要である。また論理照合や論理回路の簡
単化は論理設計支援技術の中心をなすものである。
ことは、各種の論理設計支援技術、例えば論理照合、論
理検証、論理回路簡単化、テスト回路生成などの応用に
おいて極めて重要である。また論理照合や論理回路の簡
単化は論理設計支援技術の中心をなすものである。
【０００３】計算機での論理関数の表現法としては真理
値表、積和形論理式、２分決定グラフなどがある。この
うち２分決定グラフは、その作成時に良い変数順を与え
ることができれば、大きな論理関数を表現することがで
きる。２分決定グラフは、決定木において場合分けする
変数順を全てのパスで固定することにより、サブグラフ
を共有する（もとは木であるが共有することでグラフと
なる）ことでコンパクトに論理関数を表現するととも
に、正規形となる、すなわちもとの論理が同じであれ
ば、２分決定グラフに変換した結果は同一になるように
した論理関数の表現手法である。
値表、積和形論理式、２分決定グラフなどがある。この
うち２分決定グラフは、その作成時に良い変数順を与え
ることができれば、大きな論理関数を表現することがで
きる。２分決定グラフは、決定木において場合分けする
変数順を全てのパスで固定することにより、サブグラフ
を共有する（もとは木であるが共有することでグラフと
なる）ことでコンパクトに論理関数を表現するととも
に、正規形となる、すなわちもとの論理が同じであれ
ば、２分決定グラフに変換した結果は同一になるように
した論理関数の表現手法である。
【０００４】図１４は２分決定グラフの例である。同図
は論理関数Ｘ1 ・Ｘ2 ＋ 外１ （
は論理関数Ｘ1 ・Ｘ2 ＋ 外１ （
【０００５】
【外１】
【０００６】外２ はＸ3 の否定）を表現している。図
中○印はノードであり、これは各変
中○印はノードであり、これは各変
【０００７】
【外２】
【０００８】数に対応し、はＸ1 に対応する。また□
は論理関数値に対応し、□の中に１が記入されている場
合には論理関数値が１であるこを表わす。例えばＸ1 が
０の場合には０という記号のついたエッジがたどられ、
１の場合には１という記号のついたエッジがたどられ
る。そして例えば最終的に中に０が記入された□にたど
りついた場合には、その論理関数値は０となる。場合分
けの変数順が各パスで固定されており、グラフを共有す
ることができ、結果的にコンパクトに論理関数を表現で
きる。すなわち図１４で変数Ｘ3 に対するノードは２つ
のエッジによって指されており、共有されている。
は論理関数値に対応し、□の中に１が記入されている場
合には論理関数値が１であるこを表わす。例えばＸ1 が
０の場合には０という記号のついたエッジがたどられ、
１の場合には１という記号のついたエッジがたどられ
る。そして例えば最終的に中に０が記入された□にたど
りついた場合には、その論理関数値は０となる。場合分
けの変数順が各パスで固定されており、グラフを共有す
ることができ、結果的にコンパクトに論理関数を表現で
きる。すなわち図１４で変数Ｘ3 に対するノードは２つ
のエッジによって指されており、共有されている。
【０００９】
【発明が解決しようとする課題】図１４に示したような
２分決定グラフを用いると、実用的な論理関数をコンパ
クトに表現できるという長所がある反面、場合分けに使
用する変数の順序によってグラフの大きさが大きく変化
するという問題点がある。この問題点を図１５および図
１６を用いて説明する。
２分決定グラフを用いると、実用的な論理関数をコンパ
クトに表現できるという長所がある反面、場合分けに使
用する変数の順序によってグラフの大きさが大きく変化
するという問題点がある。この問題点を図１５および図
１６を用いて説明する。
【００１０】図１５および図１６は、共に同じ論理関数
Ｘ1 ・Ｘ2 ＋Ｘ3 ・Ｘ4 ＋Ｘ5 ・Ｘ 6 を表わしている。
しかしながら、図１５のように２分決定グラフを作成す
るための場合分けの変数順をＸ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ，
Ｘ5 ，Ｘ6 とすると、その順序は最適順となり、２分決
定グラフはコンパクトなものになる。これに対して、変
数順をＸ1 ，Ｘ3 ，Ｘ5 ，Ｘ2 ，Ｘ4 ，Ｘ6 とすると、
２分決定グラフは図１６に示すようにかなり大きなもの
となる。
Ｘ1 ・Ｘ2 ＋Ｘ3 ・Ｘ4 ＋Ｘ5 ・Ｘ 6 を表わしている。
しかしながら、図１５のように２分決定グラフを作成す
るための場合分けの変数順をＸ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 ，
Ｘ5 ，Ｘ6 とすると、その順序は最適順となり、２分決
定グラフはコンパクトなものになる。これに対して、変
数順をＸ1 ，Ｘ3 ，Ｘ5 ，Ｘ2 ，Ｘ4 ，Ｘ6 とすると、
２分決定グラフは図１６に示すようにかなり大きなもの
となる。
【００１１】このため２分決定グラフの作成時には場合
分けのための変数順の決定が重要となるが、変数の多い
２分決定グラフでは最適変数順序は発見的手法によって
決定する必要がある。多段回路の場合には、従来回路の
構造から比較的よい変数順を決定する手法も開発されて
いるが、２段回路の場合には必ずしもよい結果が得られ
ないという問題点があった。
分けのための変数順の決定が重要となるが、変数の多い
２分決定グラフでは最適変数順序は発見的手法によって
決定する必要がある。多段回路の場合には、従来回路の
構造から比較的よい変数順を決定する手法も開発されて
いるが、２段回路の場合には必ずしもよい結果が得られ
ないという問題点があった。
【００１２】本発明は２段論理回路を表現する２分決定
グラフの作成時における最適変数順の決定方式を提供す
ることを目的とする。
グラフの作成時における最適変数順の決定方式を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段及び作用】図１は本発明の
機能ブロック図である。同図は２段論理回路の論理関数
を表現する２分決定グラフの作成時における変数順決定
方式の機能ブロック図である。
機能ブロック図である。同図は２段論理回路の論理関数
を表現する２分決定グラフの作成時における変数順決定
方式の機能ブロック図である。
【００１４】図１において、まず１で２段論理回路の論
理関数を表わす論理式が積和形式に展開されて、簡単化
される。そして２で、その論理式に表われる各変数が肯
定もしくは否定の形式で用いられている積項数がそれぞ
れ調べられ、３でその積項数が多い順序に従って２分決
定グラフ作成時における変数順が決定される。
理関数を表わす論理式が積和形式に展開されて、簡単化
される。そして２で、その論理式に表われる各変数が肯
定もしくは否定の形式で用いられている積項数がそれぞ
れ調べられ、３でその積項数が多い順序に従って２分決
定グラフ作成時における変数順が決定される。
【００１５】本発明においては、例えばカバーと呼ばれ
るパターンによって２段論理回路の論理式が表現され
る。カバーは変数の数と同じ列数と、積和形論理式の積
項数と同じ行数とを持つ行列形式のパターンである。そ
のパターンの各要素の値は、その変数がその積項に肯定
として表われる時には例えば‘１’、否定で表われる時
には‘０’、全く表われない時には‘─’とされる。そ
して各列毎に０と１の数を数えることにより、その数が
多い変数順が２分決定グラフの変数順とされる。
るパターンによって２段論理回路の論理式が表現され
る。カバーは変数の数と同じ列数と、積和形論理式の積
項数と同じ行数とを持つ行列形式のパターンである。そ
のパターンの各要素の値は、その変数がその積項に肯定
として表われる時には例えば‘１’、否定で表われる時
には‘０’、全く表われない時には‘─’とされる。そ
して各列毎に０と１の数を数えることにより、その数が
多い変数順が２分決定グラフの変数順とされる。
【００１６】以上によって、２段論理回路の論理関数を
表現する２分決定グラフの大きさを小さくすることが可
能となる。
表現する２分決定グラフの大きさを小さくすることが可
能となる。
【００１７】
【実施例】図２は２段論理式を表現するパターンとして
のカバーの実施例である。同図はＸ3 ・Ｘ4 ＋Ｘ2 ・Ｘ
3 ・外３ ＋Ｘ1 ・Ｘ4 という積和型論理式に
のカバーの実施例である。同図はＸ3 ・Ｘ4 ＋Ｘ2 ・Ｘ
3 ・外３ ＋Ｘ1 ・Ｘ4 という積和型論理式に
【００１８】
【外３】
【００１９】対するカバーを示している。このカバーの
各列は左側から変数Ｘ1 ，Ｘ2 ，Ｘ3 およびＸ4 に対応
しており、また各行は上から積項Ｘ3 ・Ｘ4 ，Ｘ2 ・Ｘ
3 ・外４ およびＸ1 ・Ｘ4 に対応している。そしてこ
のカバー内の各値は、その変
各列は左側から変数Ｘ1 ，Ｘ2 ，Ｘ3 およびＸ4 に対応
しており、また各行は上から積項Ｘ3 ・Ｘ4 ，Ｘ2 ・Ｘ
3 ・外４ およびＸ1 ・Ｘ4 に対応している。そしてこ
のカバー内の各値は、その変
【００２０】
【外４】
【００２１】数がその積項に肯定として表われる時には
‘１’、否定として表われる時には‘０’、表われない
時には‘─’となっている。図２のようなカバーに対し
て、変数を表わす各列毎に０と１の数が数えられ、その
数が多い変数順が２分決定グラフの変数順とされる。図
２においてはＸ4 に対する０と１の数が３で最も多く、
次がＸ3 に対するもので、Ｘ1 とＸ2 に対する数は共に
１である。同じ数となったＸ1 とＸ2 の順の決定方式に
ついては後述することとし、ここでは変数順として
Ｘ4 ，Ｘ3 ，Ｘ2 ，Ｘ1 とする。
‘１’、否定として表われる時には‘０’、表われない
時には‘─’となっている。図２のようなカバーに対し
て、変数を表わす各列毎に０と１の数が数えられ、その
数が多い変数順が２分決定グラフの変数順とされる。図
２においてはＸ4 に対する０と１の数が３で最も多く、
次がＸ3 に対するもので、Ｘ1 とＸ2 に対する数は共に
１である。同じ数となったＸ1 とＸ2 の順の決定方式に
ついては後述することとし、ここでは変数順として
Ｘ4 ，Ｘ3 ，Ｘ2 ，Ｘ1 とする。
【００２２】この変数順を用いた２分決定グラフの実施
例が図３である。これに対して、元の変数順Ｘ1 ，
Ｘ2 ，Ｘ3 ，Ｘ4 の順序で２分決定グラフを作ると図４
となる。図３では２分決定グラフのノード数は７である
のに対して、図４では９となっており、図４の方が２分
決定グラフのサイズが大きくなってしまう。
例が図３である。これに対して、元の変数順Ｘ1 ，
Ｘ2 ，Ｘ3 ，Ｘ4 の順序で２分決定グラフを作ると図４
となる。図３では２分決定グラフのノード数は７である
のに対して、図４では９となっており、図４の方が２分
決定グラフのサイズが大きくなってしまう。
【００２３】図５は本発明における変数順決定処理実施
例のフローチャートである。同図において、まずステッ
プ（Ｓ）１０において与えられた論理式が積和型論理式
に展開され、Ｓ１１で例えば積和型論理式簡単化プログ
ラムで簡単化され、カバー表現に直され、Ｓ１２で各変
数毎にカバー表現中で０と１の数が多い順に変数が並べ
られて、処理が終了する。
例のフローチャートである。同図において、まずステッ
プ（Ｓ）１０において与えられた論理式が積和型論理式
に展開され、Ｓ１１で例えば積和型論理式簡単化プログ
ラムで簡単化され、カバー表現に直され、Ｓ１２で各変
数毎にカバー表現中で０と１の数が多い順に変数が並べ
られて、処理が終了する。
【００２４】図６はカバー中で０と１の数が同一の変数
に対する変数順決定処理の概略フローチャートである。
同図において、Ｓ１６で論理式の積と和がそれぞれアン
ドゲート、オアゲートとみなされて回路表現が作られ、
Ｓ１７で作られた回路の出力側から順次深さ優先に入力
側に回路がたどられ、Ｓ１８で回路をたどった際に見つ
けられた入力変数の順が２分決定グラフの変数順として
決定される。
に対する変数順決定処理の概略フローチャートである。
同図において、Ｓ１６で論理式の積と和がそれぞれアン
ドゲート、オアゲートとみなされて回路表現が作られ、
Ｓ１７で作られた回路の出力側から順次深さ優先に入力
側に回路がたどられ、Ｓ１８で回路をたどった際に見つ
けられた入力変数の順が２分決定グラフの変数順として
決定される。
【００２５】図７および図８は、カバー中で０と１の数
が同一の変数に対する変数順決定処理の詳細フローチャ
ートである。同図を図９の論理回路例を用いて詳細に説
明する。なお図９において、論理回路の各部分の信号に
はラベルＮ1からＮ9 が付けられ、入力変数に対応する
入力信号はラベルＮ1 〜Ｎ4 が付けられている。
が同一の変数に対する変数順決定処理の詳細フローチャ
ートである。同図を図９の論理回路例を用いて詳細に説
明する。なお図９において、論理回路の各部分の信号に
はラベルＮ1からＮ9 が付けられ、入力変数に対応する
入力信号はラベルＮ1 〜Ｎ4 が付けられている。
【００２６】図７において、Ｓ２１はＮの値を選んで論
理回路の出力に該当するラベルの処理を行うことに対応
し、Ｓ２２はラベルＮについてのグラフを作成するプロ
シジャＭＡＫＥＯＲＤＥＲ（Ｎ）なるプログラムを呼ぶ
ことに対応している。
理回路の出力に該当するラベルの処理を行うことに対応
し、Ｓ２２はラベルＮについてのグラフを作成するプロ
シジャＭＡＫＥＯＲＤＥＲ（Ｎ）なるプログラムを呼ぶ
ことに対応している。
【００２７】図８において、Ｓ２３はラベルＮについて
のグラフを作成するプログラムが呼ばれた状態を表わし
ている。以下、２分決定グラフ作成時における入力変数
に対する順序が決定される状況を説明する。 (1) 図８のＳ２３において、図９のラベルＮ9 の所につ
いてのグラフ作成に入る。 (2) Ｓ２４において、ラベルＮ9 についての処理が先に
行われたか否かが調べられる。 (3) 今の場合には先に処理がなされてはいないので、Ｓ
２５において、ラベルＮ 9 に出力しているオアゲートに
ついての入力Ｎ7 ，Ｎ8 とを把握する。 (4) 今の場合、入力としてＮ7 、Ｎ8 とが存在すること
から、空集合（すなわち入力がない）ではなく、Ｓ２６
からＳ２７に向かう。 (5) Ｓ２７において入力の一方のＮ7 を取り出し、１−
Ｎ7 とする。 (6) Ｓ２８においてＮ7 が入力変数に直接接続されてい
るか否かを調べる。 (7) Ｎ7 の場合にはＮＯであり、Ｓ２９に進み、ラベル
Ｎ7 についてのグラフを作成する処理に入る。Ｓ２９の
処理を行うことは、Ｓ２３におけるＮとしてＮ7 を設定
したことに対応し、Ｎ＝１−Ｎ7 としてＳ２４に進む。 (8) 今の場合にはＳ２５に進み、ラベルＮ7 に出力を出
しているアンドゲートについての入力Ｎ5 とＮ3 とを把
握する。 (9) Ｓ２６，２７をへて入力の一方Ｎ5 を取り出し、１
−Ｎ5 とする。 (10) Ｓ２８においてＮ5 が入力変数に直接接続されて
いるか否かを調べる。 (11) Ｎ5 の場合にはＮＯであり、Ｓ２９に進み、ラベ
ルＮ5 についてのグラフを作成する処理に入る。Ｓ２９
の処理を行うことは、Ｓ２３におけるＮとしてＮ 5 を設
定したことに対応し、Ｎ＝１−Ｎ5 とてＳ２４に進む。 (12) 今の場合にはラベルＮ5 についてマークがないこ
とから、Ｓ２５に進み、ラベルＮ5 に出力しているオア
ゲートについての入力Ｎ1 とＮ2 とを把握する。 (13) Ｓ２６，２７をへて入力の一方のＮ1 を取り出
し、１＝Ｎ1 とする。 (14) Ｓ２８においてＮ1 が入力変数に直接接続されて
いることが調べられ、Ｓ３０に進む。 (15) Ｓ３０において、今の場合には１＝Ｎ1 であるＮ
1 が、例えばＮ3 の場合のように２個以上のゲートの入
力に接続されていないことから、Ｓ３２に進む。 (16) Ｓ３２において、ＦＡＮＯＵＴ１ＬＩＳＴなるキ
ューの末尾に、Ｎ1 を付加する（今の場合１＝Ｎ1 であ
る）。 (17) 次いでＳ２６に戻り、Ｓ２７において、他方の入
力Ｎ2 を選び、１＝Ｎ2 とする。 (18) Ｓ２８において、Ｎ2 が入力変数に直接接続され
ていることから、Ｓ３０に進み、Ｓ３２に進む。 (19) Ｓ３２において、上記ＦＡＮＯＵＴ１ＬＩＳＴな
るキューの末尾に、Ｎ2 を付加する（上記Ｎ1 の次にＮ
2 を付加する）。 (20) 次にＳ２６に戻るが、空集合になったので（Ｎ1
とＮ2 とが処理された）、Ｓ３３に進む。 (21) 今の場合にはＦＡＮＯＵＴ２ＵＰなるキュー（後
述する）に値がセットされていないので、Ｓ３４に進
み、ラベルＮ5 に対応してマークをつけ、上記保留にし
ておいたラベル3 についての処理に入る。 (22) 上述と同様にＳ２３〜２７をへてＳ２８に進む
が、ラベルＮ3 の場合にはＹＥＳであり、Ｓ３０に進
む。 (23) そして、ラベルＮ3 の場合には、Ｓ３０において
ＹＥＳであり（ラベルＮ 3 が２つのゲートの入力となっ
ている）、Ｓ３１に進む。 (24) Ｓ３１において、ＦＡＮＯＵＴ２ＵＰなるキュー
にＮ3 を記録し（今の場合、１＝Ｎ3 である）、次いで
ラベルＮ3 に対してオーダになければオーダ（ＯＲＤＥ
Ｒ）なるキューの末尾にＮ3 を記録する。 (25) これによって、ラベルＮ7 に出力しているアンド
ゲートについての入力に関して空集合となったので、Ｓ
２６からＳ３３に進む。 (26) 今の場合にはＦＡＮＯＵＴ２ＵＰなるキューに値
がセットされていることから、Ｓ３５に進む。 (27) Ｓ３５においては、ＦＡＮＯＵＴ１ＬＩＳＴに記
録されているＮ1 とＮ2 とを、オーダなるキューに接続
する。すなわちオーダなるキューの中でラベルＮ 3 が記
録されている位置の後であって、その後に既に接続され
ているかも知れない所のゲート数が１であるラベルにつ
いてのオーダの後に、上記ラベルＮ1 とＮ 3 とを接続す
る。これによって、今の場合には、ラベルＮ3 か順位
「１」、ラベルＮ1 が順位「２」、ラベルＮ2 が順位
「３」となった。そして、上記ＦＡＮＯＵＴ１ＬＩＳＴ
なるキューはクリヤされ、ラベルＮ7 にマークをつけ
て、ラベルＮ8 についての処理に進む。 (28) ラベルＮ8 についての処理を行う際に、上述と同
様にしてラベルＮ6 の処理に進む。そしてラベルＮ6 に
出力しているノット・ゲートの入力に対応するラベルＮ
3 が把握され、当該ラベルＮ3 については既にマークが
ついていることから、処理を中止して、Ｓ３７に進む。 (29) そしてラベルＮ4 について処理が行われることに
なる。 (30) 以上のようにして、最終的にオーダなるキュー上
には、ラベルＮ3 ，Ｎ1 ，Ｎ2 ，Ｎ4 が並ぶことにな
る。
のグラフを作成するプログラムが呼ばれた状態を表わし
ている。以下、２分決定グラフ作成時における入力変数
に対する順序が決定される状況を説明する。 (1) 図８のＳ２３において、図９のラベルＮ9 の所につ
いてのグラフ作成に入る。 (2) Ｓ２４において、ラベルＮ9 についての処理が先に
行われたか否かが調べられる。 (3) 今の場合には先に処理がなされてはいないので、Ｓ
２５において、ラベルＮ 9 に出力しているオアゲートに
ついての入力Ｎ7 ，Ｎ8 とを把握する。 (4) 今の場合、入力としてＮ7 、Ｎ8 とが存在すること
から、空集合（すなわち入力がない）ではなく、Ｓ２６
からＳ２７に向かう。 (5) Ｓ２７において入力の一方のＮ7 を取り出し、１−
Ｎ7 とする。 (6) Ｓ２８においてＮ7 が入力変数に直接接続されてい
るか否かを調べる。 (7) Ｎ7 の場合にはＮＯであり、Ｓ２９に進み、ラベル
Ｎ7 についてのグラフを作成する処理に入る。Ｓ２９の
処理を行うことは、Ｓ２３におけるＮとしてＮ7 を設定
したことに対応し、Ｎ＝１−Ｎ7 としてＳ２４に進む。 (8) 今の場合にはＳ２５に進み、ラベルＮ7 に出力を出
しているアンドゲートについての入力Ｎ5 とＮ3 とを把
握する。 (9) Ｓ２６，２７をへて入力の一方Ｎ5 を取り出し、１
−Ｎ5 とする。 (10) Ｓ２８においてＮ5 が入力変数に直接接続されて
いるか否かを調べる。 (11) Ｎ5 の場合にはＮＯであり、Ｓ２９に進み、ラベ
ルＮ5 についてのグラフを作成する処理に入る。Ｓ２９
の処理を行うことは、Ｓ２３におけるＮとしてＮ 5 を設
定したことに対応し、Ｎ＝１−Ｎ5 とてＳ２４に進む。 (12) 今の場合にはラベルＮ5 についてマークがないこ
とから、Ｓ２５に進み、ラベルＮ5 に出力しているオア
ゲートについての入力Ｎ1 とＮ2 とを把握する。 (13) Ｓ２６，２７をへて入力の一方のＮ1 を取り出
し、１＝Ｎ1 とする。 (14) Ｓ２８においてＮ1 が入力変数に直接接続されて
いることが調べられ、Ｓ３０に進む。 (15) Ｓ３０において、今の場合には１＝Ｎ1 であるＮ
1 が、例えばＮ3 の場合のように２個以上のゲートの入
力に接続されていないことから、Ｓ３２に進む。 (16) Ｓ３２において、ＦＡＮＯＵＴ１ＬＩＳＴなるキ
ューの末尾に、Ｎ1 を付加する（今の場合１＝Ｎ1 であ
る）。 (17) 次いでＳ２６に戻り、Ｓ２７において、他方の入
力Ｎ2 を選び、１＝Ｎ2 とする。 (18) Ｓ２８において、Ｎ2 が入力変数に直接接続され
ていることから、Ｓ３０に進み、Ｓ３２に進む。 (19) Ｓ３２において、上記ＦＡＮＯＵＴ１ＬＩＳＴな
るキューの末尾に、Ｎ2 を付加する（上記Ｎ1 の次にＮ
2 を付加する）。 (20) 次にＳ２６に戻るが、空集合になったので（Ｎ1
とＮ2 とが処理された）、Ｓ３３に進む。 (21) 今の場合にはＦＡＮＯＵＴ２ＵＰなるキュー（後
述する）に値がセットされていないので、Ｓ３４に進
み、ラベルＮ5 に対応してマークをつけ、上記保留にし
ておいたラベル3 についての処理に入る。 (22) 上述と同様にＳ２３〜２７をへてＳ２８に進む
が、ラベルＮ3 の場合にはＹＥＳであり、Ｓ３０に進
む。 (23) そして、ラベルＮ3 の場合には、Ｓ３０において
ＹＥＳであり（ラベルＮ 3 が２つのゲートの入力となっ
ている）、Ｓ３１に進む。 (24) Ｓ３１において、ＦＡＮＯＵＴ２ＵＰなるキュー
にＮ3 を記録し（今の場合、１＝Ｎ3 である）、次いで
ラベルＮ3 に対してオーダになければオーダ（ＯＲＤＥ
Ｒ）なるキューの末尾にＮ3 を記録する。 (25) これによって、ラベルＮ7 に出力しているアンド
ゲートについての入力に関して空集合となったので、Ｓ
２６からＳ３３に進む。 (26) 今の場合にはＦＡＮＯＵＴ２ＵＰなるキューに値
がセットされていることから、Ｓ３５に進む。 (27) Ｓ３５においては、ＦＡＮＯＵＴ１ＬＩＳＴに記
録されているＮ1 とＮ2 とを、オーダなるキューに接続
する。すなわちオーダなるキューの中でラベルＮ 3 が記
録されている位置の後であって、その後に既に接続され
ているかも知れない所のゲート数が１であるラベルにつ
いてのオーダの後に、上記ラベルＮ1 とＮ 3 とを接続す
る。これによって、今の場合には、ラベルＮ3 か順位
「１」、ラベルＮ1 が順位「２」、ラベルＮ2 が順位
「３」となった。そして、上記ＦＡＮＯＵＴ１ＬＩＳＴ
なるキューはクリヤされ、ラベルＮ7 にマークをつけ
て、ラベルＮ8 についての処理に進む。 (28) ラベルＮ8 についての処理を行う際に、上述と同
様にしてラベルＮ6 の処理に進む。そしてラベルＮ6 に
出力しているノット・ゲートの入力に対応するラベルＮ
3 が把握され、当該ラベルＮ3 については既にマークが
ついていることから、処理を中止して、Ｓ３７に進む。 (29) そしてラベルＮ4 について処理が行われることに
なる。 (30) 以上のようにして、最終的にオーダなるキュー上
には、ラベルＮ3 ，Ｎ1 ，Ｎ2 ，Ｎ4 が並ぶことにな
る。
【００２８】以上によってラベルＮ3 ，Ｎ1 ，Ｎ2 ，Ｎ
4 にそれぞれ対応する変数Ｘ3 ，Ｘ 1 ，Ｘ2 ，Ｘ4 が変
数順として決定される。なお図９の論理回路は論理関数
Ｘ1 ・Ｘ3 ＋Ｘ2 ・Ｘ3 ＋ 外５ ・Ｘ4 を表わしてお
り、この論理関数のカバーに
4 にそれぞれ対応する変数Ｘ3 ，Ｘ 1 ，Ｘ2 ，Ｘ4 が変
数順として決定される。なお図９の論理回路は論理関数
Ｘ1 ・Ｘ3 ＋Ｘ2 ・Ｘ3 ＋ 外５ ・Ｘ4 を表わしてお
り、この論理関数のカバーに
【００２９】
【外５】
【００３０】おいて、０と１の数が３であるＸ3 を除く
他の３つの変数に対する０と１の数は全て同一であり、
その順序が図９に示したように回路を深さ優先でたどっ
た場合に見つかる変数の順序、すなわちＸ1 ，Ｘ2 ，Ｘ
4 として決定されることになる。なお回路をたどる際に
は、上述の説明のように１つのゲートに対する複数の入
力端子に対して、常に上の入力端子からたどるものとす
る。
他の３つの変数に対する０と１の数は全て同一であり、
その順序が図９に示したように回路を深さ優先でたどっ
た場合に見つかる変数の順序、すなわちＸ1 ，Ｘ2 ，Ｘ
4 として決定されることになる。なお回路をたどる際に
は、上述の説明のように１つのゲートに対する複数の入
力端子に対して、常に上の入力端子からたどるものとす
る。
【００３１】図１０は図７〜図９を用いて説明した処理
の間における各キューとしてのファンアウト２アップ、
ファンアウトリスト、およびオーダの内容を示してい
る。なおＮＩＬは空を表わしている。
の間における各キューとしてのファンアウト２アップ、
ファンアウトリスト、およびオーダの内容を示してい
る。なおＮＩＬは空を表わしている。
【００３２】図１１は回路を深さ優先でたどる他の実施
例である。同図は図１５および図１６で説明した論理回
路の例であり、図７および図８で説明したフローチャー
トを用いることにより、図１５と同一の最適順が決定さ
れる。
例である。同図は図１５および図１６で説明した論理回
路の例であり、図７および図８で説明したフローチャー
トを用いることにより、図１５と同一の最適順が決定さ
れる。
【００３３】図１２は回路合成の研究等で用いられるベ
ンチマーク回路に本発明を適用した場合の結果を示して
いる。同図においてオリジナル順は本発明を適用しない
場合の変数の順序を示し、本発明を適用した順序の場合
と比較すると２分決定グラフのノード数は非常に大きく
なっている。
ンチマーク回路に本発明を適用した場合の結果を示して
いる。同図においてオリジナル順は本発明を適用しない
場合の変数の順序を示し、本発明を適用した順序の場合
と比較すると２分決定グラフのノード数は非常に大きく
なっている。
【００３４】図１３は本発明が適用可能な、拡張された
２分決定グラフとしての共有２分決定グラフの例であ
る。同図において、(a) において示されている２つの２
分決定グラフは(b) の共有２分決定グラフ、または(c)
の否定エッジつき共有２分決定グラフに拡張される。
(b) では、(a) に示した２つの論理関数Ｆ1 およびＦ2
において同じ形の２分グラフを共有したものであり、共
有２分決定グラフと呼ばれる。
２分決定グラフとしての共有２分決定グラフの例であ
る。同図において、(a) において示されている２つの２
分決定グラフは(b) の共有２分決定グラフ、または(c)
の否定エッジつき共有２分決定グラフに拡張される。
(b) では、(a) に示した２つの論理関数Ｆ1 およびＦ2
において同じ形の２分グラフを共有したものであり、共
有２分決定グラフと呼ばれる。
【００３５】また(c) においては、(b) の共有２分決定
グラフにおいて論理関数が互いに否定の関係になってい
る場合に、関数の否定を表わす特別な属性をエッジに、
ここではエッジの先に○をつけ、それによってグラフを
更にコンパクトにしたものである。すなわち関数Ｆ1 と
Ｆ2 とは互いに否定の関係にあるために、Ｆ2 をＦ1 の
ルートノードに対して否定エッジでつなぐことで、(b)
と同一内容の否定エッジ付き共有２分決定グラフが作成
される。そして本発明の変数順決定方式はこのような拡
張された２分決定グラフに対しても適用することができ
る。
グラフにおいて論理関数が互いに否定の関係になってい
る場合に、関数の否定を表わす特別な属性をエッジに、
ここではエッジの先に○をつけ、それによってグラフを
更にコンパクトにしたものである。すなわち関数Ｆ1 と
Ｆ2 とは互いに否定の関係にあるために、Ｆ2 をＦ1 の
ルートノードに対して否定エッジでつなぐことで、(b)
と同一内容の否定エッジ付き共有２分決定グラフが作成
される。そして本発明の変数順決定方式はこのような拡
張された２分決定グラフに対しても適用することができ
る。
【００３６】
【発明の効果】以上説明したように、本発明によれば２
分決定グラフの表現をコンパクトにすることができ、論
理照合、論理検証等の各種論理設計支援技術の効率化に
寄与するところが大きい。
分決定グラフの表現をコンパクトにすることができ、論
理照合、論理検証等の各種論理設計支援技術の効率化に
寄与するところが大きい。
【図１】本発明の機能ブロック図である。
【図２】２段論理式を表現するパターンとしてのカバー
の実施例を示す図である。
の実施例を示す図である。
【図３】本発明の変数順決定方式を用いた２分決定グラ
フの実施例を示す図である。
フの実施例を示す図である。
【図４】本発明の変数順決定方式を用いない２分決定グ
ラフの例を示す図である。
ラフの例を示す図である。
【図５】変数順決定処理実施例のフローチャートであ
る。
る。
【図６】０と１の数が同一の変数に対する変数順決定処
理実施例の概略フローチャートである。
理実施例の概略フローチャートである。
【図７】０と１の数が同一の変数に対する変数順決定処
理の詳細フローチャート（その１）である。
理の詳細フローチャート（その１）である。
【図８】０と１の数が同一の変数に対する変数順決定処
理の詳細フローチャート（その２）である。
理の詳細フローチャート（その２）である。
【図９】論理回路を深さ優先でたどる実施例を示す図で
ある。
ある。
【図１０】図７，８の処理の間におけるキューの内容を
示す図である。
示す図である。
【図１１】論理回路を深さ優先でたどる他の実施例を示
す図である。
す図である。
【図１２】ベンチマーク回路に本発明を適用した場合の
結果を示す図である。
結果を示す図である。
【図１３】共有２分決定グラフの実施例を示す図であ
る。
る。
【図１４】２分決定グラフの例を示す図である。
【図１５】最適変数順を用いた場合の２分決定グラフの
例を示す図である。
例を示す図である。
【図１６】最悪変数順を用いた場合の２分決定グラフの
例を示す図である。
例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】２段論理回路の論理構成を簡単化する方法
において、 論理回路の各部の信号にラベルを付加するステップと、 ある第１のラベルで示される該論理回路の信号に対し
て、該第１のラベルを出力とする論理素子の入力を表す
第２のラベルを取得するステップと、 該第２のラベルを表す信号が２個以上の論理素子に接続
されていない場合に、該第２のラベルを第１のキューに
登録するステップと、 該第２のラベルを表す信号が２個以上の論理素子に接続
されている場合には、第２のラベルを第２のキューに登
録するステップと、 第１のキューに登録されたラベルと第２のキューに登録
されたラベルとを合わせて、ラベルの順序を決定するス
テップと、 該ラベルの順序に基づいて、 ２段論理回路の論理関数を
表す論理式を積和形式に展開するステップと、前記ラベルに対応する 該論理式に表れる各変数が肯定も
しくは否定の形式で用いられている積項数をそれぞれ調
べるステップと、 該積項数が多い変数の順序を該２分決定グラフ作成時に
おける変数順とするステップと、 からなる ことを特徴とする２分決定グラフの変数順決定
方法。 - 【請求項２】前記積項数をそれぞれ調べるステップにお
いて、前記積和形式の積項数と同じ行数、前記論理式に
表れる変数の数と同じ列数を有する行列形式パターンと
してのカバーの各行に各積項を対応させ、各列に対応す
る変数が各行に対する積項に肯定、否定で表れる時、ま
たは表れない時にそれぞれ対応する３種類の記号を該行
列形式パターンの各要素としてカバーを作成し、該カバ
ー内で各変数に対する肯定及び否定に対応する記号の数
が多い順を前記変数順とすることを特徴とする請求項１
記載の２分決定グラフの変数順決定方法。 - 【請求項３】前記積項数をそれぞれ調べるステップにお
いて、該積項数が同一の変数が存在する時、前記積和形
式の論理式における積を論理積ゲート、和を論理和ゲー
トで表した論理回路図を作成し、該回路図に出力側から
深さ優先に順次入力側へ該回路をたどり、見つけられた
入力変数の順序を該積項数が同一の変数に対する前記変
数順とすることを特徴とする請求項１記載の２分決定グ
ラフの変数順決定方法。 - 【請求項４】前記論理回路図の出力側から該回路をたど
るにあたり、同一ゲートに接続されている入力変数に対
しては可能な範囲で隣接する順位を与え、且つ複数回使
用される入力変数に対しては該使用回数が多いものほど
先順の順位を与えることを特徴とする請求項３記載の２
分決定グラフの変数順決定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026388A JP2824482B2 (ja) | 1991-02-20 | 1991-02-20 | ２分決定グラフの変数順決定方式 |
| US07/836,850 US5535132A (en) | 1991-02-20 | 1992-02-19 | Variable sequence determining method for a dichotomy determination graph |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026388A JP2824482B2 (ja) | 1991-02-20 | 1991-02-20 | ２分決定グラフの変数順決定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264979A JPH04264979A (ja) | 1992-09-21 |
| JP2824482B2 true JP2824482B2 (ja) | 1998-11-11 |
Family
ID=12192155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026388A Expired - Lifetime JP2824482B2 (ja) | 1991-02-20 | 1991-02-20 | ２分決定グラフの変数順決定方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535132A (ja) |
| JP (1) | JP2824482B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6444072B1 (en) * | 1999-08-11 | 2002-09-03 | Southpac Trust International | Process for producing holographic material |
| US7085766B2 (en) * | 2000-03-09 | 2006-08-01 | The Web Access, Inc. | Method and apparatus for organizing data by overlaying a searchable database with a directory tree structure |
| US8335779B2 (en) * | 2002-08-16 | 2012-12-18 | Gamroe Applications, Llc | Method and apparatus for gathering, categorizing and parameterizing data |
| JP5195149B2 (ja) * | 2008-08-11 | 2013-05-08 | 富士通株式会社 | 真偽判定方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792909A (en) * | 1986-04-07 | 1988-12-20 | Xerox Corporation | Boolean logic layout generator |
| US5151867A (en) * | 1986-09-12 | 1992-09-29 | Digital Equipment Corporation | Method of minimizing sum-of-product cases in a heterogeneous data base environment for circuit synthesis |
| JPS63237436A (ja) * | 1987-03-26 | 1988-10-03 | Toshiba Corp | 半導体集積回路装置の配線方法 |
| US4918614A (en) * | 1987-06-02 | 1990-04-17 | Lsi Logic Corporation | Hierarchical floorplanner |
| US4815003A (en) * | 1987-06-19 | 1989-03-21 | General Electric Company | Structured design method for high density standard cell and macrocell layout of VLSI chips |
| US5146583A (en) * | 1987-09-25 | 1992-09-08 | Matsushita Electric Industrial Co., Ltd. | Logic design system for creating circuit configuration by generating parse tree from hardware description language and optimizing text level redundancy thereof |
| US5243538B1 (en) * | 1989-08-09 | 1995-11-07 | Hitachi Ltd | Comparison and verification system for logic circuits and method thereof |
| US5237513A (en) * | 1989-11-20 | 1993-08-17 | Massachusetts Institute Of Technology | Optimal integrated circuit generation |
| JPH03180976A (ja) * | 1989-12-11 | 1991-08-06 | Hitachi Ltd | 入出力端子割付方法 |
| US5287289A (en) * | 1990-04-13 | 1994-02-15 | Hitachi, Ltd. | Logic synthesis method |
| US5200907A (en) * | 1990-04-16 | 1993-04-06 | Tran Dzung J | Transmission gate logic design method |
| US5189629A (en) * | 1990-06-06 | 1993-02-23 | Hughes Aircraft Company | Method of logic gate reduction in a logic gate array |
| US5258919A (en) * | 1990-06-28 | 1993-11-02 | National Semiconductor Corporation | Structured logic design method using figures of merit and a flowchart methodology |
| US5189628A (en) * | 1991-03-11 | 1993-02-23 | National Semiconductor Corporation | System and method for partitioning PLA product terms into distinct logical groups |
| US5282147A (en) * | 1991-08-02 | 1994-01-25 | International Business Machines Corporation | Method and apparatus for optimizing a logic network |
-
1991
- 1991-02-20 JP JP3026388A patent/JP2824482B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-19 US US07/836,850 patent/US5535132A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5535132A (en) | 1996-07-09 |
| JPH04264979A (ja) | 1992-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |