JPH03180976A - 入出力端子割付方法 - Google Patents
入出力端子割付方法Info
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- JPH03180976A JPH03180976A JP1318775A JP31877589A JPH03180976A JP H03180976 A JPH03180976 A JP H03180976A JP 1318775 A JP1318775 A JP 1318775A JP 31877589 A JP31877589 A JP 31877589A JP H03180976 A JPH03180976 A JP H03180976A
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- 238000012913 prioritisation Methods 0.000 claims description 3
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- 230000002950 deficient Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
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- 230000001934 delay Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は階層的に設計される電子装置におけるＬＳＩや
モジュール等の入出力端子の自動側付方（３） 法に関する。
モジュール等の入出力端子の自動側付方（３） 法に関する。
従来の端子割付方式としては、特開昭５９１９７１８９
号に記載のような良好な配線率を得ることを目的として
、信号線の接続方向に存在する端子を割付けることによ
り、信号線の長さを短くする方式が知られている。
号に記載のような良好な配線率を得ることを目的として
、信号線の接続方向に存在する端子を割付けることによ
り、信号線の長さを短くする方式が知られている。
上記従来技術は入出力端子を割付ける信号線の属性を考
慮していないため、信号のディレィネ良が発生するとい
う問題があった。ディレィネ良の原因としては以下の３
つの場合がある。第１は、レジスタの各ビットに対応す
るような東線は可能な限り均等なディレィ時間にする必
要があるが、端子の割付位置が散らばることにより、デ
ィレィ時間が大きくばらつく場合である。第２は、ＬＳ
Ｉ内で同一の内部ゲートに接続している複数佃の外部ゲ
ートを信号線で出力端子に接続する時に、それらの信号
線に対する端子を外部ゲートの近くに集めて割付けなか
ったために、ＬＳＩ内のデイレ（４） イ時間が大きく増加する場合である。第３は、端子を割
付ける信号線を含むパスのディレィ時間を考慮していな
いために、ディレィ時間の許容値と計算値との間に余裕
が少ないパスの信号線の端子の割付けが後回しとなって
、ＬＳＩやモジュール間の配線長をより長くするような
端子を割付けてしまう場合である。ここで、フリップ・
プロップ間の閉じた配線をパスと呼ぶ。
慮していないため、信号のディレィネ良が発生するとい
う問題があった。ディレィネ良の原因としては以下の３
つの場合がある。第１は、レジスタの各ビットに対応す
るような東線は可能な限り均等なディレィ時間にする必
要があるが、端子の割付位置が散らばることにより、デ
ィレィ時間が大きくばらつく場合である。第２は、ＬＳ
Ｉ内で同一の内部ゲートに接続している複数佃の外部ゲ
ートを信号線で出力端子に接続する時に、それらの信号
線に対する端子を外部ゲートの近くに集めて割付けなか
ったために、ＬＳＩ内のデイレ（４） イ時間が大きく増加する場合である。第３は、端子を割
付ける信号線を含むパスのディレィ時間を考慮していな
いために、ディレィ時間の許容値と計算値との間に余裕
が少ないパスの信号線の端子の割付けが後回しとなって
、ＬＳＩやモジュール間の配線長をより長くするような
端子を割付けてしまう場合である。ここで、フリップ・
プロップ間の閉じた配線をパスと呼ぶ。
本発明の目的は、ディレィネ良の原因となる従来技術の
問題を解決するために、端子を割付ける信号線をその属
性によりグループ化し、グループに対してディレィ時間
に基づいて優先順位付けし、該優先順泣顔にグループ単
位でまとまった端子を割付ける入出力端子割付方法を提
供することにある。
問題を解決するために、端子を割付ける信号線をその属
性によりグループ化し、グループに対してディレィ時間
に基づいて優先順位付けし、該優先順泣顔にグループ単
位でまとまった端子を割付ける入出力端子割付方法を提
供することにある。
上記目的は、端子を割付ける信号線の属性を解析してグ
ループ化し、該グループを優先順位付けし、ＬＳＩやモ
ジュール等の搭載部品間の配線長を短くする端子仮位置
を算出し、グループ単位に（５） 端子割付することにより遠戚される。
ループ化し、該グループを優先順位付けし、ＬＳＩやモ
ジュール等の搭載部品間の配線長を短くする端子仮位置
を算出し、グループ単位に（５） 端子割付することにより遠戚される。
端子割付けする信号線は、まとめて端子割付けする東線
及び同一内部ゲートに接続する信号線にグループ化する
。東線は信号線の名称規則に基づき、異なる名称ごとに
グループ化する。同一内部ゲートに接続する信号線は論
理をトレースし、各内部ゲートごとにグループ化する。
及び同一内部ゲートに接続する信号線にグループ化する
。東線は信号線の名称規則に基づき、異なる名称ごとに
グループ化する。同一内部ゲートに接続する信号線は論
理をトレースし、各内部ゲートごとにグループ化する。
グループの優先順位付けは、グループ内に属する各信号
線についてパスのディレィ余裕時間を算出し、その中で
一番小さい値をグループのディレィ余裕時間とし、グル
ープのディレィ余裕時間の小さい順にグループを優先順
位付けする。優先順位は端子割付けする時のグループ間
の割付順序となる。グループ優先順位付けの他の基準と
しては、グループ内に属する信号線について、該信号線
に接続する搭載部品の端子位置を搭載部品の中心位置と
仮定して搭載部品間の仮想配線長を算出し、その中で一
番大きい値をグループの仮想配線長とし、あるいは、グ
ループごとに属する信号線の仮（６） 想記線長の平均を計算し、その値をグループの仮想配線
長とし、グループの仮想配線長の大きい順に優先順位付
けする。
線についてパスのディレィ余裕時間を算出し、その中で
一番小さい値をグループのディレィ余裕時間とし、グル
ープのディレィ余裕時間の小さい順にグループを優先順
位付けする。優先順位は端子割付けする時のグループ間
の割付順序となる。グループ優先順位付けの他の基準と
しては、グループ内に属する信号線について、該信号線
に接続する搭載部品の端子位置を搭載部品の中心位置と
仮定して搭載部品間の仮想配線長を算出し、その中で一
番大きい値をグループの仮想配線長とし、あるいは、グ
ループごとに属する信号線の仮（６） 想記線長の平均を計算し、その値をグループの仮想配線
長とし、グループの仮想配線長の大きい順に優先順位付
けする。
端子仮位置の算出は、ＬＳＩやモジュール等の搭載部品
間の配線長を最短にする信号線の端子仮位置を算出する
。この時点では、各信号線の端子仮位置は重複する可能
性がある。このような重複が生じた場合、後述する端子
割付時に再調整を行なう。グループ内に属する各信号線
の端子仮位置により、グループの端子仮位置を算出する
。
間の配線長を最短にする信号線の端子仮位置を算出する
。この時点では、各信号線の端子仮位置は重複する可能
性がある。このような重複が生じた場合、後述する端子
割付時に再調整を行なう。グループ内に属する各信号線
の端子仮位置により、グループの端子仮位置を算出する
。
端子割付は、グループの優先順位の順にグループの端子
仮位置のまわりに、グループ内に属する信号線に端子を
割付ける。端子割付では、同一のタイミングで変化する
信号線の隣接を禁止する制約を遵守して割付ける。本発
明では重複した端子への割付が生じないように端子を決
定する。
仮位置のまわりに、グループ内に属する信号線に端子を
割付ける。端子割付では、同一のタイミングで変化する
信号線の隣接を禁止する制約を遵守して割付ける。本発
明では重複した端子への割付が生じないように端子を決
定する。
以下、本発明の詳細な説明する。
本発明は、ＬＳＩをモジュール上に複数個搭載し、更に
、そのモジュールをボードに複数個搭載（７） するような階層的に設計される電子装置における、ＬＳ
Ｉあるいはモジュールの入出力端子の割付に関するもの
であり、本実施例では、ＬＳＩの入出力端子割付方法に
ついて説明する。なお、モジュール等の他の階層におけ
る入出力端子割付方法の場合についても本発明の方法が
適用できる。
、そのモジュールをボードに複数個搭載（７） するような階層的に設計される電子装置における、ＬＳ
Ｉあるいはモジュールの入出力端子の割付に関するもの
であり、本実施例では、ＬＳＩの入出力端子割付方法に
ついて説明する。なお、モジュール等の他の階層におけ
る入出力端子割付方法の場合についても本発明の方法が
適用できる。
第１図は、ＬＳＩの入出力端子割付方法の手順を示す。
符号１は、ＬＳＩ内のゲート、フリップ・フロップ、入
出力端子等の結線関係を記述するＬＳＩ論理ファイルで
あり、モジュール上に搭載されるＬＳＩ個数分存在する
。符号２は、モジュール上に搭載されるＬＳＩ間の結線
関係を記述するモジュール論理ファイル、符号３は、Ｌ
ＳＩ上の入出力端子の位置座標を記述するＬＳＩ入出力
端子位置ファイル、符号９は、端子割付処理全体の構成
、符号４は、入出力端子割付処理の全体を制御する端子
割付制御、符号５は、入出力端子を割付ける信号線（以
降では外部接続信号線と呼ぶ）をグループ化する信号線
グループ生成、符号６は、信号線グループを優先順位付
けする信号線グルー（８） プ優先順位算出、符号７は、信号線グループの端子板割
付位置を算出する信号線グループ端子仮位置算出、符号
８は、外部接続信号線に端子を割付ける端子割付である
。以下、第２図から第１２図により、入出力端子割付方
法の手順を説明する。
出力端子等の結線関係を記述するＬＳＩ論理ファイルで
あり、モジュール上に搭載されるＬＳＩ個数分存在する
。符号２は、モジュール上に搭載されるＬＳＩ間の結線
関係を記述するモジュール論理ファイル、符号３は、Ｌ
ＳＩ上の入出力端子の位置座標を記述するＬＳＩ入出力
端子位置ファイル、符号９は、端子割付処理全体の構成
、符号４は、入出力端子割付処理の全体を制御する端子
割付制御、符号５は、入出力端子を割付ける信号線（以
降では外部接続信号線と呼ぶ）をグループ化する信号線
グループ生成、符号６は、信号線グループを優先順位付
けする信号線グルー（８） プ優先順位算出、符号７は、信号線グループの端子板割
付位置を算出する信号線グループ端子仮位置算出、符号
８は、外部接続信号線に端子を割付ける端子割付である
。以下、第２図から第１２図により、入出力端子割付方
法の手順を説明する。
第２図は、ＬＳＩの入出力端子の配置と端子割付の例を
示す。符号１０はＬＳｌ、符号１１は入出力端子、符号
１２はゲート、符号１３と符号１４は、入出力端子割付
済みの外部接続信号線である。符号１３は出力信号線、
符号１４は入力信号線であり、それぞれ、出力端子と入
力端子を割付ける。端子割付けとは、第２図に示すよう
に、信号線とすでに配置されている端子の対応関係を生
成することである。
示す。符号１０はＬＳｌ、符号１１は入出力端子、符号
１２はゲート、符号１３と符号１４は、入出力端子割付
済みの外部接続信号線である。符号１３は出力信号線、
符号１４は入力信号線であり、それぞれ、出力端子と入
力端子を割付ける。端子割付けとは、第２図に示すよう
に、信号線とすでに配置されている端子の対応関係を生
成することである。
第３図は、端子割付制御４の処理フローを示す。
順番に各処理を説明する。符号２０はモジュール上に搭
載されている全てのＬＳＩのＬＳＩ論理ファイル１を読
込む。符号２１はモジュール論理ファイル２を読込む。
載されている全てのＬＳＩのＬＳＩ論理ファイル１を読
込む。符号２１はモジュール論理ファイル２を読込む。
符号２２はＬＳＩ入出力端子位置ファイル３を読込む。
符号２３と符号２４は（９）
モジュール上に搭載されているすべてのＬＳＩに対して
動作するものであり、符号２３では信号線グループ生成
５を、符号２４では信号線グループ優先順位算出６をそ
れぞれ起動する。符号２５は符号２３と符号２４のルー
プ制御を行なう。符号２６から符号２８までの処理は、
モジュール上に搭載されているＬＳＩの出力の外部接続
信号線に対する出力端子の割付を行なう。符号２９から
符号３１までの処理は入力の外部接続信号線に対する入
力端子の割付を行なう。この２回に分けて端子割付を行
なう制御は、例えば、横あるいは縦並びのＬＳＩを配線
する場合に、最初に割付けた出力端子から最短となる位
置に入力端子を割付けることにより、配線の交差を減少
させることが可能となり、ＬＳＩ間の配線長を短くさせ
る効果がある。符号２６および符号２９は信号線グルー
プ端子仮位置算出７を起動する。符号２７および符号３
０は端子割付８を起動し端子割付を行なう。符号２８お
よび符号３１は、モジュール上に搭載されている全ＬＳ
Ｉについて、符号２７および符号（１０） ３０のループ制御を行なう。以上が、端子割付制御４の
動作である。
動作するものであり、符号２３では信号線グループ生成
５を、符号２４では信号線グループ優先順位算出６をそ
れぞれ起動する。符号２５は符号２３と符号２４のルー
プ制御を行なう。符号２６から符号２８までの処理は、
モジュール上に搭載されているＬＳＩの出力の外部接続
信号線に対する出力端子の割付を行なう。符号２９から
符号３１までの処理は入力の外部接続信号線に対する入
力端子の割付を行なう。この２回に分けて端子割付を行
なう制御は、例えば、横あるいは縦並びのＬＳＩを配線
する場合に、最初に割付けた出力端子から最短となる位
置に入力端子を割付けることにより、配線の交差を減少
させることが可能となり、ＬＳＩ間の配線長を短くさせ
る効果がある。符号２６および符号２９は信号線グルー
プ端子仮位置算出７を起動する。符号２７および符号３
０は端子割付８を起動し端子割付を行なう。符号２８お
よび符号３１は、モジュール上に搭載されている全ＬＳ
Ｉについて、符号２７および符号（１０） ３０のループ制御を行なう。以上が、端子割付制御４の
動作である。
次に、第４図と第６図により信号線グループ生成５の動
作を説明する。第４図は信号線グループ生成５の処理フ
ロー、第６図は信号線グループの例を示す。第６図を参
照しながら第４図の処理フローを説明する。第４図の符
号４ｏから符号４３は、出力の外部接続信号線が接続す
る内部ゲートごとにグループ分けするＦＡＮ−ＯＵＴグ
ループ作成の処理フローである。符号４０は出力の外部
接続信号線を１個取り出す。取り出す順序は特に規定し
ない。符号４１は取り出した外部接続信号線に接続する
外部ゲートの入力となる内部信号線の名称（内部ネット
名称）を得る。第６図で説明すると、符号５２は出力の
外部接続信号線、符号５３と符号５４は外部接続信号線
に直接接続する外部とのインターフェース用の外部ゲー
ト、符号５５と符号５７は外部ゲートの入力となる内部
信号線、符号５６は内部ゲートである。第４図の符号４
１では、第６図の内部信号線５５の信号名称（１１） 即ち内部ネット名称と外部接続信号線５２の対応をとる
処理を行なう。第４図の符号４２はＬＳＩ内の全ての出
力の外部接続信号線について、符号４０と符号４１の処
理をループする制御を行なう。
作を説明する。第４図は信号線グループ生成５の処理フ
ロー、第６図は信号線グループの例を示す。第６図を参
照しながら第４図の処理フローを説明する。第４図の符
号４ｏから符号４３は、出力の外部接続信号線が接続す
る内部ゲートごとにグループ分けするＦＡＮ−ＯＵＴグ
ループ作成の処理フローである。符号４０は出力の外部
接続信号線を１個取り出す。取り出す順序は特に規定し
ない。符号４１は取り出した外部接続信号線に接続する
外部ゲートの入力となる内部信号線の名称（内部ネット
名称）を得る。第６図で説明すると、符号５２は出力の
外部接続信号線、符号５３と符号５４は外部接続信号線
に直接接続する外部とのインターフェース用の外部ゲー
ト、符号５５と符号５７は外部ゲートの入力となる内部
信号線、符号５６は内部ゲートである。第４図の符号４
１では、第６図の内部信号線５５の信号名称（１１） 即ち内部ネット名称と外部接続信号線５２の対応をとる
処理を行なう。第４図の符号４２はＬＳＩ内の全ての出
力の外部接続信号線について、符号４０と符号４１の処
理をループする制御を行なう。
符号４３は、符号４１で求めた同一の内部ネット名称ご
とに、外部接続信号線をグループ分けしてＦＡＮ〜ＯＵ
Ｔグループを作成する処理を行なう。
とに、外部接続信号線をグループ分けしてＦＡＮ〜ＯＵ
Ｔグループを作成する処理を行なう。
なお、同一の外部接続信号線に複数の内部ネット名称が
存在する場合、それらの内部ネット名称を同−ＦＡＮ−
ＯＵＴグループとして扱う。第６図で説明すると、外部
ゲート５４には、２本の内部信号線の符号５５と符号５
７が入力されているために、これらは同一のＦＡＮ−Ｏ
ＵＴグループ５１として扱う。１本の外部接続信号線し
か含まないグループについては、ＦＡＮ−ＯＵＴグルー
プとして扱わない。第４図の符号４４は東線グループを
生成する処理を行なう。東線はその命名規則により、Ｌ
ＳＩ内の全ての外部接続信号線の信号名称を解析して、
同一の名称ごとに東線グループを作成する。東線の命名
規則として、配列名称（１２） が同一のもの、または信号名称の先頭文字列が同一のも
のを東線として扱う。第６図で説明すると同一の配列名
称Ａについて、東線グループ５８を作成する。以上のグ
ループ分けで、ＦＡＮ −０ＵＴグループと東線グルー
プの両グループに属す外部接続信号線については、ＦＡ
Ｎ−ＯＵＴグループを優先させるものとする。両グルー
プに属さない外部接続信号線を単一グループ５９として
扱う。
存在する場合、それらの内部ネット名称を同−ＦＡＮ−
ＯＵＴグループとして扱う。第６図で説明すると、外部
ゲート５４には、２本の内部信号線の符号５５と符号５
７が入力されているために、これらは同一のＦＡＮ−Ｏ
ＵＴグループ５１として扱う。１本の外部接続信号線し
か含まないグループについては、ＦＡＮ−ＯＵＴグルー
プとして扱わない。第４図の符号４４は東線グループを
生成する処理を行なう。東線はその命名規則により、Ｌ
ＳＩ内の全ての外部接続信号線の信号名称を解析して、
同一の名称ごとに東線グループを作成する。東線の命名
規則として、配列名称（１２） が同一のもの、または信号名称の先頭文字列が同一のも
のを東線として扱う。第６図で説明すると同一の配列名
称Ａについて、東線グループ５８を作成する。以上のグ
ループ分けで、ＦＡＮ −０ＵＴグループと東線グルー
プの両グループに属す外部接続信号線については、ＦＡ
Ｎ−ＯＵＴグループを優先させるものとする。両グルー
プに属さない外部接続信号線を単一グループ５９として
扱う。
以上のＦＡＮ−ＯＵＴグループ、東線グループ、単一グ
ループを総称して信号線グループと呼ぶ。
ループを総称して信号線グループと呼ぶ。
次に、第５図と第７図により第１図の信号線グループ優
先順位算出６の動作を説明する。第５図は信号線グルー
プ優先順位算出６の処理フロー第７図はパス・ディレィ
余裕時間の算出例を示す。
先順位算出６の動作を説明する。第５図は信号線グルー
プ優先順位算出６の処理フロー第７図はパス・ディレィ
余裕時間の算出例を示す。
第７図を参照しながら第５図の処理フローを説明する。
第５図の符号６０は、信号線グループ内の外部接続信号
線を１個取り出す。取り出す順序は特に規定しない。符
号６１は取り出した外部接続信号線に接続する全てのパ
ス（フリップ・フロップ間の配線）について、パス・デ
ィレィ余裕時間（１３） を算出する。パス・ディレィ余裕時間は、（パス両端フ
リップ・フロップのクロック時間の差）＝（パス・ディ
レィ時間）により算出する。ここで、（パス両端フリッ
プ・フロップのクロック時間の差〉は、パス上の許容で
きる最大の信号伝達時間であり、特にそのパスについて
ユーザの指示がない限り、ディレィ時間がｌサイクル時
間以内の場合のみを考慮する。（パス・ディレィ時間）
は、フリップ・フロップの出力端子から別フリップ・フ
ロップの入力端子までの信号伝達時間である。
線を１個取り出す。取り出す順序は特に規定しない。符
号６１は取り出した外部接続信号線に接続する全てのパ
ス（フリップ・フロップ間の配線）について、パス・デ
ィレィ余裕時間（１３） を算出する。パス・ディレィ余裕時間は、（パス両端フ
リップ・フロップのクロック時間の差）＝（パス・ディ
レィ時間）により算出する。ここで、（パス両端フリッ
プ・フロップのクロック時間の差〉は、パス上の許容で
きる最大の信号伝達時間であり、特にそのパスについて
ユーザの指示がない限り、ディレィ時間がｌサイクル時
間以内の場合のみを考慮する。（パス・ディレィ時間）
は、フリップ・フロップの出力端子から別フリップ・フ
ロップの入力端子までの信号伝達時間である。
第７図で説明すると、モジュール７６に搭載されている
ＬＳＩ７０とＬＳＩ７１について、ＬＳＩ７１の外部接
続信号線７２に接続するパスは、フリップ・フロップ７
３の端子７８とフリップ・フロップ７５の端子７９のパ
ス１とフリップ・フロップ７４の端子８０とフリップ・
フロップ７５の端子７９のパス２が存在する。ここで、
パス１のディレィ余裕時間は、フリップ・フロップ７３
と７５のクロック時間の差Ｎｌ（符号７７）よりパス１
のディレィ時間を減算して算出する。第５図（１４） の符号６２は、外部接続信号線に接続する全てのパスの
中でパス・ディレィ余裕時間の一番小さい値を、その外
部接続信号線のディレィ余裕時間とする。符号６３は、
信号線グループ内の全ての外部接続信号線について符号
６０から符号６２の間の処理をループする制御を行なう
。符号６４は信号線グループ内に属す外部接続信号線に
ついて、ディレィ余裕時間の一番小さい値をその信号線
グループのディレィ余裕時間とする。符号６５はＬＳＩ
内の全ての信号線グループについて、符号６０から符号
６４の間の処理をループする制御を行なう。符号６６は
信号線グループをグループのディレィ余裕時間の小さい
順にソートする。この順番を信号線グループの端子割付
の優先順位とする。以上が、第１図の信号線グループ優
先順位算出６の動作である。
ＬＳＩ７０とＬＳＩ７１について、ＬＳＩ７１の外部接
続信号線７２に接続するパスは、フリップ・フロップ７
３の端子７８とフリップ・フロップ７５の端子７９のパ
ス１とフリップ・フロップ７４の端子８０とフリップ・
フロップ７５の端子７９のパス２が存在する。ここで、
パス１のディレィ余裕時間は、フリップ・フロップ７３
と７５のクロック時間の差Ｎｌ（符号７７）よりパス１
のディレィ時間を減算して算出する。第５図（１４） の符号６２は、外部接続信号線に接続する全てのパスの
中でパス・ディレィ余裕時間の一番小さい値を、その外
部接続信号線のディレィ余裕時間とする。符号６３は、
信号線グループ内の全ての外部接続信号線について符号
６０から符号６２の間の処理をループする制御を行なう
。符号６４は信号線グループ内に属す外部接続信号線に
ついて、ディレィ余裕時間の一番小さい値をその信号線
グループのディレィ余裕時間とする。符号６５はＬＳＩ
内の全ての信号線グループについて、符号６０から符号
６４の間の処理をループする制御を行なう。符号６６は
信号線グループをグループのディレィ余裕時間の小さい
順にソートする。この順番を信号線グループの端子割付
の優先順位とする。以上が、第１図の信号線グループ優
先順位算出６の動作である。
次に、第８図と第９図により、第１図の信号線グループ
端子仮位置算出７の動作を説明する。第８図は信号線端
子仮位置算出７の処理フロー、第９図は外部接続信号線
の端子仮位置算出方法を示（１５） している。第８図の符号８１は信号線グループ内でディ
レィ余裕時間の一番小さい値を持つ外部接続信号線を得
る。符号８２は該外部接続信号線についてＬＳＩ間の配
線長を最短にする端子仮位置を算出し、その値を信号線
グループの端子仮位置とする。符号８３は信号線グルー
プ内の他の外部接続信号線についても同様に端子仮位置
を算出する。符号８４は全ての信号線グループについて
符号８１から符号８３の間の処理をループする制御を行
なう。第９図により、外部接続信号線の端子仮位置算出
方法を４つのケースに分類して説明する。端子仮位置の
算出は信号線に接続されるＬＳＩ順に行なう。符号８５
から符号８７は出力信号の算出ケース、符号８８は入力
信号の算出ケースである。符号８５は信号線上の全ての
ＬＳＩが縦あるいは横並びの場合で、ＬＳＩ８９の端子
仮位置を符号９０のＯで示すように次ＬＳＩ側の辺であ
って、かつ、その中心位置とする。符号８６は全てのＬ
ＳＩが途中まで縦あるいは横並びの場合であり、ＬＳＩ
８９の端子仮位置を符号９０１の○（１６） で示すように次ＬＳＩ側の辺であって、かつ、Ｋ２側の
端点とする。符号８７は上記以外の場合であり、端子仮
位置を次ＬＳＩに最も近い端点とする。符号８８は入力
信号の算出ケースであり、・で示した出力信号のＬＳＩ
の既決端子位置とＯで示した最短距離にある位置を端子
仮位置とする。
端子仮位置算出７の動作を説明する。第８図は信号線端
子仮位置算出７の処理フロー、第９図は外部接続信号線
の端子仮位置算出方法を示（１５） している。第８図の符号８１は信号線グループ内でディ
レィ余裕時間の一番小さい値を持つ外部接続信号線を得
る。符号８２は該外部接続信号線についてＬＳＩ間の配
線長を最短にする端子仮位置を算出し、その値を信号線
グループの端子仮位置とする。符号８３は信号線グルー
プ内の他の外部接続信号線についても同様に端子仮位置
を算出する。符号８４は全ての信号線グループについて
符号８１から符号８３の間の処理をループする制御を行
なう。第９図により、外部接続信号線の端子仮位置算出
方法を４つのケースに分類して説明する。端子仮位置の
算出は信号線に接続されるＬＳＩ順に行なう。符号８５
から符号８７は出力信号の算出ケース、符号８８は入力
信号の算出ケースである。符号８５は信号線上の全ての
ＬＳＩが縦あるいは横並びの場合で、ＬＳＩ８９の端子
仮位置を符号９０のＯで示すように次ＬＳＩ側の辺であ
って、かつ、その中心位置とする。符号８６は全てのＬ
ＳＩが途中まで縦あるいは横並びの場合であり、ＬＳＩ
８９の端子仮位置を符号９０１の○（１６） で示すように次ＬＳＩ側の辺であって、かつ、Ｋ２側の
端点とする。符号８７は上記以外の場合であり、端子仮
位置を次ＬＳＩに最も近い端点とする。符号８８は入力
信号の算出ケースであり、・で示した出力信号のＬＳＩ
の既決端子位置とＯで示した最短距離にある位置を端子
仮位置とする。
以上が、第１図の信号線グループ端子仮位置算出部７の
動作であり、各信号線グループごとに、グループ内に属
する外部接続信号線の中で、ディレィ余裕時間の一番小
さい即ちディレィ時間の厳しい外部接続信号線のＬＳＩ
間配間長線長くする端子仮位置を、信号線グループの端
子仮位置として算出する。端子仮位置はここの段階では
重複していてもよい。
動作であり、各信号線グループごとに、グループ内に属
する外部接続信号線の中で、ディレィ余裕時間の一番小
さい即ちディレィ時間の厳しい外部接続信号線のＬＳＩ
間配間長線長くする端子仮位置を、信号線グループの端
子仮位置として算出する。端子仮位置はここの段階では
重複していてもよい。
次に、第１０図により第１図の端子割付部８の動作を説
明する。符号９１は信号線グループの優先順泣顔に信号
線グループを１個取り出す。符号９２は取り出された信
号線グループ内の信号線を信号線グループ端子仮位置算
出部７で算出した端子仮位置に従って優先順位が高い順
１こ並びかえる。
明する。符号９１は信号線グループの優先順泣顔に信号
線グループを１個取り出す。符号９２は取り出された信
号線グループ内の信号線を信号線グループ端子仮位置算
出部７で算出した端子仮位置に従って優先順位が高い順
１こ並びかえる。
（１７）
端子仮位置が等しい場合はＬＳｉ論理ファイル内での信
号線のデータの格納順とする。符号９２の処理により、
整列しているＬＳＩ間の配線で整列配線が可能となる。
号線のデータの格納順とする。符号９２の処理により、
整列しているＬＳＩ間の配線で整列配線が可能となる。
符号９３は該信号線グループ内の外部接続信号線につい
て、グループの端子仮位置に近い端子を中心として、左
右近傍に連続割付可能な空き端子を捜して端子の割付を
行なう。
て、グループの端子仮位置に近い端子を中心として、左
右近傍に連続割付可能な空き端子を捜して端子の割付を
行なう。
この時、信号線グループ内の外部接続信号線の並び順し
こ、番号の小さい端子から割付ける。なお。
こ、番号の小さい端子から割付ける。なお。
端子の割付では、同一タイミングで変化する信号線の端
子位置の隣接禁止を遵守する。符号９４は全ての信号線
グループについて、符号９１から符号９３までの処理の
ループ制御を行なう。符号９５は、各信号線ごとの端子
割付結果をＬＳＩ論理ファイルｌに出力する。以上が第
１図の端子割付８の動作である。
子位置の隣接禁止を遵守する。符号９４は全ての信号線
グループについて、符号９１から符号９３までの処理の
ループ制御を行なう。符号９５は、各信号線ごとの端子
割付結果をＬＳＩ論理ファイルｌに出力する。以上が第
１図の端子割付８の動作である。
次に、第１王図と第１２図により、ディレィ余裕時間に
よる第５図とは異なり、仮想配線長による信号線グルー
プ優先順位算出の別実施例の動作を説明する。第１１図
は信号線グループ優先順位（１８） 算出６の処理フロー、第１２図は仮想配線長の算出例を
示す。第１１図の符号１１１は、信号線グループ内の外
部接続信号線を１個取り出す。取り出す順序は特に規定
しない。符号１１２は取り出した外部接続信号線に接続
するモジュール上信号線の全ての端子位置をＬＳＩの中
心位置と仮定して、モジュール上の信号線の仮想配線長
を算出する。第１２図により仮想配線長の算出方法を説
明する。モジュール７６に、符号１０１．符号１０２゜
符号１０３のＬ’Ｓ Ｉが搭載されており、外部接続信
号線１０４に接続するモジュール上の信号線１０５に３
個のＬＳＩ端子を接続することを考える。モジュール７
６上の信号線１０５の仮想配線長の算出では、ＬＳＩ端
子位置が決まっていないためにＬＳＩの中心位置１０Ｇ
を仮定して算出する。第１１図の符号１１３は、信号線
グループ内の全ての外部接続信号線について符号１１１
から符号１１２の間の処理をループする制御を行なう。
よる第５図とは異なり、仮想配線長による信号線グルー
プ優先順位算出の別実施例の動作を説明する。第１１図
は信号線グループ優先順位（１８） 算出６の処理フロー、第１２図は仮想配線長の算出例を
示す。第１１図の符号１１１は、信号線グループ内の外
部接続信号線を１個取り出す。取り出す順序は特に規定
しない。符号１１２は取り出した外部接続信号線に接続
するモジュール上信号線の全ての端子位置をＬＳＩの中
心位置と仮定して、モジュール上の信号線の仮想配線長
を算出する。第１２図により仮想配線長の算出方法を説
明する。モジュール７６に、符号１０１．符号１０２゜
符号１０３のＬ’Ｓ Ｉが搭載されており、外部接続信
号線１０４に接続するモジュール上の信号線１０５に３
個のＬＳＩ端子を接続することを考える。モジュール７
６上の信号線１０５の仮想配線長の算出では、ＬＳＩ端
子位置が決まっていないためにＬＳＩの中心位置１０Ｇ
を仮定して算出する。第１１図の符号１１３は、信号線
グループ内の全ての外部接続信号線について符号１１１
から符号１１２の間の処理をループする制御を行なう。
符号１１４は信号線グループ内に属す外部接続信号線に
ついて、仮想配線長の一番大きい値または（１９） 仮想配線長の平均をその信号線グループの仮想配線長と
する。符号１１６は全ての信号線グループについて、符
号１１１から符号１１４までの処理をループする制御を
行なう。符号１１７は信号線グループを仮想配線長の大
きい順にソートする。
ついて、仮想配線長の一番大きい値または（１９） 仮想配線長の平均をその信号線グループの仮想配線長と
する。符号１１６は全ての信号線グループについて、符
号１１１から符号１１４までの処理をループする制御を
行なう。符号１１７は信号線グループを仮想配線長の大
きい順にソートする。
この順番を信号線グループの優先順位とする６以上が信
号線グループ優先順位算出６の別実施例である。
号線グループ優先順位算出６の別実施例である。
本発明によれば、階層的に設計される電子装置において
、東信号線に対するディレィ時間の均等化、同一内部ゲ
ートに接続する高力信号線に対するＬＳＩ内ディレィ時
間の減少、ＬＳＩ間及びモジュール間の配線長の短縮に
よるディレィ時間の減少、及び、ディレィ時間の余裕が
少ない信号線から優先順位を割り当て、この順に配線長
を最短にする端子を割付けることによりディレィネ良を
減少する等の効果がある。これらの結果、配線率の向上
及びより高速な電子装置の設計が可能になる。
、東信号線に対するディレィ時間の均等化、同一内部ゲ
ートに接続する高力信号線に対するＬＳＩ内ディレィ時
間の減少、ＬＳＩ間及びモジュール間の配線長の短縮に
よるディレィ時間の減少、及び、ディレィ時間の余裕が
少ない信号線から優先順位を割り当て、この順に配線長
を最短にする端子を割付けることによりディレィネ良を
減少する等の効果がある。これらの結果、配線率の向上
及びより高速な電子装置の設計が可能になる。
（２０）
第１図は本発明の入出力端子割付装置方法の説明図、第
２図はＬＳＩ実装図、第３から第１２図は本発明の実施
例であり、第３図は端子割付制御の処理フロー図、第４
図は信号線グループ生成の処理フロー図、第５図は信号
線グループ優先順位算出の処理フロー図、第６図は信号
線グループの例、第７図はパス・ディレィ余裕時間の算
出例、第８図は信号線グループ端子仮位置算出の処理フ
ロー回、第９＠は外部接続信号線の端子仮位置算出方法
、第１０図は端子割付の処理フロー、第１１図は第５図
とは別の信号線グループ優先順位算出の処理フロー、第
１２図は端子をＬＳＩの中心位置と仮定した場合の仮想
配線長の算出方法である。 ４・・・端子割付制御、５・・・信号線グループ生成、
６・・・信号線グループ優先順位算出、７・・・信号線
グループ端子仮位置算出、８・・・端子割付、１１・・
・人出（２１） ６ １０１Ｌ ／ρ５ ／ρＺ −仄Ｑ’７□ ＳＩ モジュール ７ｈ＋ｐｍ寿舅Ｌ４言号縁 モジ１−ル上イ乱号剰支 Ｌｓｒｌ１７＋＋シイ立直
２図はＬＳＩ実装図、第３から第１２図は本発明の実施
例であり、第３図は端子割付制御の処理フロー図、第４
図は信号線グループ生成の処理フロー図、第５図は信号
線グループ優先順位算出の処理フロー図、第６図は信号
線グループの例、第７図はパス・ディレィ余裕時間の算
出例、第８図は信号線グループ端子仮位置算出の処理フ
ロー回、第９＠は外部接続信号線の端子仮位置算出方法
、第１０図は端子割付の処理フロー、第１１図は第５図
とは別の信号線グループ優先順位算出の処理フロー、第
１２図は端子をＬＳＩの中心位置と仮定した場合の仮想
配線長の算出方法である。 ４・・・端子割付制御、５・・・信号線グループ生成、
６・・・信号線グループ優先順位算出、７・・・信号線
グループ端子仮位置算出、８・・・端子割付、１１・・
・人出（２１） ６ １０１Ｌ ／ρ５ ／ρＺ −仄Ｑ’７□ ＳＩ モジュール ７ｈ＋ｐｍ寿舅Ｌ４言号縁 モジ１−ル上イ乱号剰支 Ｌｓｒｌ１７＋＋シイ立直
Claims (1)
- 【特許請求の範囲】 １、ＬＳＩをモジュールに、更にそのモジュールをボー
ドに搭載するような階層的に設計される電子装置におい
て、ＬＳＩあるいはモジュール等の搭載部品からそれら
の入出力端子を経由して該搭載部品の外部へ接続される
信号線に対して端子割付位置を決定する際に、信号線を
その属性によりグループ化し、該グループを該属性に応
じて優先順位付けし、信号線に接続される搭載部品の配
置位置関係より搭載部品間の配線長を短くする端子仮位
置を算出し、該端子仮位置に信号線のグループの属性に
応じた優先順位に基づいてこれらのグループ単位に端子
割付することを特徴とする入出力端子割付方法。 ２、特許請求の範囲第１項記載の信号線の属性によるグ
ループ分けにおいて、端子を割付ける信号線を束信号線
、搭載部品の内部の同一ゲートに接続する信号線および
、以上の両方に属さない単一信号線にグループ分けする
ことを特徴とする入出力端子割付方法。 ３、特許請求の範囲第１項記載のグループの優先順位付
けにおいて、グループ内に属する信号線について、信号
線に接続するフリップ・フロップ間のパスのディレィ余
裕時間を算出し、その中で一番小さい値をグループのデ
ィレィ余裕時間とし、グループのディレィ余裕時間の小
さい順にグループを優先順位付けすることを特徴とする
入出力端子割付方法。 ４、特許請求の範囲第１項記載の端子割付は、ボードま
たはモジュール内の搭載部品について最初に出力信号線
より構成されるグループ内の信号線に対してグループ内
の順位に従つて出力端子を割付け、入力端子の割付では
接続する出力端子に近い端子仮位置を算出し、該出力端
子仮位置の配列順にグループ内の入力信号線を並べかえ
ることを特徴とする入出力端子割付方法。 ５、特許請求の範囲第１項記載のグループの優先順位付
けは、グループ内に属する信号線について、該信号線に
接続する搭載部品の端子位置を搭載部品の中心位置と仮
定して、搭載部品間の仮想配線長を算出し、その中で一
番大きい値をグループの仮想配線長とし、グループの仮
想配線長の大きい順に優先順位付けすることを特徴とす
る入出力端子割付方法。 ６、特許請求の範囲第１項記載のグループの優先順位付
けは、グループ内に属する信号線について、該信号線に
接続する搭載部品の端子位置を搭載部品の中心位置と仮
定して、搭載部品間の仮想配線長を算出し、グループご
とに属する信号線の仮想配線長の平均値を計算し、その
値をグループの仮想配線長とし、グループの仮想配線長
の大きい順に優先順位付けすることを特徴とする入出力
端子割付方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318775A JPH03180976A (ja) | 1989-12-11 | 1989-12-11 | 入出力端子割付方法 |
| US07/624,565 US5231589A (en) | 1989-12-11 | 1990-12-10 | Input/output pin assignment method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318775A JPH03180976A (ja) | 1989-12-11 | 1989-12-11 | 入出力端子割付方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180976A true JPH03180976A (ja) | 1991-08-06 |
Family
ID=18102806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318775A Pending JPH03180976A (ja) | 1989-12-11 | 1989-12-11 | 入出力端子割付方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5231589A (ja) |
| JP (1) | JPH03180976A (ja) |
Cited By (2)
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| JP2013073585A (ja) * | 2011-09-29 | 2013-04-22 | Fujitsu Ltd | 配線支援方法及び装置 |
| WO2014111969A1 (ja) * | 2013-01-16 | 2014-07-24 | 株式会社図研 | 設計方法、プログラム、メモリ媒体および設計装置 |
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-
1989
- 1989-12-11 JP JP1318775A patent/JPH03180976A/ja active Pending
-
1990
- 1990-12-10 US US07/624,565 patent/US5231589A/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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