JP5922802B2 - 設計方法、プログラム、メモリ媒体および設計装置 - Google Patents

Description

本発明は、ＰＬＤおよびＩＣが配置された基板を設計する設計方法、該設計方法をコンピュータに実行させるプログラム、該プログラムを格納したメモリ媒体、および、該基板を設計する設計装置に関する。

ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのようなＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が知られている。ＰＬＤは、ユーザーがピン割当や機能を設定することができるデバイスである。ＰＬＤは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とともにプリント配線基板などの基板に搭載されて様々な電子回路を構成しうる。

ＰＬＤおよびＩＣが搭載されるプリント配線基板などの基板における配線パターンを設計するために、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムが使用される。従来は、基板に搭載すべきＰＬＤのピン割当が決定された後に、ＣＡＤシステムを用いて基板の配線設計がなされていた。

特開２００１−９２８５７号公報

しかしながら、ＰＬＤのピン割当が決定された後に基板の配線設計をすると、そのピン割当によって配線設計の自由度が拘束されるので、質の悪い配線パターンになりうる。ここで、質が悪い配線パターンは、例えば、（ａ）配線長が長い配線パターン、（ｂ）交差が多い配線パターン、および／または、（ｃ）配線層の数が多い配線パターンである。図１５には、質の悪い配線パターンＷＰが例示されている。ＰＬＤ２１０の中に描かれた円は、ＰＬＤ２１０のピンを示している。ＰＬＤ２１０のピンは、ユーザーＩ／Ｏピン、ＧＮＤピン（接地ピン）、バンク毎のＩ／Ｏ駆動用電源ピン、内部用電源ピンを含みうる。図１５に示す例において、プリント基板などの基板２００に、ＰＬＤ２１０と複数のＩＣ２２１〜２２８とが搭載れている。ＰＬＤ２１０および複数のＩＣ２２１〜２２８の間を接続する配線パターンＷＰは、配線長が長く、交差が多い。

本発明は、以上の課題認識を契機としてなされたものであり、配線の質の向上に有利な技術を提供することを目的とする。

本発明の第１の側面は、ＰＬＤおよびＩＣが配置された基板をコンピュータによって設計する設計方法に係り、前記設計方法は、前記基板における前記ＰＬＤおよび前記ＩＣの配置、および、前記ＰＬＤの設計基準を取得する取得工程と、前記取得工程で取得した前記配置および前記設計基準に応じて前記ＰＬＤのピン割当を決定する決定工程と、を含み、前記ＰＬＤは、複数のバンクを含み、前記決定工程では、前記ＰＬＤの全体をピン割当の決定の対象とするか、前記複数のバンクのうち指定されたバンクをピン割当の決定の対象とするかをユーザーによる指定に従って選択し、その選択に従ってピン割当を決定する。

本発明の第２の側面は、プログラムに係り、該プログラムは、第１の側面に係る設計方法をコンピュータに実行させる。

本発明の第３の側面は、メモリ媒体に係り、該メモリ媒体は、第１の側面に係る設計方法をコンピュータに実行させるプログラムを格納している。

本発明の第４の側面は、ＰＬＤおよび少なくとも１つのＩＣが配置された基板を設計する設計装置に係り、前記設計装置は、前記基板における前記ＰＬＤおよび前記ＩＣの配置および前記ＰＬＤの設計基準を取得する取得部と、前記取得部が取得した前記配置および前記設計基準に応じて前記ＰＬＤのピン割当を決定する決定部と、を含み、前記ＰＬＤは、複数のバンクを含み、前記決定部は、前記ＰＬＤの全体をピン割当の決定の対象とするか、前記複数のバンクのうち指定されたバンクをピン割当の決定の対象とするかをユーザーによる指定に従って選択し、その選択に従ってピン割当を決定する。

本発明によれば、配線の質の向上に有利な技術が提供される。

本発明の１つの実施形態の設計装置の概略構成を示す図。 本発明の１つの実施形態の設計方法を説明するフローチャート。 本発明の１つの実施形態の設計方法を説明する図。 本発明の１つの実施形態の設計方法を説明する図。 本発明の１つの実施形態の設計方法を説明する図。 本発明の１つの実施形態の設計方法を説明する図。 本発明の１つの実施形態の設計方法を説明する図。 本発明の１つの実施形態の設計方法における配線工程を説明するフローチャート。 本発明の１つの実施形態の設計方法における配線工程を説明する図。 本発明の１つの実施形態の設計方法における配線工程を説明する図。 本発明の１つの実施形態の設計方法における配線工程を説明する図。 本発明の１つの実施形態の設計方法における配線工程を説明する図。 本発明の１つの実施形態の設計方法における配線工程を説明する図。 ディスプレイを通して提供されるユーザーインターフェースを例示する図。 ディスプレイを通して提供されるユーザーインターフェースを例示する図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 基板の配線パターンを例示する図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。

本明細書において、ＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）という用語の意味には、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）およびＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）が含まれる。

図１には、本発明の１つの実施形態の設計装置１００の概略構成が示されている。設計装置１００は、典型的には、コンピュータ１０にプログラム５０を組み込むことによって構成されうる。コンピュータ１０は、ＣＰＵ１５、ディスプレイ１６、ＲＡＭ１７、通信インターフェース１８、メディアドライブ１９、ＨＤＤ（ハードディスクドライブ）１４を含みうる。ＨＤＤ１４には、プログラム５０が格納されうる。プログラム５０は、例えば、ＣＤなどのメディア（メモリ媒体）６０に格納されてコンピュータ１０に提供され、コンピュータ１０にインストールされうる。コンピュータ１０は、例えば、タッチパッド１１、キーボード１２およびマウス１３などの入力デバイスを含みうる。

図２は、設計装置１００によって実行される本発明の１つの実施形態の設計方法を説明するフローチャートである。このフローチャートに示す設計方法は、プログラム５０によって規定されうる。図２に示す設計方法は、ＰＬＤおよびＩＣが配置された基板をコンピュータによって設計する方法である。該設計方法は、基板におけるＰＬＤおよびＩＣの配置、および、前記基板の設計基準を取得する取得工程Ｓ１００と、取得工程Ｓ１００で取得した前記配置および前記基板の前記設計基準に応じて前記ＰＬＤのピン割当を決定する決定工程Ｓ１１０と、を含む。該設計方法は、更に、決定工程Ｓ１１０で前記ピン割当が決定された前記ＰＬＤのピンと前記ＩＣのピンとを接続するための配線パターンを生成する配線工程Ｓ１２０を含みうる。設計装置１００は、取得工程Ｓ１００を実行する取得部と、決定工程Ｓ１１０を実行する決定部とを備える装置として把握されうる。

以下の（１）〜（５）は、取得工程Ｓ１９９で取得する設計基準の例である。設計基準は、例えば、タッチパッド１１、キーボード１２およびマウス１３などの入力デバイス、又は、通信インターフェース１８（つまり、他の装置）、又は、メディアドライブ１９を介して設計装置１００に提供されうる。

（１）第１の設計基準は、電源ピン、接地ピン、予約されたピン、交換が禁止されたピン、および、クロック信号ピンについては、決定工程Ｓ１１０においてピン割当を変更することができないという制約を含む。

（２）第２の設計基準は、第１のバンクの電圧と第２のバンクの電圧とが異なる場合には、第１のバンクのピンに割り当てられている信号を第２のバンクのピンに割り当てることができず、また、第２のバンクのピンに割り当てられている信号を第１のバンクのピンに割り当てることができないという制約を含む。この場合において、第２の設計基準は、第１のバンクの電圧と第２のバンクの電圧とが同じである場合には、第１のバンクのピンに割り当てられている信号を第２のバンクのピンに割り当てることができ、また、第２のバンクのピンに割り当てられている信号を第１のバンクのピンに割り当てることを許容する。

あるいは、第２の設計基準は、第１のバンクの電圧と第２のバンクの電圧とが同じであるか異なるかにかかわらず、第１のバンクのピンに割り当てられている信号を第２のバンクのピンに割り当てることができず、また、第２のバンクのピンに割り当てられている信号を第１のバンクのピンに割り当てることができないという制約を含む。つまり、第２の設計基準は、各バンク内でのみＰＬＤのピン割当を変更することができるという制約を含む。

（３）第３の設計基準は、差動信号を割り当てるピンペアは、隣接するピンのペアに限定されるという制約を含む。

（４）第４の設計基準は、ユーザーが指定したスワップグループの中でのみ信号を割り当てるべきピンを変更することができるという制約を含む。この制約は、例えば、ピンＡ１、Ａ２、Ａ３をスワップグループＡ、ピンＢ１、Ｂ２、Ｂ３をスワップグループＢとすると、スワップグループＡ（ピンＡ１、Ａ２、Ａ３）の中では信号の割り当てを変換することができ、スワップグループＢ（ピンＢ１、Ｂ２、Ｂ３）の中では信号の割り当てを変換することができるが、スワップグループＡとスワップグループＢとの間では信号の割り当てを変更することができないというものである。

（５）第５の設計基準は、Ｉ／Ｏ属性が共通したピンの間でのみ信号の割り当ての変更が可能であるという制約を含む。

決定工程Ｓ１１０は、例えば、前記ＰＬＤの複数のピンとそれらにそれぞれ接続されるべきＩＣの複数のピンとのそれぞれの距離が距離基準を満たすようにピン割当を仮決定する仮決定工程Ｓ１１２と、仮決定工程Ｓ１１２において前記ＰＬＤの前記複数のピンの１つのピンに複数の信号が割り当てられた場合に、前記複数の信号が前記ＰＬＤの前記複数のピンのうち互いに異なるピンに割り当てられるように前記ピン割当を修正する第１修正工程Ｓ１１４と、第１修正工程Ｓ１１４において修正された前記ピン割当に従う前記ＰＬＤと前記ＩＣとの間のラッツネストに交差が存在する場合に、当該交差がなくなるように前記ピン割当を修正する第２修正工程Ｓ１１５とを含みうる。

以下、図２に示された設計方法をより具体的に説明する。図３には、図２に示された設計方法に従う設計がなされる前における基板２００が模式的に示されている。基板２００は、例えば、プリント配線基板であり、基板２００には、ＰＬＤ２１０およびＩＣ２２１〜２２８が配置されている。ＰＬＤ２１０は、円形で示された複数のピンを有する。ＰＬＤ２１０の複数のピンには、例えば、白い円で示されたユーザーＩ／Ｏピン、黒い円で示されたＧＮＤピン（接地ピン）、ハッチングが付された円で示されたバンク毎のＩ／Ｏ駆動用電源ピン、クロスハッチングが付された円で示された内部用電源ピンを含みうる。

ＰＬＤ２１０は、例えば、複数のバンク（Ｉ／Ｏバンク）ＢＡＮＫ０〜ＢＡＮＫ４を含みうる。バンク（Ｉ／Ｏバンク）とは、インターフェース仕様が共通するピンが配置された領域を意味する。ただし、異なるバンクであっても、インターフェース仕様が共通している場合がある。一例において、バンクＢＡＮＫ０の電源電圧は２．５Ｖ、バンクＢＡＮＫ１の電源電圧は１．２Ｖ、バンクＢＡＮＫ３の電源電圧は２．５Ｖ、バンクＢＡＮＫ４の電源電圧は２．５Ｖでありうる。

図３において、ＰＬＤ２１０のピンと複数のＩＣ２２１〜２２８のピンとの対応関係は、点線で描かれたラッツネストＲＮで表現されている。ラッツネストＲＮで連結された２つのピンは、配線パターンによって互いに連結されるべきものである。

取得工程Ｓ１００では、設計装置１００は、基板２００におけるＰＬＤ２１０およびＩＣ２２１〜２２８の配置、および、基板２００の設計基準を取得する。基板２００におけるＰＬＤ２１０およびＩＣ２２１〜２２８の配置は、例えば、基板２００におけるＰＬＤ２１０およびＩＣ２２１〜２２８の座標を含みうる。

決定工程Ｓ１１０では、設計装置１００は、取得工程Ｓ１００で取得した配置および基板２００の設計基準に応じてＰＬＤ２１０のピン割当を決定する。より具体的には、決定工程Ｓ１１０では、設計装置１００は、ＰＬＤ２１０の複数のピンとそれらにそれぞれ接続されるべきＩＣの複数のピンとのそれぞれの距離が距離制約を満たすようにピン割当を決定しうる。ここで、距離制約とは、例えば、ＰＬＤ２１０における接続対象のピンからの距離が所定距離以下であること、例えば、ＰＬＤ２１０における接続対象のピンからの距離が最短距離であることを要求する制約である。図６には、決定工程Ｓ１１０によってピン割当が決定された後の基板２００が模式的に示されている。

決定工程Ｓ１１０は、仮決定工程Ｓ１１２と、第１修正工程Ｓ１１４と、第２修正工程Ｓ１１６とを含みうる。図４には、仮決定工程Ｓ１１２の実行後における基板２００が模式的に示されている。この例では、仮決定工程Ｓ１１２では、ＰＬＤ２１０の複数のピンとそれらにそれぞれ接続されるべきＩＣ２２１〜２８の複数のピンとのそれぞれの距離が最短距離であるという距離制約を満たすように、ＰＬＤ２１０のピン割当が仮決定される。このような距離制約の下でＰＬＤ２１０のピン割当が仮決定されると、図４に例示されるように、ＰＬＤ２１０の１つのピンがＩＣ２２１〜２２８の複数のピンのうちの２以上のピンに重複して接続されるようにＰＬＤ２１０のピン割当が仮決定されうる。つまり、図４に例示された状態は、ＰＬＤ２１０の１つのピンに対して複数の信号が割り当てられた状態である。

第１修正工程Ｓ１１４では、設計装置１００は、図５に例示されるように、ＰＬＤ２１０の１つのピンに対して割り当てられた複数の信号がＰＬＤ２１０の複数の信号のうち互いに異なるピンに割り当てられるように、ＰＬＤ２１０のピン割当を修正する。具体的には、第１修正工程Ｓ１１４では、１つのピンに重複して割り当てられた複数の信号のうちの１つの信号以外を他のピンに割り当てる。例えば、第１修正工程Ｓ１１４では、設計装置１００は、１つのピンに重複して割り当てられた複数の信号のうちの１つの信号以外の信号を当該１つの信号が割り当てられているピンに隣接するピンに割り当てる。

ここで、第１修正工程Ｓ１１４において修正されたＰＬＤ２１０のピン割当に従うＰＬＤ２１０とＩＣ２２１〜２８との間のラッツネストＲＮに交差が生じうる。そこで、第２修正工程Ｓ１１６では、図６に例示するように、当該交差がなくなるようにＰＬＤ２１０のピン割当を修正する。交差をなくすためには、例えば、ＰＬＤ２１０の複数のピンのうち当該交差に係るピンに対して割り当てられている信号を交換すればよい。例えば、ＰＬＤ２１０のピンＡに接続されたラッツネストとＰＬＤ２１０のピンＢに接続されたラッツネストとが交差している場合には、ピンＡに割り当てられている信号とピンＢに割り当てられている信号とを交換すれば良い。

なお、仮決定工程Ｓ１１２の実行によってＰＬＤ２１０の１つのピンに対して複数の信号が割り当てられるような誤りが発生しない場合には第１修正工程Ｓ１１４は不要であるし、仮決定工程Ｓ１１２および／または第１修正工程Ｓ１１４の実施によってラッツネストＲＮの交差が発生しない場合には第２修正工程Ｓ１１６は不要である。

第１修正工程Ｓ１１４を実施しない場合、第２修正工程Ｓ１１６では、仮決定工程Ｓ１１２において決定されたＰＬＤ２１０のピン割当に従うＰＬＤ２１０とＩＣ２２１〜２２８との間のラッツネストＲＮに交差が存在する場合に、当該交差がなくなるようにＰＬＤ２１０のピン割当を修正する。

配線工程Ｓ１２０では、設計装置１００は、図７に例示されるように、各ラッツネストＲＮに接続された２つのピン（即ち、接続すべき２つのピン）を接続するための配線パターンＷＰを生成する。図７に例示された配線パターンＷＰは、図１５に例示された配線パターンＷＰよりも配線長が短く、また、交差が少ない。つまり、図７に例示された配線パターンＷＰは、図１５に例示された配線パターンＷＰよりも配線の質が高い。ＰＬＤ２１０は、決定工程Ｓ１１０で決定されたピン割当にしたがってプログラムされる。

以上のように、基板２００におけるＰＬＤ２１０およびＩＣ２２１〜２２８の配置、および、基板２００の設計基準に応じてＰＬＤ２１０のピン割当を決定することによって、ＰＬＤ２１０のピンとＩＣ２２１〜２２８のピンとを接続する配線パターンＷＰの質を高めることができる。

以下、図８および図９Ａ〜９Ｅを参照しながら配線工程Ｓ１２０のより具体的な処理例を説明する。図９Ａ〜９Ｅにおいて、四角形はＩＣ２２１〜２２８のピンを示し、円はＰＬＤ２１０のピンを示している。

まず、工程Ｓ２１０において、設計装置１００は、図９Ａに例示されるように、基板２００上の配線領域(配線をすることができる領域）を複数の分割領域ＤＲに分割する。次いで、工程Ｓ２２０では、設計装置１００は、接続すべきピンペアを選択する。ここでは、一例として、接続すべきピンペアがＩＣ２２１〜２２８の複数のピンの１つであるピンＰ１と、ＰＬＤ２１０の複数のピンのうちの１つであるピンＰ２とで構成され、ピンＰ１からピンＰ２に向かって配線パターンの経路を決定する場合を説明する。ピンＰ１は、配線パターンの接続元のピンであり、ピンＰ２は、配線パターンの接続先のピンである。

工程Ｓ２３０では、設計装置１００は、図９Ｂに例示されるように、接続元のピンＰ１に隣接し且つ接続先のピンＰ２の方向に存在する分割領域ＤＲ１を決定する。ここで、分割領域ＤＲ１は、その中に配線パターンが存在しない領域ＤＲの中から決定される。工程Ｓ２４０では、設計装置１００は、図９Ｃに例示されるように、分割領域ＤＲ１の中に配線パターンＷＰを配置する。

工程Ｓ２５０では、設計装置１００は、図９Ｄに例示されるように、直前に配線パターンＷＰを配置した分割領域ＤＲ１に隣接し且つ接続先のピンＰ２の方向に存在する分割領域ＤＲ２を決定する。ここで、分割領域ＤＲ２は、その中に配線パターンが存在しない領域ＤＲの中から決定される。工程Ｓ２６０では、設計装置１００は、図９Ｅに例示されるように、分割領域ＤＲ２の中に配線パターンＷＰを配置する。

工程Ｓ２７０では、設計装置１００は、選択されたピンペア（ピンＰ１、ピンＰ２）の間の配線パターンＷＰによる接続が完了したか否かを判断し、完了していない場合には工程Ｓ２５０および工程Ｓ２６０を追加的に実施し、完了した場合には工程Ｓ２８０に進む。

工程Ｓ２８０では、設計装置１００は、全てのピンペア間の接続が完了したか否かを判断し、完了していない場合には工程Ｓ２２０に戻って、新たなピンペアについて上記と同様の処理を実行し、完了した場合には図８に示す処理を終了する。

図１０および図１１を参照しながらディスプレイ１６を通して提供されるユーザーインターフェースを例示的に説明する。設計装置１００は、ディスプレイ１６に設計中の基板２００を表示する。図１０および図１１に示す例では、基板２００には、複数のＰＬＤ（ＦＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３、ＦＰＧＡ４）が搭載されている。各ＰＬＤ（ＦＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３、ＦＰＧＡ４）は、複数のバンク（Ｉ／Ｏバンク）を有しうる。

設計装置１００（あるいはプログラム５０）は、コマンドメニュー３１０をディスプレイ１６に表示しうる。コマンドメニュー３１０は、例えば、「ピン割当の最適化（部品全体）」コマンド、「ピン割当の最適化（Ｉ／Ｏバンク内）」コマンド、「自動配線」コマンド、「ピン割当最適化・配線」コマンドを含む。

「ピン割当の最適化（部品全体）」コマンドは、ＰＬＤ（この例ではＦＰＧＡ）のピン割当の最適化（変更）を各ＰＬＤ内のピンの全体を対象として実行することを指示するコマンドである。

「ピン割当の最適化（Ｉ／Ｏバンク内）」コマンドは、ＰＬＤ（この例ではＦＰＧＡ）のピン割当の最適化（変更）を各ＰＬＤの各バンク（Ｉ／Ｏバンク）内で実行することを指示するコマンドである。

「自動配線」コマンドは、ＰＬＤ（この例ではＦＰＧＡ）の現在のピン割当にしたがって自動配線をすることを指示するコマンドである。

「ピン割当最適化・配線」コマンドは、ＰＬＤ（この例ではＦＰＧＡ）のピン割当の最適化（変更）および自動配線を実行することを指示するコマンドである。

「ピン割当最適化・配線」コマンドには、サブメニュー３２０が設けられうる。複数のＰＬＤ（この例ではＦＰＧＡ）が存在する場合に、サブメニュー３２０により、ユーザーは、ピン割当の最適化（変更）を行う対象を指定することができる。また、サブメニュー３２０により、ユーザーは、ＰＬＤ（この例ではＦＰＧＡ）のピン割当の最適化（変更）を各ＰＬＤのピンの全体を対象として実行するモード、または、ＰＬＤ（この例ではＦＰＧＡ）のピン割当の最適化（変更）を各ＰＬＤの各バンク（Ｉ／Ｏバンク）内で実行するモードを選択することができる。

サブメニュー３２０には、更にサブメニュー３３０が設けられうる。ユーザーは、サブメニュー３３０により、ピン割当を行うべきバンク（Ｉ／Ｏバンク）を指定することができる。

以下、図１２Ａ〜１２Ｃ、１３Ａ〜１３Ｃ、１４Ａ〜１４Ｃを参照しながら上記の実施形態の変形例を説明する。上記の実施形態では、ＰＬＤとＩＣとの間にそれらを接続するための配線パターンが全く存在しない状態でＰＬＤのピン割当が決定ないし最適化（変更）されるが、図１２〜Ａ〜１２Ｃ、１３Ａ〜１３Ｃ、１４Ａ〜１４Ｃに例示されるように、ＰＬＤ２１０とＩＣ２２０との間にそれらを接続するための配線パターンＷＰ０が部分的に存在する状態でＰＬＤ２１０のピン割当が決定ないし最適化（変更）されてもよい。

図１２Ａ、図１３Ａ、図１４Ａに示す例では、ＩＣ２２０のピンとＰＬＤ２１０のピンとの間に配線パターンＷＰ０が部分的に延びているが、配線パターンＷＰ０は、ＩＣ２２０のピンとＰＬＤ２１０のピンとを接続していない。図１２Ａ、図１３Ａ、図１４Ａに示す状態では、ＩＣ２２０のピンとＰＬＤ２１０のピンとを接続するラッツネストＲＮが交差しているので、この状態でＩＣ２２０のピンとＰＬＤ２１０のピンとを接続する配線パターンを配置すると、配線パターンに交差が生じる。

そこで、上記の実施形態と同様に、設計装置１００は、取得工程Ｓ１００において、基板におけるＰＬＤ２１０およびＩＣ２２０の配置、および、前記基板の設計基準を取得する。設計装置１００は、決定工程Ｓ１１０において、取得工程Ｓ１００で取得した前記配置および前記基板の前記設計基準に応じてＰＬＤ２１０のピン割当を決定する。ここで、ＰＬＤ２１０のピン割当は、図１２Ｂ、図１３Ｂ、図１４Ｂに例示されるように、ラッツネストＲＮの交差がなくなるように、又は、ラッツネストＲＮの交差が減少するようになされうる。

設計装置１００は、Ｓ１２０において、図１２Ｃ、図１３Ｃ、図１４Ｃに例示されるように、決定工程Ｓ１１０で前記ピン割当が決定されたＰＬＤ２１０のピンとＩＣ２２０のピンとを接続するための配線パターンＷＰを生成する。ここで、配線パターンＷＰは、既に存在する配線パターンＷＰ０を考慮して、典型的には、配線パターンＷＰ０を利用するように生成される。

Claims (11)

1. ＰＬＤおよびＩＣが配置された基板をコンピュータによって設計する設計方法であって、
   前記基板における前記ＰＬＤおよび前記ＩＣの配置、および、前記ＰＬＤの設計基準を取得する取得工程と、
   前記取得工程で取得した前記配置および前記設計基準に応じて前記ＰＬＤのピン割当を決定する決定工程と、を含み、
   前記ＰＬＤは、複数のバンクを含み、前記決定工程では、前記ＰＬＤの全体をピン割当の決定の対象とするか、前記複数のバンクのうち指定されたバンクをピン割当の決定の対象とするかをユーザーによる指定に従って選択し、その選択に従ってピン割当を決定する、
   ことを特徴とする設計方法。
2. 前記決定工程で前記ピン割当が決定された前記ＰＬＤのピンと前記ＩＣのピンとを接続するための配線パターンを生成する配線工程を更に含むことを特徴とする請求項１に記載の設計方法。
3. 前記決定工程では、前記ＰＬＤの複数のピンとそれらにそれぞれ接続されるべき前記ＩＣの複数のピンとのそれぞれの距離が距離制約を満たすように前記ピン割当を決定する、
   ことを特徴とする請求項１又は２に記載の設計方法。
4. 前記決定工程は、
   前記ＰＬＤの複数のピンとそれらにそれぞれ接続されるべき前記ＩＣの複数のピンとのそれぞれの距離が距離制約を満たすように前記ピン割当を仮決定する仮決定工程と、
   前記仮決定工程において、前記ＰＬＤの前記複数のピンの１つのピンに複数の信号が割り当てられた場合に、前記複数の信号が前記ＰＬＤの前記複数のピンのうち互いに異なるピンに割り当てられるように前記ピン割当を修正する修正工程と、を含む、
   ことを特徴とする請求項１又は２に記載の設計方法。
5. 前記決定工程は、
   前記ＰＬＤの複数のピンとそれらにそれぞれ接続されるべき前記ＩＣの複数のピンとのそれぞれの距離が距離制約を満たすように前記ピン割当を仮決定する仮決定工程と、
   前記仮決定工程において決定された前記ピン割当に従う前記ＰＬＤと前記ＩＣとの間のラッツネストに交差が存在する場合に、当該交差がなくなるように前記ピン割当を修正する修正工程と、を含む、
   ことを特徴とする請求項１又は２に記載の設計方法。
6. 前記決定工程は、
   前記ＰＬＤの複数のピンとそれらにそれぞれ接続されるべき前記ＩＣの複数のピンとのそれぞれの距離が距離基準を満たすように前記ピン割当を仮決定する仮決定工程と、
   前記仮決定工程において前記ＰＬＤの前記複数のピンの１つのピンに複数の信号が割り当てられた場合に、前記複数の信号が前記ＰＬＤの前記複数のピンのうち互いに異なるピンに割り当てられるように前記ピン割当を修正する第１修正工程と、
   前記第１修正工程において修正された前記ピン割当に従う前記ＰＬＤと前記ＩＣとの間のラッツネストに交差が存在する場合に、当該交差がなくなるように前記ピン割当を修正する第２修正工程と、を含む、
   ことを特徴とする請求項１又は２に記載の設計方法。
7. 前記基板には、複数のＰＬＤが配置され、
   前記取得工程では、前記複数のＰＬＤの中から前記取得工程および前記決定工程を通して前記ピン割当を決定すべきＰＬＤをユーザーに選択させ、該ユーザーによって選択されたＰＬＤの前記基板における配置を取得する、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の設計方法。
8. 前記設計基準は、各バンク内でのみ前記ピン割当を変更することができるという制約を含む、
   ことを特徴とする請求項１乃至７のいずれか１項に記載の設計方法。
9. 請求項１乃至８のいずれか１項に記載の設計方法をコンピュータに実行させるためのプログラム。
10. 請求項１乃至８のいずれか１項に記載の設計方法をコンピュータに実行させるためのプログラムを格納したメモリ媒体。
11. ＰＬＤおよび少なくとも１つのＩＣが配置された基板を設計する設計装置であって、
    前記基板における前記ＰＬＤおよび前記ＩＣの配置および前記ＰＬＤの設計基準を取得する取得部と、
    前記取得部が取得した前記配置および前記設計基準に応じて前記ＰＬＤのピン割当を決定する決定部と、を含み、
    前記ＰＬＤは、複数のバンクを含み、前記決定部は、前記ＰＬＤの全体をピン割当の決定の対象とするか、前記複数のバンクのうち指定されたバンクをピン割当の決定の対象とするかをユーザーによる指定に従って選択し、その選択に従ってピン割当を決定する、
    ことを特徴とする設計装置。