JP6326756B2 - スキャンパスを構成するための情報処理装置、スキャンパス接続方法及びプログラム - Google Patents

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Description

本発明は、スキャンパスを構成するための情報処理装置、スキャンパス接続方法及びプログラムに関する。
一般にLSI(Large Scale Integration:ラージ・スケール・インテグレーション)の回路内の多くの素子で遷移が同時に発生すると、多くの電力が消費されるため、一時的に電源電圧が低下する。この電圧降下をIRドロップと呼ぶ。IRドロップが発生すると、回路内の素子のスイッチング速度が低下するため、セルの遷移遅延が増加してしまう。その結果、IRドロップ(IR−Drop)は論理回路の遅延を増加させ、誤動作の原因となる。
LSIテストにおいても、回路全体のスキャンパス(テストのために形成される経路)を1度に動作させてテストを行うことが、テスタの電力制限やテスト環境での電源ノイズにより困難になっている。
特許文献1には、スキャンパスを複数の経路に分割してテストを行いLSI全体のテスト電力を下げる技術が開示されている。
また、特許文献2には、スキャンパスの付け替えを行い、個々のスキャンパスにおいては一般に配線長を最小にする技術が開示されている。
また、特許文献3、特許文献4には、テスト時の動作率(スキャン対象のフリップフロップの動作回数)を一律に与えた場合におけるIRドロップ解析結果をもとに、IRドロップを防止するようフリップフロップ(以下、F/Fと記載する)のグルーピングを決定する技術が開示されている。
特開2008−232690号公報 特開2000−215223号公報 特開2006−66825号公報 特開2010−38874号公報 特開平10−31038号公報
しかしながら、上述の特許文献2では、局所的な領域内で同一の経路でF/Fが接続されてしまうことある。そのため、LSI全体のテスト電力としては削減されてもスキャンパスの個々の経路において多数のF/Fが同時動作することにより、局所的なIRドロップによる誤動作が起きてしまう可能性があった。
そのようなことを防ぐためにはスキャンパス内F/Fの信号値の同時変化数を制限し、活性化率を低くさせたパタンを用いてテストする方法等があるが、高い故障検出率を得るためにはパタン数が増えてしまい、テスト時間が増大してしまう。
また、上述の特許文献3、特許文献4では、スキャンパスを用いたテストにおいてはどのようなテストパタンをどのタイミングでスキャンパスに印加するかに応じて活性化される回路とその消費電力量は異なるため、動作率の設定だけではテスト期間中におけるIRドロップ発生エリアを正確に抽出することは難しい。つまり、パタンの組み合わせとタイミングによらずIRドロップを起こしにくい構造のスキャンパスが求められている。
なお、動作率の代わりに本物のテストパタンを使用したIRドロップ解析もあるが、テストパタン作成時間やそれを用いた回路シミュレーションの実行時間が非常にかかるため現実的ではない。
そこで、本発明の目的は、上記課題を解決し、LSIテスト時におけるIRドロップ起因による回路誤作動の可能性を低減し、また、パタンの組み合わせとタイミングによらずIRドロップを抑制するスキャンパスを構成するための情報処理装置(以下、情報処理装置と記載する)を提供することである。
本発明の情報処理装置は、LSIの電源構造を前記LSIの回路情報に基づいて解析して、所定の単位領域を算出し、前記LSIの内部領域を、前記算出した前記所定の単位領域に基づいて分割する決定部と、前記分割されたLSIの内部領域内にある複数のフリップフロップを、前記決定部が分割した領域ごとに所定のグループに割り振る作成部と、前記割り振られた所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する構成部と、を含む。
本発明のスキャンパス接続方法は、LSIの電源構造を前記LSIの回路情報に基づいて解析して所定の単位領域を算出し、前記LSIの内部領域を前記単位領域に基づいて分割し、前記LSIの内部領域内にある複数のフリップフロップを前記所定のグループに割り振り、前記所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する。
本発明のプログラムは、LSIの電源構造を前記LSIの回路情報に基づいて解析して所定の単位領域を算出する処理と、前記LSIの内部領域を前記単位領域に基づいて分割する処理と、前記LSIの内部領域内にある複数のフリップフロップを前記所定のグループに割り振り、前記所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する処理と、をコンピュータに実行させる。
本発明は、LSIテスト時におけるIRドロップ起因による回路誤作動の可能性を低減し、また、パタンの組み合わせとタイミングによらずIRドロップを抑制できるという効果がある。
本発明の第1の実施形態の情報処理装置10の構成例を示すブロック図である。 本発明の第1の実施形態の情報処理装置10の構成を実現するコンピュータの一例を示すブロック図である。 本発明の第1の実施形態におけるANDゲートの回路(F/F)を示す図である。 本発明の第1の実施形態における真理値表を示す図である。 本発明の第1の実施形態における情報処理装置10のF/Fに対して逐次的に値を変化させた時の動作の一例を示す図である。 本発明の第1の実施形態における情報処理装置10のF/Fに対して逐次的に値を変化させた時の動作の一例を示す図である。 本発明の第1の実施形態における情報処理装置10のF/Fに対して逐次的に値を変化させた時の動作の一例を示す図である。 本発明の第1の実施形態における情報処理装置10のF/Fに対して逐次的に値を変化させた時の動作の一例を示す図である。 本発明の第1の実施形態における情報処理装置10の動作例を示すフローチャートである。 本発明の第1の実施形態における第1の電源構造を示す構成図の一例である。 本発明の第1の実施形態における第2の電源構造を示す構成図の一例である。 本発明の第1の実施形態における第1の電源構造を境界線とともに示す構成図の一例である。 本発明の第1の実施形態における第2の電源構造を境界線とともに示す構成図の一例である。 本発明の第1の実施形態における第1の電源構造とLSIの内部領域の関係を示す構成図の一例である。 本発明の第1の実施形態におけるLSIの内部領域を示す構成図の一例である。 本発明の第1の実施形態におけるLSIの内部領域を示す構成図の一例である。 本発明の第1の実施形態におけるLSIの内部領域を示す構成図の一例である。 本発明の第1の実施形態におけるLSIの内部領域を示す構成図の一例である。 本発明の第1の実施形態におけるLSIの内部領域を示す構成図の一例である。 本発明の第1の実施形態におけるLSIの内部領域を示す構成図の一例である。 本発明の第2の実施形態の情報処理装置1000の構成例を示すブロック図である。
<第1の実施形態>
まず、前述したテスト時の動作率の設定だけではテスト期間中におけるIRドロップ発生エリアを正確に抽出することは難しいということに対して、図を用いて具体例を説明する。
図3は、ANDゲートの回路(F/F)を示す。図3に示すように、ANDゲートの回路Aは、入力I1とI2(変数)から出力Oを発生する。図4は、ANDゲートの回路の真理値表を示す。図3に示すように、真理値表は、入力I1とI2の値と、出力Oの値とを対応付けた表である。図4に示すように、真理値表は、2つの変数の両方が「1」の場合にのみ、出力Oの値(関数値)が「1」になる。
図5、図6は、本回路(情報処理装置10のF/F)に対して、逐次的に値を変化させた時の動作の一例を示す図である。
図5では、I1=0、I2=1の初期状態から時刻3までの間に入力I1,I2とも3回変化している間に、出力Oは全く変化しない。一方、図5ではI1=0、I2=1の初期状態から図6と同じく時刻3までの間に入力I1,I2とも3回変化しているが、出力Oは3回変化している。このように、同一期間中の入力の変化回数(動作率)が同じであっても初期状態と、変化する値に応じて出力値の変化の内容は全く異なる結果となる。
前述の動作例は一部の入力パタンを繰り返した例であるが、全ての入力の組み合わせを用いた別の例を示す。図7ではI1=1、I2=0、O=0の初期状態から時刻3までの間に入力I1,I2が取りえる全ての組み合わせで変化しており、出力Oは時刻3で1へと変化する。一方、図8では図7と同様、I1=1、I2=0、O=0の初期状態から始まり図5と同じく全ての入力の組み合わせで変化しているが、各時刻におけるパタンが異なっている。この例において出力Oは時刻1で1に変化している。なお、図7と図8の入力の動作率は図5、図6の場合と同様に等しい値となっている。
このように、非常に単純な回路においても、同一期間中の入力の変化回数(動作率)が同じであるにも拘わらず、初期状態及び変化する値に応じて出力値の変化の内容は全く異なっている。このことはIRドロップが発生する状況が動作率ではなくパタンの組み合わせとそのパタンが入力されるタイミングに依存することを示している。
次に、図1を用いて、本発明の第1の実施形態における情報処理装置10について説明する。なお、図1に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明に対するなんらの限定を意図するものではない。
本発明の第1の実施形態における情報処理装置10は、LSIの電源構造を解析して、所定の単位領域を算出し、LSIの内部領域を、算出した前記所定の単位領域に基づいて分割し、分割されたLSIの内部領域内にある複数のフリップフロップを、分割した領域ごとに所定のグループに割り振り、当該所定のグループごとにスキャンパスを接続させるようにする。
図1は、本発明の第1の実施形態における情報処理装置10の例を示す図である。図1に示すように、本発明の第1の実施形態における情報処理装置10は、論理接続情報、配置配線情報及び物理ライブラリ情報を含む回路情報を入力するための情報入力部101と、電源構造解析/スキャン分割領域決定部102と、スキャングループ作成部103と、スキャンパス構成部104と、論理接続情報出力部105と、制御部106と、メモリ200と、を備える。メモリ200は、少なくとも論理接続情報201と配置配線情報202を格納する。
また、情報入力部101と、電源構造解析/スキャン分割領域決定部102と、スキャングループ作成部103と、スキャンパス構成部104と、論理接続情報出力部105と、制御部106との各部が、バスを介してメモリ200に接続されている。
情報入力部101は、図示しない外部装置又はデータベースから、LSIの論理接続情報201と配置配線情報202を入力し、メモリ200に記憶させる。電源構造解析/スキャン分割領域決定部102は、記憶された配置配線情報202を参照し、LSIの電源構造を解析する。さらに電源構造解析/スキャン分割領域決定部102は、その解析結果に基づいて、スキャンパスを分割の元となる複数の領域(単位領域)を決定する。
スキャングループ作成部103は、決定されたスキャン分割領域内に配置されているフリップフロップ(スキャンフリップフロップ)を複数のグループ(スキャンパスのグループ)に分割(グルーピング)する。スキャンパス構成部104は、電源構造解析/スキャン分割領域決定部102で作成されたスキャンパスのグループの情報を参照し、各グループ内のF/Fについてスキャンパスを接続したスキャン接続情報を発生し、そのスキャン接続情報でメモリ200内の論理接続情報201を更新する。
論理接続情報出力部105は、更新された論理接続情報201を出力する。制御部106は、情報入力部101と、電源構造解析/スキャン分割領域決定部102、スキャングループ作成部103、スキャンパス構成部104、及び論理接続情報出力部105の各部の処理を制御する。
図2を用いて、本発明の第1の実施形態の情報処理装置10を実現するコンピュータについて説明する。
図2は、本発明の第1の実施形態の複数の情報処理装置10の代表的なハードウェア構成図である。図2に示すように、情報処理装置10は、例えばCPU(Central Processing Unit)1、RAM(Ramdom Access Memory)2、記憶装置3、通信インターフェース4、入力装置5、出力装置6などを含む。
電源構造解析/スキャン分割領域決定部102と、スキャングループ作成部103と、スキャンパス構成部104と、制御部106とは、プログラムをRAM2に読み出し、実行するCPU1によって実現される。情報入力部101と、論理接続情報出力部105とが情報の送受信を行う動作は、例えばCPU1のOS(Operating System)を実行することで実現される。メモリ200とは、例えばハードディスクやフラッシュメモリ、光ディスクなどのディスクメモリのほか、半導体メモリを含む。
通信インターフェース4は、CPU1に接続され、ネットワーク或いは外部記憶媒体に接続される。外部データが通信インターフェース4を介してCPU1に取り込まれても良い。入力装置5は、例えばキーボードやマウス、タッチパネルである。出力装置6は、例えばディスプレイである。なお、図2に示すハードウェア構成は、一例にすぎず、図に示す各部それぞれが独立した論理回路で構成されていても良い。
次に、図9乃至図20を用いて、本発明の第1の実施形態における情報処理装置10の動作を説明する。
図9は、本発明の第1の実施形態における情報処理装置10の動作を示すフローチャートである。図9において、S101乃至S105は、それぞれ動作例の処理のステップを示す。
情報入力部101は、入力されたLSIの論理接続情報(論理接続情報201)と、配置配線情報(配置配線情報202)と、物理ライブラリ情報とをメモリ200に記憶させる(S101)。論理接続情報201(LSIの論理接続情報)は、例えば、LSI内で接続されたフリップフロップの経路であるスキャンパスに関する情報である。物理ライブラリ情報は、例えば、LSIの大きさ、各論理素子の種類別のサイズや端子の位置、配線の幅などの情報を含む。
また、配置配線情報202(配置配線情報)は、例えば、LSIが有する電源配線構造(以下、電源構造と記載する)の情報、F/F以外のスタンダードセルの配置情報、クロック配線情報、その他信号配線情報などを含む。ここで、情報処理装置10は、スキャンパスの接続変更を行う場合、例えば、LSIの論理接続情報、配置配線情報及び物理ライブラリ情報が必要となる。
電源構造解析/スキャン分割領域決定部102は、情報入力部101に入力された配置配線情報202を参照し、LSIの電源構造を解析してスキャンパスを分割の元となる複数の領域(境界)を決定する(S102)。
情報入力部101により入力された配置配線情報202のうち、LSIの電源配線構造を図10乃至図13に示す。
図10乃至図13は、それぞれ本発明の第1の実施形態における第1及び第2の電源構造を示す構成図の一例である。図15乃至図20は、それぞれ本発明の第1の実施形態におけるLSIの内部領域を示す構成図の一例である。なお、図15乃至図20は、LSIの内部領域(電源構造全体)を上部から見た図であり、図12及び図13における破線は、図15乃至図20の点線に対応する。すなわち、図12及び図13の破線と図15乃至図20で示した点線は、LSI内部の同じ領域の境界を示すものである。
図10は、一般的に用いられるフリップチップ方式で実装されるスタンダードセル方式のLSIにて用いられる電源構造の一例(第1の電源構造)である。図10に示す電源構造は、最上位に位置する複数の電源(Vdd)パッドがメタル(Metal)第3層に接続し、さらにViaを経由して第2層、第1層へと幅と密度を変えながらメッシュ状に規則的に配線されている。図10に示す電源構造において、グラウンド(Gnd)配線についても同様であり、VddとGndは交互に配線されている。論理回路素子であるスタンダードセルの電源端子とは第1層で接続される。
図11は、もう1つの例として、スタンダードセル方式ではあるがフリップチップ方式ではなく、チップの外周にVdd/Gndのパッドが配置されている場合の電源構造(第2の電源構造)である。
ここで、境界やグループ領域の設定方法については、特に限定されるものではないが、図10及び図11等の電源構造においては、図12、図13に示すように、供給源であるVddパッドからの距離が等しくなるような位置に境界線(破線)を設定し、境界線で区切られた領域を、基本単位(単位領域)とすることが望ましい。図12及び図13は、図10及び図11に対して境界を設定した具体例を示す。電源構造解析/スキャン分割領域決定部102は、例えば、複数の電源パッドからの距離が等しくなるような位置に境界線を設定し、当該境界線で区切られた領域を所定の単位領域(スキャン分割領域)とする。
これは、境界の内部を流れる電流を少なくすることで、各領域内部におけるIRドロップを削減(回避)できるからである。まず、多くの素子が同時に動作して電力が消費されることがIRドロップの要因である。次に、電力の消費は素子内を流れる電流により発生し、素子に流れる電流は、全て電源パッドから流入し、Gndパッドへ流出する。
本例では、領域内には電源パッド(図12では領域の中心)、Gndパッド(図12では境界線上)が少なくとも1つは必ず存在しており、領域内に配置された素子から見て一番近い電源パッド、Gndパッドは必ずその境界内に存在する。本例の電源はメッシュ構造で接続されているため、上下左右に隣接する領域の電源、Gndパッドからも電流の流入や流出は多少存在するが、領域内に配置された素子が他の領域の電源によって一切動くことがなければ、その領域内でその電源による電流はほとんど流れないと見做すことができる。
尚、図12及び図13に示す境界線で区切られた領域は、例えば、許容できるIRドロップ量やスタンダードセルの平均配置密度などを考慮して、当該領域をさらに細かく分割しても良い。
図14は、LSIの内部領域と第1の電源構造を上部から見た図の一例である。図14に示すように、例えば、図12に示す第1の電源構造がLSIの内部領域全体に存在した場合に、図12に示す境界線が、LSIの内部領域を12分割(12個の区切り)している。図14に示す電源構造は、図12におけるMetal第3層、Metal第2層及びPadに対応し、メタル第1層とViaの記載については省略しております。
次に、スキャングループ作成部103は、決定されたスキャン分割領域内に配置されているスキャンフリップフロップを複数(所定)のグループに分割(割り振り)する(S103)。
具体的な説明に先立ち、本発明の第1の実施形態の効果を図で比較できるよう、スキャンパスが変更される前の状態を図15に示す。図15は、電源構造解析/スキャン分割領域決定部102によりスキャン分割領域が定義された直後のLSI内部領域を示している。
図15に示すように、12分割されたLSIの内部領域にF/F(図15乃至図20の矩形白抜き部分)が配置され、2本(経路1、経路2)のスキャンパスがF/F同士を接続している。ここで、本発明の第1の実施形態の情報処理装置10は、例えば、局所的なIRドロップを避けるために、領域内に複数のスキャンパスを通すことで経路を分散した上で、各経路のスキャンパスを別々のタイミングで動作させても良い。これは、図15に示すように、例えば、領域6、9、11は他の領域と比較し、1つの経路につながるF/Fが多数配置されており、これらを分散させるためである。尚、図15は、スキャンパスの接続関係を簡易的に模したものであり、F/Fの端子や配線、F/F以外のセルなどその他の構成要素が省略して記載されている。
情報処理装置10におけるスキャングループ作成部103は、F/Fをグループへ割り振る方法として、例えば、1つの領域内に存在するスキャンパス接続対象のF/Fを、各クラスタ内のF/Fの数がほぼ等しく(略同一に)なるように複数のクラスタに分ける。つまり、スキャングループ作成部103は、電源構造解析/スキャン分割領域決定部102が12分割した領域ごとに、F/Fの数が略同一になるように、当該F/Fをクラスタ(所定のグループ)に割り振る。
ここで、1つの領域内のクラスタの全数は、F/Fの全数より少ない値であれば特に制約はされないが、例えば、4〜6程度の値が望ましい。それは、効果的にIRドロップを削減するためである。
図16乃至図20に示すように、本例では、例えば、1つの領域内のクラスタ数=2として説明する。図16に示すように、本例では、F/Fをクラスタに割り振る(分割する)方法として、分割された領域内の上下方向同士でF/Fを括って(割り振って)いる。図16に示すように、内部領域での番号9の領域(以下、第9領域と記載する)には、A乃至DのF/Fが存在する。スキャングループ作成部103は、例えば、第9領域内での2つのクラスタに、それぞれAとCのF/Fと、BとDのF/Fを割り振る。
また、クラスタにF/Fを割り振る方法としては、分割された領域内の左右方向で近いもの同士を括っても良いし、左下から見て近いものから順に位置するF/Fについて番号を付けて割り振っても良い。クラスタに割り振る方法に関しては、特に制約されない。
次に、スキャングループ作成部103は、それらクラスタをLSI領域全体に対して複数のグループに編成する(割り振る)。各領域内のクラスタ数とスキャンパス経路数は同じであるので、グループ数と1つの領域内のクラスタ数を同じにする場合は、各領域内の2つのクラスタに対し番号1、2を付与し、さらに同じ番号のクラスタを同一のグループに分類する。図17に示すように、スキャングループ作成部103は、例えば、第9領域内でAとCのF/Fを有するクラスタをグループ1に、BとDのF/Fのクラスタを有するグループ2にそれぞれ編成する。
尚、スキャングループ作成部103は、グループ数が1つの領域内(例えば、第9領域内)のクラスタ数より多い場合は、同一領域内で同じグループのクラスタが存在しないように編成する。クラスタをグループに編成する方法に関しては、同一領域内で同じグループのクラスタが存在しない限り、特に制約されない。
図18は、グループ数が3の場合の例を示す。図18に示すように、スキャングループ作成部103は、例えば、第1領域乃至第4領域に存在する全クラスタを、第1領域の左下に存在するクラスタから第4領域の方向へ(右側へ)順にグループ1、グループ2及びグループ3と編成しても良い。図18に示すように、スキャングループ作成部103は、第5領域乃至第8領域及び第9領域乃至第12領域に存在する全クラスタに対しても、第1領域乃至第4領域へのグループ編成と同様の方法でグループ編成する。また、スキャングループ作成部103は、例えば、第9領域、第5領域及び第1領域に存在する全クラスタを第9領域の左上から下方向へ順にグループを変えながらグループを編成しても良い。
次に、スキャンパス構成部104は、スキャングループ作成部103によって作成されたスキャンパスのグループ情報を参照し、同じグループ内のF/Fについてスキャンパスを接続した経路に関するスキャン接続情報を生成し、そのスキャン接続情報で論理接続情報201を更新する。図19に示すように、スキャンパス構成部104は、経路1についてはグループ1内のF/Fを、経路2についてグループ2内のF/Fを用いてスキャンパスを接続する。図19及び図20に示すように、スキャンパスとは、例えば、始点から終点までF/Fを接続するパス(経路)である。図19及び図20に示すように、例えば、スキャンパスの始点、終点は、外部パッドに接続され、外部パッドを経由してLSIをテストするためのテスタなどに接続される。外部パッドは、例えば、電源パッド、Gndパッドを含む。
図19が示すように、スキャンパス構成部104は、例えば、第9領域のAとCのF/F(グループ1)を経路1として、スキャンパスを接続している。図20に示すように、スキャンパス構成部104は、例えば、第9領域のBとDのF/F(グループ2)を経路2として、スキャンパスを接続している。スキャンパス構成部104は、図19及び図20に示すスキャン接続情報で(論理接続情報201)を更新する。つまり、スキャンパス構成部104は、接続したフリップフロップの経路であるスキャンパスに関する情報を記憶するメモリ200(記憶部)に対して、所定のグループごとにF/Fを接続することに応じて、メモリ200のスキャンパスに関する情報を更新する。
スキャンパス構成部104は、例えば、メモリ200にある論理接続情報201を新たな論理接続情報201(図19及び図20に示すスキャン接続情報)に更新する。また、情報処理装置10は、例えば、市販のCADツールを用いてスキャンパスを接続することができる。
次に、論理接続情報出力部105は、スキャンパス構成部104により更新された論理接続情報201を出力する。論理接続情報出力部105は、例えば、更新したスキャンパス接続情報(論理接続情報201)を出力するまた、上記一連の処理(S101乃至S105)は、制御部106により制御される。また、制御部106は、例えば、所定のグループごとに接続したスキャンパスのそれぞれを、異なるタイミングで動作させても良い。
以上で、本発明の第1の実施形態における情報処理装置10の動作が終了する。
本発明の第1の実施形態における情報処理装置10において、情報入力部101には情報を入力される。電源構造解析/スキャン分割領域決定部102は、LSIの電源構造を解析し、スキャンパスを分割の元となる複数の領域を決定する。スキャングループ作成部103は、スキャン分割領域内に配置されているスキャンフリップフロップを複数のグループに分割する。スキャンパス構成部104は、グループ内のF/Fについてスキャンパスを接続し、論理接続情報201を更新する。論理接続情報出力部105は、更新された論理接続情報201を出力する。そのため、情報処理装置10は、LSIテスト時におけるIRドロップ起因による回路誤作動の可能性を低減し、また、パタンの組み合わせとタイミングによらずIRドロップを抑制できる。
また、本発明の第1の実施形態における情報処理装置10は、図19及び図20に示すように、例えば、お互いのスキャンパス経路が互いに交錯する形で接続する。これにより、デカップリングキャパシタを本発明の第1の実施形態における情報処理装置10が有するスタンダードセルの空き領域に配置すると、別々のスキャンパス経路の近傍に配置される同じデカップリングキャパシタからの充放電機能を利用することができ、LSIテスト時におけるIRドロップを抑止する効果が相対的に高くなる。ここで、デカップリングキャパシタは、例えば、キャパシタが持つ充放電機能を利用し、LSIの電源端子を結ぶ電源配線に発生する電圧変動を吸収するために、電源ラインに配置するキャパシタを示す。
<第2の実施形態>
本発明を実施するための第2の形態における情報処理装置1000の構成について、図面を参照して説明する。なお、本発明の第2の実施形態において、本発明の第1の実施形態と同様の構成については、説明を省略する。
図21は、本発明の第2の実施形態における、情報処理装置1000の構成例を示す図である。図21に示すように、情報処理装置1000は、LSIの電源構造をLSIの回路情報に基づいて解析して、所定の単位領域を算出し、LSIの内部領域を、算出した所定の単位領域に基づいて分割する決定部1020と、分割されたLSIの内部領域内にある複数のフリップフロップを、決定部1020が分割した領域ごとに所定のグループに割り振る作成部1030と、割り振られた所定のグループごとにフリップフロップの接続経路を含むスキャンパスに関する情報を出力する構成部1040とを含む。
なお、第2の実施形態における決定部1020と、作成部1030と、構成部1040とは、それぞれ、上記の実施形態における電源構造解析/スキャン分割領域決定部102と、スキャングループ作成部103と、スキャンパス構成部104とに対応する。
上記構成を有する情報処理装置1000は、LSIの電源構造を前記LSIの回路情報に基づいて解析して所定の単位領域を算出し、前記LSIの内部領域を前記単位領域に基づいて分割し、前記LSIの内部領域内にある複数のフリップフロップを前記所定のグループに割り振り、前記所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する。そのため、情報処理装置1000は、LSIテスト時におけるIRドロップ起因による回路誤作動の可能性を低減し、また、パタンの組み合わせとタイミングによらずIRドロップを抑制できる。
<第3の実施形態>
本発明の第3の実施形態について説明する。第3の実施形態において、情報処理装置10のコンピュータ、CPU(Central Processing Unit)又はMPU(Micro−Processing Unit)等は、上述した各実施形態の機能を実現するソフトウェア(プログラム)を実行する。
本発明の第3の実施形態において、情報処理装置10は、例えばCD−R(Compact Disc Recordable)等の各種記憶媒体又はネットワーク30を介して、上述した各実施形態の機能を実現するソフトウェア(プログラム)を取得する。情報処理装置10が取得するプログラム、又は、該プログラムを記憶した記憶媒体は、本発明を構成することになる。なお、該ソフトウェア(プログラム)は、例えば、情報処理装置10に含まれる所定の記憶部に、予め記憶されていても良い。
情報処理装置10のコンピュータ、CPU又はMPU等は、取得したソフトウェア(プログラム)のプログラムコードを読み出して実行する。したがって、当該情報処理装置10は、上述した各実施形態における情報処理装置10の処理と同一の処理を実行する。
本発明の第3の実施形態によれば、情報処理装置10のコンピュータ、CPU又はMPU等に実現するためのプログラムといった用途に適用できる。
以上、実施形態を用いて本願発明を説明したが、本願発明は、上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
[付記1]
LSIの電源構造を前記LSIの回路情報に基づいて解析して、所定の単位領域を算出し、前記LSIの内部領域を、前記算出した前記所定の単位領域に基づいて分割する決定部と、
前記分割されたLSIの内部領域内にある複数のフリップフロップを、前記決定部が分割した領域ごとに所定のグループに割り振る作成部と、
前記割り振られた所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する構成部と、
を含む情報処理装置。
[付記2]
前記電源構造は、前記電源構造に対して電流を供給する複数の電源パッドを含み、
前記決定部は、前記複数の電源パッドからの距離が等しくなるような位置に境界線を設定し、前記境界線で区切られた領域を前記所定の単位領域とする付記1に記載の情報処理装置。
[付記3]
前記作成部は、前記決定部が分割した領域ごとに、前記フリップフロップの数が略同一になるように、前記フリップフロップを前記所定のグループに割り振る付記1又は2に記載の情報処理装置。
[付記4]
前記作成部は、前記分割されたLSIの内部領域内にある前記フリップフロップを、前記決定部が分割した領域ごとに複数のクラスタに割り振り、前記クラスタを前記所定のグループに割り振る付記1乃至3のいずれか1項に記載の情報処理装置。
[付記5]
前記作成部は、前記決定部が分割した領域のうち少なくとも1つの領域内にある前記クラスタを、同一の前記所定のグループへ割り振らない付記1乃至4のいずれか1項に記載の情報処理装置。
[付記6]
前記構成部が出力する前記スキャンパスに関する情報を記憶する記憶部と、
前記構成部は、前記所定のグループごとに前記フリップフロップを接続することに応じて、前記記憶部の前記スキャンパスに関する情報を更新する付記1乃至5のいずれか1項に記載の情報処理装置。
[付記7]
前記所定のグループごとに接続したスキャンパスのそれぞれを、異なるタイミングで動作させる制御部をさらに有する付記1乃至6のいずれか1項に記載の情報処理装置。
[付記8]
LSIの電源構造を前記LSIの回路情報に基づいて解析して所定の単位領域を算出し、
前記LSIの内部領域を前記単位領域に基づいて分割し、
前記LSIの内部領域内にある複数のフリップフロップを前記所定のグループに割り振り、前記所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力するスキャンパス接続方法。
[付記9]
前記電源構造は、前記電源構造に対して電流を供給する複数の電源パッドを含み、
前記複数の電源パッドからの距離が等しくなるような位置に境界線を設定し、前記境界線で区切られた領域を前記所定の単位領域とする付記8に記載のスキャンパス接続方法。
[付記10]
前記分割した領域ごとに、前記フリップフロップの数が略同一になるように、前記フリップフロップを前記所定のグループに割り振る付記8又は9に記載のスキャンパス接続方法。
[付記11]
前記分割されたLSIの内部領域内にある前記フリップフロップを、前記分割した領域ごとに複数のクラスタに割り振り、前記クラスタを前記所定のグループに割り振る付記8乃至10のいずれか1項に記載のスキャンパス接続方法。
[付記12]
前記分割した領域のうち少なくとも1つの領域内にある前記クラスタを、同一の前記所定のグループへ割り振らない付記8乃至11のいずれか1項に記載のスキャンパス接続方法。
[付記13]
前記スキャンパスに関する情報を記憶し、
前記所定のグループごとに前記フリップフロップを接続することに応じて、前記記憶した前記スキャンパスに関する情報を更新する付記8乃至12のいずれか1項に記載のスキャンパス接続方法。
[付記14]
前記所定のグループごとに接続したスキャンパスのそれぞれを、異なるタイミングで動作させる付記8乃至13のいずれか1項に記載のスキャンパス接続方法。
[付記15]
LSIの電源構造を前記LSIの回路情報に基づいて解析して所定の単位領域を算出する処理と、
前記LSIの内部領域を前記単位領域に基づいて分割する処理と、
前記LSIの内部領域内にある複数のフリップフロップを前記所定のグループに割り振り、前記所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する処理と、
をコンピュータに実行させるプログラム。
[付記16]
前記電源構造は、前記電源構造に対して電流を供給する複数の電源パッドを含み、
前記複数の電源パッドからの距離が等しくなるような位置に境界線を設定し、前記境界線で区切られた領域を前記所定の単位領域とする処理を含む付記15に記載のプログラム。
[付記17]
前記分割した領域ごとに、前記フリップフロップの数が略同一になるように、前記フリップフロップを前記所定のグループに割り振る処理を含む付記15又は16に記載のプログラム。
[付記18]
前記分割されたLSIの内部領域内にある前記フリップフロップを、前記分割した領域ごとに複数のクラスタに割り振り、前記クラスタを前記所定のグループに割り振る処理を含む付記15乃至17のいずれか1項に記載のプログラム。
[付記19]
前記分割した領域のうち少なくとも1つの領域内にある前記クラスタを、同一の前記所定のグループへ割り振らない処理を含む付記15乃至18のいずれか1項に記載のプログラム。
[付記20]
前記スキャンパスに関する情報を記憶する処理と、
前記所定のグループごとに前記フリップフロップを接続することに応じて、前記記憶した前記スキャンパスに関する情報を更新する処理を含む付記15乃至19のいずれか1項に記載のプログラム。
[付記21]
前記所定のグループごとに接続したスキャンパスのそれぞれを、異なるタイミングで動作させる処理を含む付記15乃至20のいずれか1項に記載のプログラム。
1 CPU
2 RAM
3 記憶装置
4 通信インターフェース
5 入力装置
6 出力装置
10 情報処理装置
101 情報入力部
102 電源構造解析/スキャン分割領域決定部
103 スキャングループ作成部
104 スキャンパス構成部
105 論理接続情報出力部
106 制御部
200 メモリ
201 論理接続情報
202 配置配線情報
1000 情報処理装置
1020 決定部
1030 作成部
1040 構成部

Claims (10)

  1. LSIの電源構造を前記LSIの回路情報に基づいて解析して、所定の単位領域を算出し、前記LSIの内部領域を、前記算出した前記所定の単位領域に基づいて分割する決定部と、
    前記分割されたLSIの内部領域内にある複数のフリップフロップを、前記決定部が分割した領域ごとに所定のグループに割り振る作成部と、
    前記割り振られた所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する構成部と、
    を含む情報処理装置。
  2. 前記電源構造は、前記電源構造に対して電流を供給する複数の電源パッドを含み、
    前記決定部は、前記複数の電源パッドからの距離が等しくなるような位置に境界線を設定し、前記境界線で区切られた領域を前記所定の単位領域とする請求項1に記載の情報処理装置。
  3. 前記作成部は、前記決定部が分割した領域ごとに、前記フリップフロップの数が略同一になるように、前記フリップフロップを前記所定のグループに割り振る請求項1又は2に記載の情報処理装置。
  4. 前記作成部は、前記分割されたLSIの内部領域内にある前記フリップフロップを、前記決定部が分割した領域ごとに複数のクラスタに割り振り、前記クラスタを前記所定のグループに割り振る請求項1乃至3のいずれか1項に記載の情報処理装置。
  5. 前記作成部は、同一の前記分割した領域内にある前記複数のクラスタを、同一のグループへ割り振らない請求項に記載の情報処理装置。
  6. 前記構成部が出力する前記スキャンパスに関する情報を記憶する記憶部をさらに備え
    前記構成部は、前記所定のグループごとに前記フリップフロップを接続することに応じて、前記記憶部の前記スキャンパスに関する情報を更新する請求項1乃至5のいずれか1項に記載の情報処理装置。
  7. 前記所定のグループごとに接続したスキャンパスのそれぞれを、異なるタイミングで動作させる制御部をさらに有する請求項1乃至6のいずれか1項に記載の情報処理装置。
  8. LSIの電源構造を前記LSIの回路情報に基づいて解析して所定の単位領域を算出し、
    前記LSIの内部領域を前記単位領域に基づいて分割し、
    前記LSIの内部領域内にある複数のフリップフロップを前記所定のグループに割り振り、前記所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力するスキャンパス接続方法。
  9. 前記電源構造は、前記電源構造に対して電流を供給する複数の電源パッドを含み、
    前記複数の電源パッドからの距離が等しくなるような位置に境界線を設定し、前記境界線で区切られた領域を前記所定の単位領域とする請求項8に記載のスキャンパス接続方法。
  10. LSIの電源構造を前記LSIの回路情報に基づいて解析して所定の単位領域を算出する処理と、
    前記LSIの内部領域を前記単位領域に基づいて分割する処理と、
    前記LSIの内部領域内にある複数のフリップフロップを前記所定のグループに割り振り、前記所定のグループごとに前記フリップフロップの接続経路を含むスキャンパスに関する情報を出力する処理と、
    をコンピュータに実行させるプログラム。
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