JP2012007910A

JP2012007910A - 半導体集積回路装置

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Publication number: JP2012007910A
Application number: JP2010141866A
Authority: JP
Inventors: Kenta Goto; 健太五島; Kazufumi Komura; 一史小村; Hirohisa Nishiyama; 裕久西山; Katsumi Furukawa; 勝美古川; Kanta Yamamoto; 幹太山本; Takayoshi Nakamura; 孝好中村; Tatsu Yasuda; 達安田; Keiichi Fujimura; 恵一藤村; Koji Matsubara; 浩二松原; Yoshihiro Io; 善浩井尾
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-06-22
Filing date: 2010-06-22
Publication date: 2012-01-12

Abstract

【課題】レギュレータ内蔵の半導体集積回路（チップ）に対して、スキャン試験を行う場合、チップの活性化率が非常に高くなるため、ＩＲドロップにより、正しいテスト結果を得ることが出来ない。
【解決手段】チップの有するスキャンチェイン群を複数の回路ブロックに分割する。スキャン試験を行う前に、該回路ブロックへ電圧を供給し、各回路ブロックの入力電圧と予め定められる基準電圧を比較し、入力電圧が低い回路ブロックが存在する場合、いずれかの回路ブロックへのテストクロックの供給を遮断する。これにより、レギュレータの電力駆動力に応じた分だけの回路ブロックをスキャン試験することが可能となる。
【選択図】図３

Description

この発明は、半導体集積回路装置に関する。特にレギュレータ内蔵の半導体集積回路のスキャン試験時に係る発明である。

フリップフロップを多数そなえる半導体集積回路（以下、チップと呼ぶ）のテスト手法として、スキャン試験が用いられる場合がある。スキャン試験を行うためには、チップ内のフリップフロップ群をシリアルに接続し、該フリップフロップ群をチップの入出力端子からフリップフロップを制御及び観測できるようなスキャンチェインと呼ばれる経路を設ける必要がある。図１に示す様に、レギュレータＲを内蔵するチップに対してスキャン試験を行う場合、通常動作時と同様、チップに内蔵されたレギュレータが回路全体に対して電源供給を行う。

レギュレータ内蔵のチップを用い、スキャン試験において低電圧評価を行う場合、以下のような問題が生じる。図２に示す様に、レギュレータは出力電圧Ｖｄｓが一定値（Ｖｄｓ０）以下になると供給可能な電流量Ｉｄｓが大幅に低下する。低電圧での試験時に、このように供給する電流量が低下すると、スキャンチェイン全体を動作させることが出来なくなり、正常にスキャン試験を行えなくなってしまう。

かかる問題を解決するために、以下のような方法が知られている。１つのスキャンチェインに接続される１つのクロックツリーを複数のサブクロックツリーに分割する。独立してオン／オフするテストクロックを、サブクロックツリー毎に供給することで、各サブクロックツリーに対応する回路領域を独立にテストすることが可能となる。これにより、電源の電圧降下、電源ノイズを抑止することが可能となり、フリップフロップの誤動作を防止することができる。（特許文献１）

特開２００９−１０９１９２号

例えばレギュレータの駆動能力は製造ばらつきにより変化する。従来技術を用いた場合、レギュレータの駆動能力が製造ばらつきにより最低となった場合にも、一の回路領域を駆動できる様に領域分割を行う必要がある。この場合、該分割された領域のうち２以上の領域を駆動可能な程度にレギュレータの駆動能力が高い場合であっても、１つの領域毎にスキャンテストを行うことになるため、必要とされる以上に試験時間が長くなる。

半導体集積回路装置であって、複数のフリップフロップを備える回路ブロックと、回路ブロックへ独立してテストクロック信号を供給するクロック供給経路と、クロック供給経路から回路ブロックへの前記テストクロック信号の供給を遮断するスイッチと、回路ブロックに入力される電圧と基準電圧とを比較する比較器と、比較器の出力に応じて前記スイッチを制御するスイッチ選択部とを有することを特徴とする。

チップの有するフリップフロップからなるスキャンチェインを複数の領域、即ち、複数の回路ブロックに分割する。そして、各回路ブロックへ電圧ドロップ検出機能を搭載する。各回路ブロックへレギュレータから電力を供給し、各回路ブロックの入力電圧を比較回路により基準電圧値と比較し電圧ドロップを検出する。電圧ドロップの検出結果に基づいて、同時に試験を行う一又は複数の回路ブロックを決定する。これにより、分割試験の回数を、チップに内蔵されるレギュレータの駆動能力に応じ最適化することが可能となる。即ち、低電圧でのスキャンテストにおいて、正しいテスト結果を得ると同時に、レギュレータの駆動能力が十分あるときの試験時間の増大を抑えることが可能となる。

従来のレギュレータ内蔵型チップレギュレータの出力電圧・電流特性第１実施例に係るテスタとチップの接続方法第１実施例に係るクロック制御回路の回路図第１実施例に係るクロック制御回路のタイミングチャート第１実施例に係るスイッチ選択回路の回路図第１実施例に係るカウンタ回路の回路図第１実施例に係るカウンタ回路のタイミングチャート第１実施例に係るデコーダ回路の真理値表第１実施例に係る加算回路の回路図第１実施例に係る加算回路の真理値表第１実施例に係る選択回路の回路図第１実施例に係る選択回路の真理値表第１実施例の動作フローＩＲドロップの時間特性図第２実施例の動作フロー第３実施例の動作フロー第４実施例に係るカウント回路の回路図第４実施例に係るカウント回路のタイミングチャート第５実施例の具体的な例を示す概念図第６実施例の具体的な例を示す概念図第７実施例の具体的な例を示す概念図

＜第１実施例＞
図３に本実施例におけるスキャン試験に係るチップの回路及びテスタとの接続を示す。レギュレータＲの備える比較回路の入力端子（＋）には、電源電圧ＶＤＤが、反転入力端子（−）には、制御電圧Ｖｃｔｒｌが入力される。オペアンプＯＰの出力は、レギュレータＲの備えるＦＥＴのゲートに入力される。レギュレータＲの備えるＦＥＴのソースは電圧源ＶＤＤに接続される。該ＦＥＴのドレインは、スキャンチェイン群が分割された回路ブロック０（ＢＬＫ０）乃至回路ブロック３（ＢＬＫ３）へと接続され、電流を供給する。なお、本実施例において、回路ブロックを４個としてスキャンチェイン群を分割しているが、当然任意の数に分割した場合であっても、本実施例の奏する作用効果は得ることが可能である。

各回路ブロックＢＬＫ０乃至ＢＬＫ３に、比較回路ＣＰ０乃至ＣＰ３を設け、各回路ブロックへの入力電圧と基準電圧Ｖｒｅｆを比較する。比較回路ＣＰ０乃至ＣＰ３の出力信号ＣＯＭＰ０乃至ＣＯＭＰ３をクロック制御回路ＣＣへ入力する。クロック制御回路ＣＣは入力された信号に基づき、スイッチ制御信号ＳＷ０乃至ＳＷ３を出力し、各回路ブロックへのテストクロック信号ＣＬＫの入力を制御するスイッチＳＷＴ０乃至ＳＷＴ３のオンオフを制御する。

クロック制御回路ＣＣは、スイッチ制御信号ＳＷ０乃至ＳＷ３をテスタＴに出力する。テスタＴは、入力されたスイッチ制御信号ＳＷ０乃至ＳＷ３に基づき、テストパタンを回路ブロックＢＬＫ０乃至ＢＬＫ３へ信号Ｓｉｎとして入力し、出力される信号Ｓｏｕｔの期待値判定を行い、回路ブロックＢＬＫ０乃至ＢＬＫ３の不具合の有無を検査する。

図４にクロック制御回路ＣＣの具体的な例を示す。また、図５にクロック制御回路ＣＣが動作する際のタイミングチャートを示す。クロック制御回路ＣＣには、クロック制御期間と測定期間を交替させるタイミング信号ＴＭが外部から入力される。クロック制御回路ＣＣは、タイミング信号ＴＭがローレベルの間、電圧ドロップを検出し、クロックを供給する回路ブロックを選択する。クロック制御回路ＣＣは、タイミング信号ＴＭがハイレベルの間、クロック制御期間において選択された回路ブロックに対して、クロックを供給し、テスタＴによる試験を行う。

タイミング信号ＴＭがローレベルの期間、即ちクロック制御期間は、クロック制御回路ＣＣによる回路ブロックの選択が確実に終了する程度に長くとればよい。あるいは、後述する信号ｃｓを外部に存在するテスタＴに入力し、回路ブロックの選択の終了後にタイミング信号ＴＭがローレベルからハイレベルに遷移するように制御する。

クロック制御回路ＣＣに入力された信号ＣＯＭＰ０乃至ＣＯＭＰ３は、レジスタｒｅｇＡ０乃至ｒｅｇＡ３に入力され、その値が保持される。テストクロック信号ＴＣＫが入力されるとレジスタｒｅｇＡ０乃至ｒｅｇＡ３は保持する値を信号として出力する。レジスタｒｅｇＡ０乃至ｒｅｇＡ３から出力される信号は、クロック制御回路ＣＣの外部に存在するスイッチＳＷＴ０乃至ＳＷＴ３のオンオフを制御する信号であるＳＷ０乃至ＳＷ３とＯＲ回路により論理和が取られる。

該ＯＲ回路の出力の全てをＡＮＤ回路に入力し、論理積を取り、信号ｃｓとしてセレクタＳＬに出力する。これにより、該ＯＲ回路の出力のうち一つでもローレベル出力の信号が存在する場合、該ＡＮＤ回路の出力信号ｃｓはローレベル出力となる。即ち、現在クロックを供給している回路ブロックのうち一つでも入力電圧が基準電圧より低い場合、該ＡＮＤ回路の出力はローレベルとなる。
該ＡＮＤ回路の出力がハイレベルからローレベルとなった場合、セレクタＳＬは入力端子０に入力されるテストクロック信号ＴＣＫをスイッチ選択回路ＳＣのＣＯＵＮＴ端子に入力する。

スイッチ選択回路ＳＣを図６に示す。スイッチ選択回路ＳＣはＣＯＵＮＴ端子に入力される信号、後述する加算回路ＡＤＤの出力信号、及び、タイミング信号ＴＭが入力されるカウンタ回路ＣＮＴを備える。又、スイッチ選択回路ＳＣは、カウンタ回路ＣＮＴから入力される信号をデコードするデコーダ回路ＤＥＣを備える。又、スイッチ選択回路ＳＣは、デコーダ回路ＤＥＣ及び後述するレジスタｒｅｇＣ０乃至ｒｅｇＣ３からの出力信号が入力されるセレクタ回路ＳＥＬを備える。又、スイッチ選択回路ＳＣは、後述するレジスタｒｅｇＣ０乃至ｒｅｇＣ３の出力信号が入力される加算回路ＡＤＤを備える。

カウンタ回路ＣＮＴの回路図を図７に、タイミングチャートを図８に示す。タイミング信号ＴＭがローレベルの間に、ＣＯＵＮＴ端子にパルスが入力されると、デコーダ回路ＤＥＣへ出力される信号ｃｎｔ０及びｃｎｔ１の示す値が１ずつ減少する。ここで、カウンタ回路ＣＮＴは、０から回路ブロックの個数まで、カウント可能な回路であるとする。なお、その初期値は未測定の回路ブロックの個数引く１であるとし、クロック信号が入力されると保持する値が１減じられる。また、クロック制御回路ＣＣを外部から制御し、クロック制御期間と測定期間を交替させるタイミング信号ＴＭの反転入力がカウンタＣＴにリセット信号として入力される。これにより、測定期間が終了し、クロック制御期間に移行するタイミングで、カウンタＣＴの保持する値は初期値にリセットされる。

デコーダ回路ＤＥＣは、カウンタ回路ＣＮＴより入力された信号ｃｎｔ０及びｃｎｔ１を図９に示す真理値表に基づきデコードし、信号ｄｅｃ０乃至ｄｅｃ３としてセレクタ回路ＳＥＬへと出力する。

加算回路ＡＤＤの回路図を図１０に、真理値表を図１１に示す。加算回路ＡＤＤは４つの半加算器ＨＡと３つのインバータとＯＲ回路を備える。後述するレジスタｒｅｇＣ０乃至ｒｅｇＣ３はテストが完了した回路ブロックＢＬＫ０乃至ＢＬＫ３に応じて信号を出力する。加算回路ＡＤＤには、レジスタｒｅｇＣ０乃至ｒｅｇＣ３から信号が入力され、何個の回路ブロックが未計測であるかを信号ａｄｄ０とａｄｄ１としてカウンタ回路ＣＮＴへ出力する。

セレクタ回路ＳＥＬの回路図を図１２に、真理値表を図１３に示す。セレクタ回路ＳＥＬは複数のセレクタを備える。セレクタ回路ＳＥＬには、レジスタｒｅｇＣ０乃至ｒｅｇＣ３より入力される試験済みの回路ブロックの情報と、デコーダ回路ＤＥＣより信号ｄｅｃ０乃至ｄｅｃ３として入力されるスイッチをオンにし、動作させるべき回路ブロックの個数に係る情報が入力される。該入力された情報に基づき、セレクタ回路ＳＥＬは、導通状態とするスイッチを選択し、スイッチ制御信号ＳＷ０乃至ＳＷ３を出力する。

レジスタｒｅｇＢ０乃至ｒｅｇＢ３のクロック端子へと入力されるタイミング信号ＴＭは、チップの測定期間開始時に１となる。これにより、レジスタｒｅｇＢ０乃至ｒｅｇＢｘは、測定期間開始時に入力されているＳＷ制御信号ＳＷ０乃至ＳＷ３を保持する。

レジスタｒｅｇＣ０乃至ｒｅｇＣ３は自身の出力と、レジスタｒｅｇＢ０乃至ｒｅｇＢ３の出力のＯＲ回路による論理和を入力信号とし、タイミング信号ＴＭのインバータによる反転信号がクロック信号として入力される。レジスタｒｅｇＣ０乃至ｒｅｇＣ３は、一度でもレジスタｒｅｇＢ０乃至ｒｅｇＢ３の出力が１になれば、対応するレジスタｒｅｇＣ０乃至ｒｅｇＣ３は１を保持する。即ち、ｎを０から３のうちの任意の数とすると、回路ブロックｎ（ＢＬＫｎ）のテスタＴによる検査が終了すると対応するレジスタｒｅｇＣｎは１を保持する。

本実施例に係る動作フローを図１４に示す。試験開始（Ｓ０）後、テスタに内蔵されるスキャンシフト回路を動作させる（Ｓ２）。各ブロックの電圧を基準電圧値と比較する（Ｓ４）。比較した結果、比較回路ＣＰ０乃至ＣＰ３の何れか一つ以上の出力がローレベルである場合（Ｓ６：Ｎｏ）、ＣＬＫ制御回路ＣＣによるスイッチＳＷＴ０乃至ＳＷＴ３の制御により、いずれか一つの回路ブロックへのテストクロック信号ＣＬＫの供給を停止する（Ｓ８）。そして、再度回路動作を行い、各回路ブロックの電圧を基準電圧値と比較する（Ｓ２、Ｓ４）。

比較回路ＣＰ０乃至ＣＰ３の出力が全てハイレベルである場合（Ｓ６：Ｙｅｓ）、テスタＴは、タイミング信号ＴＭがハイレベルとなると、回路ブロックＢＬＫ０乃至ＢＬＫ３へ試験パターンを入力する（Ｓ１０）。テストクロック信号ＣＬＫが入力されている回路ブロックについてのみ、出力信号Ｓｏｕｔの期待値判定を行う（Ｓ１２）。全回路ブロックについて試験を行っていない場合（Ｓ１４：Ｎｏ）、試験済みの回路ブロックへのテストクロック信号ＣＬＫの供給を停止し、未試験の回路ブロックに対してテストクロック信号ＣＬＫを供給し（Ｓ１６）、再度回路動作を行い、各回路ブロックの電圧を基準電圧値と比較する（Ｓ２、Ｓ４）。全ての回路ブロックについて試験を完了した場合（Ｓ１４：Ｙｅｓ）、試験を終了する（ＳＥ）。

図１５に、スキャン試験時における各回路ブロックに入力される電圧の定性的な時間変化を示す。スキャン試験では、テスタＴから回路ブロックへのデータ入力を行うスキャンシフト動作と回路ブロックからのデータ出力をテスタＴにより検査するキャプチャ動作を繰り返し実行する。スキャン試験開始時の回路ブロックに入力される電圧値は電源電圧の電圧値ＶＤＤに等しい。スキャン試験開始後、チップ内部の電源配線における電圧降下、すなわちＩＲドロップが発生する。チップ外部からチップへの電力供給が間に合わないため、数回目のスキャンシフト動作において、電圧降下が最大となる。図１４に示す例では、５回目のスキャンシフト動作以後、定常的な電圧値となり、周期的な変化を繰り返す。

基準電圧値Ｖｒｅｆをスキャンチェインが正常に動作可能な電圧値として設定する。かかる場合において、電圧降下が最大となる時点における回路ブロックに供給される電圧が、基準電圧値Ｖｒｅｆを上回るか否かを比較回路ＣＰ０乃至ＣＰ３により検出する。該検出結果に基づき、同時に試験可能な回路ブロック数を判断可能である。

また、回路ブロックに供給される電圧と基準電圧値Ｖｒｅｆとの比較回路ＣＰ０乃至ＣＰ３による比較は、回路ブロックに入力される電圧が定常的な電圧値となった後に行ってもよい。かかる場合においては、テスタＴによる期待値比較は、回路ブロックに入力される電圧が定常的な電圧値となった後に行う。回路ブロックに入力される電圧が定常的な電圧値となるまで、テスタＴは回路ブロックへダミーのテストパタンを流し、期待値比較を行わないこととする。

＜第２実施例＞
第２実施例は、クロック制御回路ＣＣのスイッチ選択回路ＳＣを除き、第１実施例と回路構成は同じである。第２実施例においては、クロックを供給するブロックを一ずつ増やすことで、レギュレータＲが同時に電力を供給可能な回路ブロック数を割り出し、同時に電力を供給可能な回路ブロックにクロックを供給しスキャン試験を行う。

第２実施例の動作フローを図１６に示す。試験開始（Ｓ２００）後、クロック制御回路を制御することで、試験を行っていない回路ブロックに対してクロックを供給する（Ｓ２０２）。なお、試験開始直後は、全ての回路ブロックについて、試験は当然行われていない。回路を動作させ（Ｓ２０４）、動作時の各回路ブロックの電圧を基準電圧と比較する（Ｓ２０６）。比較した結果全ての比較回路からの出力が全てハイレベルの場合（Ｓ２０８：Ｙｅｓ）は、クロック供給を行っていない未試験回路ブロックのうちさらに一つの回路ブロックに対してクロックを供給し（Ｓ２１０）、ステップＳ２０４に戻り回路を動作させる。ステップＳ２０６による比較の結果、全ての比較回路からの出力がハイレベルとならなかった場合（Ｓ２０８：Ｎｏ）、最後にステップＳ２１０でクロックを供給した回路ブロックのクロック入力を停止する（Ｓ２１２）。ステップＳ２１２の後、試験パターンを入力する（Ｓ２１４）。そして、クロックが入力されている回路ブロックについてのみ期待値判定を行う（Ｓ２１６）。ステップＳ２１６の後、全ての回路ブロックを試験しているかどうか判断し（Ｓ２１８）、未試験の回路ブロックが存在する場合（Ｓ２１８：Ｎｏ）は、ステップＳ２０２の処理に戻る。全ての回路ブロックについて試験が終了している場合（Ｓ２１８：Ｙｅｓ）、試験を終了する（Ｓ２Ｅ）。

第２実施例を用いた場合、チップの有する回路ブロックの数に比して、チップに内蔵されるレギュレータＲが少数の回路ブロックのみしか駆動できない場合、第１実施例と比較して、クロックを供給すべき回路ブロックの割り出しが速やかに行うことが可能となる。

＜第３実施例＞
第３実施例は、クロック制御回路ＣＣのスイッチ選択回路ＳＣを除き、第１実施例及び第２実施例と回路構成は同じである。全回路ブロックについてスキャン試験を実施できるように、スキャン試験開始前に動作可能な回路ブロックの組み合わせを検出及び決定する。該決定された回路ブロックの組み合わせを用いて、スキャン試験を行う。

第３実施例の動作フローを図１７に示す。試験開始（Ｓ３００）後、回路ブロックを選択する（Ｓ３０２）。選択した回路ブロックへテストクロック信号を供給する（Ｓ３０４）。ステップＳ３０４の後、スキャンシフト動作を実行し（Ｓ３０６）、各回路ブロックの電圧を基準電圧と比較する（Ｓ３０８）。比較した結果、全ての比較回路の出力がハイレベルである場合（Ｓ３１０：Ｙｅｓ）、現在の回路ブロックの組み合わせで試験が可能であることを意味する。クロック制御回路ＣＣは、同時に試験が可能である回路ブロックの現在の組み合わせを記憶する（Ｓ３１４）。また、比較した結果、一以上の比較回路の出力がローレベルである場合（Ｓ３１０：Ｎｏ）、現在の回路ブロックの組み合わせで試験は不可能であることを意味する。クロック制御回路は試験が不可能な回路ブロックの現在の組み合わせを記憶する（Ｓ３１２）。ステップＳ３１２の後、ステップＳ３０２へと戻る。ステップＳ３１４の後、チップの有する全回路ブロックが試験対象とされたか否かを判断する（Ｓ３１６）。全回路ブロックが試験対象とされていないと判断された場合（Ｓ３１６：Ｎｏ）、ステップＳ３０２に戻り、再度ブロック選択を行う。

全ブロックが試験対象とされたと判断された場合（Ｓ３１６：Ｙｅｓ）、スキャン試験を開始する（Ｓ３１８）。スキャン試験開始後、ステップＳ３１４で同時に試験可能であると判断された回路ブロックの組み合わせに基づき、スキャン試験を行う回路ブロックを選択する（Ｓ３２０）。そして、選択した回路ブロックにＣＬＫ信号を供給して動作させ（Ｓ３２２）、試験パターンを入力する（Ｓ３２４）。ＣＬＫ信号が入力されている回路ブロックについてのみ期待値判定を行う（Ｓ３２６）。そして、チップの有する全ての回路ブロックが試験されたか否かを判断し（Ｓ３２８）、まだ試験されていない回路ブロックが存在する場合（Ｓ３２８：Ｎｏ）、ステップＳ３２０に戻り再度回路ブロックを選択する。試験されていない回路ブロックが存在しない場合（Ｓ３２８：Ｙｅｓ）、試験を終了する（Ｓ３Ｅ）。

＜第４実施例＞
第４実施例は、クロック制御回路ＣＣのスイッチ選択回路ＳＣを除き、第１実施例乃至第３実施例と回路構成は同じである。回路の備える全ての回路ブロックにクロックを供給し、全回路ブロックを動作させ、比較回路により、レギュレータＲによる電力供給の可否を判断する。次に、回路の備える回路ブロックのうちその半数の回路ブロックに対してクロックを供給し、動作させ、レギュレータＲによる電力供給の可否を判断する。

第４実施例におけるスイッチ選択回路ＳＣの備えるカウンタ回路ＣＮＴ２について図１８に示し、動作時のタイミングチャートについて図１９に示す。カウンタ回路ＣＮＴ２には、加算回路ＡＤＤよりシフト試験が完了した回路ブロックの数を示す信号ａｄｄ０及びａｄｄ１が入力される。タイミング信号ＴＭがローレベルである場合、クロック制御期間中である。更に、ＣＯＵＮＴ端子にパルスが入力されるとき、レギュレータＲより入力される電圧が基準電圧に満たない回路ブロックが存在することを示す。かかる場合において、カウンタ回路ＣＮＴ２は、入力される信号ａｄｄ０及びａｄｄ１を１ビット右にシフトした上で、信号ｃｎｔ０及びｃｎｔ１をデコーダ回路ＤＥＣに出力する。

以上の動作により、クロック制御期間中において、クロックが供給されている回路ブロックのうちの一又は複数の回路ブロックに入力される電圧が基準電圧に満たない場合、現在クロックが供給されている回路ブロックのうちの半数の回路ブロックへのクロックの供給を遮断する。チップが多数の回路ブロックを有する場合において、第４実施例を適用すると、クロック制御期間を短縮することが可能となる。

＜第５実施例＞
第５実施例は、クロック制御回路ＣＣのスイッチ選択回路ＳＣを除き、第１実施例乃至第４実施例と回路構成は同じである。回路の備える全回路ブロックをスキャンチェイン、ＩＲドロップが大きく同時に試験が出来ないと判断された場合に、スキャンチェイン段数が近しい回路ブロックを同時に動作させるようにクロックを供給する。

スキャンチェイン段数が異なる回路ブロックについて、同時に試験を開始した場合、スキャンチェイン段数が最も長い回路ブロックの試験時間に合わせて試験を行うことになる。この場合、スキャンチェイン段数が少ない回路ブロックについて、スキャンチェイン段数が最も長い回路ブロックの試験が終了するまでの間、待ち時間が発生する。

スキャンチェイン段数は、回路ブロックの有するフリップフロップの数に等しい。全回路ブロックについて、回路ブロックの有するフリップフロップの数を等しくすることで、該待ち時間を解消することが可能となる。しかし、半導体集積回路上の素子レイアウトの制約等により、回路ブロックの有する記憶素子の数を等しく揃えることが難しい場合がある。

本実施例では、かかる場合において、スイッチ選択回路ＳＣが、各回路ブロックのスキャンチェイン段数を予め記憶し、スキャンチェイン段数が近しい回路ブロック同士を同時にスキャン試験するようにスイッチを制御する。

具体例を用いて、本実施例の奏する作用効果について述べる。図２０に示す様に、チップが回路ブロックＢＬＫ０乃至ＢＬＫ３を有するとする。回路ブロック０（ＢＬＫ０）及び回路ブロック１（ＢＬＫ１）が有するスキャンチェイン段数はそれぞれ１００段であるとする。回路ブロック２（ＢＬＫ２）及び回路ブロック３（ＢＬＫ３）が有するスキャンチェイン段数はそれぞれ２００段であるとする。また、レギュレータＲの電流駆動力が、二つまでの回路ブロックを同時にスキャン試験可能な程度であったとする。

かかる場合において、回路ブロック０（ＢＬＫ０）と回路ブロック２（ＢＬＫ２）の組み合わせ、及び回路ブロック１（ＢＬＫ１）と回路ブロック３（ＢＬＫ３）の第一の組み合わせで順にスキャン試験を実行するとする。該第一の組み合わせを用いてスキャン試験を行った場合、各回路ブロックの組み合わせ毎にスキャンチェイン段数が２００段分の試験時間、即ち、合計４００段分のスキャン試験時間が必要となる。

回路ブロック０（ＢＬＫ０）と回路ブロック１（ＢＬＫ１）の組み合わせ、及び回路ブロック２（ＢＬＫ２）と回路ブロック３（ＢＬＫ３）の第二の組み合わせで順にスキャン試験を実行するとする。該第二の組み合わせを用いてスキャン試験を行った場合、１回目のスキャン試験にはスキャンチェイン段数が１００段分の時間、２回目のスキャン試験にはスキャンチェイン段数が２００段分の時間、合計３００段分のスキャン試験時間が必要となる。該第二の組み合わせを用いてスキャン試験を行った場合、該第一の組み合わせを用いてスキャン試験を行った場合に比べて、４分の３の試験時間でスキャン試験を実行できる。このように、スキャンチェイン段数が近い回路ブロックを組み合わせてスキャン試験を行うことで、試験時間の短縮が可能となる。

＜第６実施例＞
第６実施例は、クロック制御回路ＣＣのスイッチ選択回路ＳＣを除き、第１実施例乃至第５実施例と回路構成は同じである。全回路ブロックに対してクロックを供給し、同時にスキャン試験を実行した場合に、ＩＲドロップが過多になり、スキャン試験が不可能だと判断された場合、選択する回路ブロックの消費電流の総和が等しくなるように回路ブロックのグループを選択する。ここで、各回路ブロックで消費される電流量の製造等による変動は、レギュレータＲの電流供給能力の変動に比べ小さい。よって、スキャン試験実行前の設計段階において、予め回路ブロック毎の消費電流量を見積もり、その見積もり値を利用することが可能である。選択された回路ブロックのグループごとの消費電流が均等化されることで、レギュレータＲの能力に応じた最適な回路ブロックの選択が可能になり、試験回数を低減することができ、試験時間の短縮が可能となる。

図２１に示す具体例を用いて本実施例の説明を行う。レギュレータＲの電流供給能力が３５ｍＡであるとする。回路ブロック０（ＢＬＫ０）及び回路ブロック１（ＢＬＫ１）の消費電流がそれぞれ１０ｍＡ、回路ブロック２（ＢＬＫ２）及び回路ブロック３（ＢＬＫ３）の消費電流がそれぞれ２０ｍＡであるとする。

かかる場合において、第１実施例と同様に、回路ブロック選択時に全回路ブロックを選択し、一ずつ回路ブロックに対するクロック供給を遮断し、回路ブロックの動作を停止させる。

ここで、回路ブロック３（ＢＬＫ３）、回路ブロック２（ＢＬＫ２）、回路ブロック１（ＢＬＫ１）、回路ブロック０（ＢＬＫ０）の順にクロック供給を遮断した場合を想定する。かかる場合において、一回目のスキャン試験は、レギュレータの電流供給能力を満たすために、回路ブロック０（ＢＬＫ０）と回路ブロック１（ＢＬＫ１）の組み合わせで行われる。二回目のスキャン試験は、回路ブロック２（ＢＬＫ２）に対して行われる。三回目のスキャン試験は、回路ブロック３（ＢＬＫ３）に対して行われる。よって、この場合、合計３回のスキャン試験が必要となる。

次に、第６実施例に示す様に、各スキャン試験において、回路ブロックの消費電流量が等しくなるように回路ブロックを組み合わせると、総消費電流３０ｍＡである、回路ブロック（ＢＬＫ０）と回路ブロック（ＢＬＫ２）の組み合わせと、回路ブロック（ＢＬＫ１）と回路ブロック（ＢＬＫ３）の組み合わせに対してスキャン試験が行われる。よって、第６実施例に開示する方法により、スキャン試験を実行すると、スキャン試験は２回で完了し総スキャン試験時間の短縮をはかることが可能となる。

＜第７実施例＞
第７実施例は、第１実施例乃至第６実施例と回路構成は同じであるが、回路ブロックのチップにおける配置、及び、比較器のチップにおける位置に特徴を有する。

チップへの電源供給は、チップ全面メッシュ構造により行うとする。チップ中央に対して点対称となるように回路ブロックを決定し、チップを分割する。さらに、チップ中央に対して点対称であるように回路ブロックを選択する。これにより、チップ内部における電源経路は、チップ中央、あるいは、チップ中央近傍において最大となり、ＩＲドロップが最大となる。よって、各回路ブロックに対して比較器を備える代わりに、クロック制御回路ＣＣについて比較器をチップ中央に一つ備えるだけで、第１実施例乃至第６実施例に開示の技術の効果を奏することが可能となる。この場合、クロック制御回路ＣＣの備える回路素子を低減することが可能となる。

図２２に示す具体例を用いて第７実施例を説明する。チップは回路ブロックＢＬＫ０乃至回路ブロックＢＬＫ３の４つの領域に分割される。ここで、４つの回路ブロックのうち２個の回路ブロックにテストクロック信号を供給し動作させる場合に、回路ブロック０と回路ブロック３の組み合わせ及び回路ブロック１と回路ブロック２の組み合わせとなるようにクロック制御回路を制御する。かかる組み合わせで回路ブロックを動作させた場合、回路ブロック中央においてＩＲドロップが最大となるため、比較器はチップ中央に一つ備えるだけでよい。

以下、実施例の奏する作用効果について述べる。

第１実施例において、各回路ブロックに入力される電圧と基準電圧を比較し、一又は複数の回路ブロックに入力される電圧が基準電圧を下回った場合、一又は複数の回路ブロックへ供給されるテストクロック信号を遮断する。テストクロック信号の遮断を維持することで、スキャン試験中に該回路ブロックの動作を抑止し、正常に試験を行うことが可能となる。

また、既にスキャン試験が終わった回路ブロックに係る情報をレジスタにより保持することで、同一の回路ブロックに対する複数回のスキャン試験を防止することが可能となる。

第２実施例において、各回路ブロックに入力される電圧と基準電圧を比較し、全回路ブロックに入力される電圧が基準電圧を上回る限り、一又は複数の回路ブロックへ新たにテストクロック信号を供給する。チップの有する回路ブロックの数に比して、チップに内蔵されるレギュレータが少数の回路ブロックを動作させる程度の電流供給能力しかない場合、第１実施例と比較して、テストクロック信号を同時に供給すべき回路ブロックの割り出しを速やかに行うことが可能となる。

第３実施例において、スキャン試験を行う前に、同時に動作可能な回路ブロックの組み合わせを割り出し、その後、該組み合わせを用いてスキャン試験を行う。かかる方法を用いると、同時に動作可能なブロックの組み合わせの割り出しと、スキャン試験を交互に行う方法に比して、スキャン試験全体にかかる時間を短縮可能な場合がある。

第４実施例において、各回路ブロックに入力される電圧と基準電圧を比較し、現在テストクロック信号を供給している回路ブロックのうち予め定められた割合の回路ブロックへのテストクロック信号の供給を遮断する。これにより、チップが多数の回路ブロックを有する場合において、クロック制御期間を短縮することが可能となる。

第５実施例において、スキャンチェイン段数が近い回路ブロックを組み合わせてスキャン試験を行う。これにより、複数の回路ブロックに対し、同時にスキャン試験中に発生する不要な待ち時間を削減することが可能となり、スキャン試験時間を短縮することが可能となる。なお、各回路ブロックのスキャンチェイン段数は、設計段階で決定され、製造バラツキにより変動することはない。

第６実施例において、スキャン試験における回路ブロックを組み合わせた際の消費電流量を各スキャン試験において近しくなるように回路ブロックの組み合わせを決定する。これによりレギュレータの能力に応じた最適な回路ブロックの選択が可能となり、試験回数を低減することができ、試験時間の短縮が可能となる。

第７実施例において、チップ中央に対して点対称となるように回路ブロックを決定し、チップを分割する。さらに、同時にスキャン試験を行う回路ブロックを点対称となるように選択する。これらにより、チップ中央部のＩＲドロップが最大となり、比較器をチップ中央部に一つ設けるだけでよくなり、構成部品の削減を図ることが出来る。

Ｒレギュレータ
Ｔテスタ
ＢＬＫ０乃至ＢＬＫ３回路ブロック
ｒｅｇＡ０乃至Ａ３、ｒｅｇＢ０乃至Ｂ３、ｒｅｇＣ０乃至Ｃ３レジスタ
ＣＣクロック制御回路
ＳＴスイッチ選択回路
ＳＬセレクタ
ＳＥＬセレクタ回路
ＤＥＣデコーダ回路
ＣＮＴカウンタ回路
ＡＤＤ加算回路

Claims

複数のフリップフロップを備える回路ブロックと、
前記回路ブロックへ独立してテストクロック信号を供給するクロック供給経路と、
前記クロック供給経路から前記回路ブロックへの前記テストクロック信号の供給を遮断するスイッチと、
前記回路ブロックに入力される電圧と基準電圧とを比較する比較器と、
前記比較器の出力に応じて前記スイッチを制御するスイッチ選択部と、
を有することを特徴とする半導体集積回路装置。
前記テストクロック信号を供給され、スキャン試験が実施された前記回路ブロックを記憶する記憶素子を有する事を特徴とする請求項１に記載の半導体集積回路装置。
前記スイッチ選択部は、前記比較器が前記回路ブロックに入力される電圧と前記基準電圧とを比較した結果、一又は複数の前記回路ブロックに入力される電圧が基準電圧より低い場合に、前記スイッチを制御し、一又は複数の前記回路ブロックへの前記テストクロック信号の供給を遮断することを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記スイッチ選択部は、前記比較器が前記回路ブロックに入力される電圧と前記基準電圧とを比較した結果、全ての前記回路ブロックに入力される電圧が基準電圧以上である限り、前記スイッチを制御し、一又は複数の前記回路ブロックへの前記テストクロック信号の供給の遮断を解除することを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記スイッチ選択部は、前記比較器が前記回路ブロックに入力される電圧と前記基準電圧とを比較した結果、一又は複数の前記回路ブロックに入力される電圧が基準電圧より低い場合に、前記テストクロック信号の供給を遮断していない前記スイッチのうち予め定められた割合の前記スイッチを制御し、前記テストクロック信号の供給を遮断することを特徴とする請求項１乃至３に記載の半導体集積回路装置。