JP2877303B2 - 集積回路の自動設計装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、論理回路等の集積回路の自動設計装置に係
わり、特に一旦構成された集積回路の指定部分をブロッ
ク化して再構成できるようにした集積回路の自動設計装
置に関する。 （従来の技術） LSIを設計する場合、特定の素子間や配線間の物理的
位置を考慮してレイアウトを行なうことがしばしば行わ
れる。例えば、デコーダが、ALU（論理演算ユニット）
のコントロール信号を発生する部分であるとすると、デ
コーダからALUへのディレイを少なくするために、デコ
ーダとALUとを互いに近くに配置する必要がある。ま
た、レジスタa,b,cが３段のパイプラインを構成する場
合にも、配線を極力短くするため３つのレジスタを近く
に配置した方が好ましい。 このように、LSI設計においては、チップ全体の面積
やレイアウトの結果生ずる配線のディレイの影響を減少
させ、効率的なレイアウトを行なう必要がある。このた
め、従来の人手による集積回路設計においては、人間が
回路図を書きながら、あるいはできた論理回路図を見直
し、レイアウト上１つのまとまりとしておきたい部分、
例えば上述の例では、デコーダとALU、３段のレジスタ
等をサブモジュールとして１つのブロックにまとめて回
路図を再構成するというブロック化設計手法が取られて
きた。 一方、最近では、ディジタルシステムの大規模化に伴
って論理回路の設計に計算機を使用し、設計効率を向上
させることがなされている。この論理回路の自動設計
は、ハードウェア記述言語と呼ばれる特殊な言語によっ
て論理回路の動作を記述することにより、記述されたハ
ードウェア言語から自動論理合成システムにより論理回
路を自動的に生成し、さらにレイアウトシステムによっ
て自動的にレイアウト設計を行なうシステムである。 このシステムは、自動合成された論理回路が、そのま
まの形で自動レイアウトシステムの入力となる。このた
め、自動論理合成を利用したこのシステムを用いて先の
ブロック化を行なうには、まず、ブロック化すべき部分
のハードウェア記述を書き、次に、その部分をサブモジ
ュールとして使用することによって、回路全体のハード
ウェア記述を書き、この部分を回路全体において、１つ
のまとまりとして扱う−というように、ハードウェア記
述言語によって、論理回路の動作を記述するという設計
の初期段階で、そのハードウェア記述の階層性を利用し
なければならなかった。 しかし、このようなブロック化の方法では、次のよう
な問題があった。即ち、このシステムではハードウェア
記述言語で論理回路の動作を記述することにより論理回
路を自動設計するので、設計の初期段階では論理回路の
構成が明らかになっていない。回路構成が明らかになっ
ていない以上、得られた論理回路のどの部分をブロック
化すればレイアウト面積や配線ディレイが最少となるか
ということを判断するのは不可能である。したがって、
従来の人手によるブロック化のような効率的なレイアウ
ト設計が行なえないという問題があった。 （発明が解決しようとする問題点） このように、従来の自動論理合成を用いた集積回路の
自動設計装置においては、回路構成が定まっていない設
計初期において、ブロックとなる部分の指定を行なわな
くてはならないという矛盾が起り、効率的で効果的なレ
イアウト設計を行なうことができないという問題があっ
た。 本発明は、このような事情に鑑みなされたもので、計
算機を利用した回路設計において、ハードウェア記述言
語によって論理回路の動作を記述するという設計の初期
段階ではなく、実際に回路が自動合成され、論理回路の
詳細な構成が明らかになった段階において、設計者が対
話的にブロック化すべき部分を指定できるようにし、レ
イアウト設計の効率化を図れるようにした集積回路の自
動設計装置を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明に係る集積回路の自動設計装置は、回路データ
を記憶する記憶手段と、この記憶手段に記憶された回路
データからブロック化すべき部分を指定するブロック化
部分指定手段と、この手段で指定されたブロック化すべ
き部分を前記記憶手段から抽出するブロック化部分抽出
手段と、この手段で抽出されたブロック化すべき部分を
一つのブロックにまとめてサブモジュールとし、前記記
憶手段に記憶されている回路データのうち該ブロック化
すべき部分を該サブモジュールで置換するとともに、該
サブモジュールの回路データを生成するブロック化構造
生成手段とを具備したことを特徴とする。 （実施例） 第１図に、本発明の一実施例を示す。 ここに示された構成は、論理回路の自動設計装置にお
ける論理回路のブロック化処理を実行する部分である。
ハードウェア記述言語をもとに図示しない論理回路設計
手段で合成された論理回路データは、論理回路記憶部11
に格納されている。ここに展開されている論理回路デー
タは、例えば図示しないディスプレイ装置等に表示され
る。ブロック化部分指定部12は、上記表示された論理回
路を見ながら、設計者が、例えばカーソルやキーボード
などを用いてブロック化すべき部分を指定する部分であ
る。ブロック化部分抽出部13は、ブロック化指定部12で
指定されたブロックに含まれる論理素子を前記論理回路
記憶部11から抽出し、ブロックの内外を接続する信号線
を抽出する。ブロック化構造生成部14は、抽出された論
理素子で構成されるブロックの論理回路を生成するとと
もに、前記論理回路記憶部11に格納された論理回路デー
タを再構成し、前記ブロック化された部分をサブモジュ
ールとする全体の論理回路を生成する。そして、再構成
された論理回路データは、図示しない階層レイアウト部
に供給され、レイアウト設計に供されることになる。 以上の構成において、いま、論理回路記憶部11に、例
えば第２図に示すような論理回路が展開されている場合
について考える。 この回路は、４つのフリップフロップ21〜24と、４つ
のORゲート25〜28と、13個のANDゲート29〜41と、５つ
のNOTゲート42〜46とで構成されている。なお、図中、
A,B,C,Z,D,C及びＱは、各ゲート、フリップフロップの
端子名をそれぞれ示している。また、CLKは、外部入力
端子を示している。 いま、この回路中、フリップフロップ21〜24、ORゲー
ト25〜28及びANDゲート30〜37をレイアウト上で１まと
めで配置したいとすると、まず、設計者は、図示しない
ディスプレイに表示された第２図の回路図をもとに、ブ
ロック化したい部分の範囲を指定する。この指定は、第
３図に示すように、まず、１まとめにするサブモジュー
ルの名前“FF4B"をコマンドとして与え、その構成要素
の識別名“21,22,…,37"を指定することより行われる。 このような指定が行われると、ブロック化部分抽出部
13は、ブロック化部分指定部12による指定を解釈し、論
理回路記憶部11に格納されている論理回路データのう
ち、上記ブロックで指定された範囲の内外を連絡する信
号線（以下、切断信号と呼ぶ）を求める。 第４図に切断信号の抽出アルゴリズムを示す。即ち、
ブロック化部分指定部12で指定された構成要素である素
子を１つ取出し（ステップ51）、その素子（Ａ）の端子
を１つり取出す（ステップ52）。更に取出された端子に
接続されている接続先を１つ取出し（ステップ53）、そ
の素子名を求める（ステップ54）。求めた素子（Ｂ）が
ブロックの構成要素でなければ、その素子（Ｂ）とステ
ップ51,52で取出した素子（Ａ）の端子とを接続する信
号線を切断信号として登録する（ステップ55,56）。そ
して、ステップ53〜56を全ての接続先について繰返し、
ステップ52〜56を全ての端子について繰返し、ステップ
51〜56を全てのブロック内の素子について繰返すことに
より、全ての切断信号が抽出されることになる。 例えば、ステップ51で第２図のANDゲート30が取出さ
れた場合について考えると、まず、端子Ａが抽出され
（ステップ52）、その接続先の一つであるフリップフロ
ップ21の端子Ｑが取出される（ステップ53）。この端子
Ｑは、第３図で指定された要素21の端子であるから、AN
Dゲート30の端子Ａとフリップフロップ21の端子Ｑとを
接続する信号線は切断信号ではない（ステップ55）。同
様に、ANDゲート30の端子ＺとORゲート25の端子Ａとの
間の信号線も切断信号ではない。一方、ANDゲート30の
端子Ｂの接続先としてNOTゲート46が取出されると、こ
のNOTゲート46が指定されたブロックの構成要素でない
ことから、ANDゲート30の端子ＢとNOTゲート46の端子Ｚ
とを結ぶ信号線は切断信号として登録される（ステップ
56）。 このようにして登録された切断信号の一覧を第５図に
示す。素子名１の端子名１の端子と素子名２の端子名２
の端子とを接続する信号が切断信号であることを示して
いる。 切断信号が求まると、ブロック化構造生成部14は、論
理回路記憶部11に格納されている論理回路データをもと
に、指定された範囲を上記切断信号に基づいてブロック
化するとともに、得られたブロックを用いた論理回路を
再構成する。 まず、第２図の論理回路を、ブロック化部分抽出部13
によって求められた第５図の切断信号によって切断し、
その切断信号を外部入出力端子とするブロックを生成す
る。このブロックの名前（タイプ名）はブロック化部分
指定部12で指定された名前“FF4B"である。また、切断
信号によって新しく生成される外部入出力端子には、識
別名を与える。 第２図の回路から第５図の切断信号によって生成され
るモジュールFF4Bの回路を第６図に示す。第６図中、I1
〜I7は、切断信号により新たに生成されたモジュールFF
4Bの外部入力端子、01〜04は外部出力端子である。次に
論理回路記憶部11に展開されている第２図に示す元の論
理回路のうち、ブロック化部分指定部12で指定された範
囲を新たに生成されたモジュールで置換えた論理回路を
生成する。第７図は、このようにして再構成された論理
回路である。サブモジュール61は、論理回路の新たな構
成要素として登録されることになる。 このように、論理回路記憶部11上に展開された論理回
路に対し、ブロック化すべき部分をブロック化部分指定
部12で指定し、指定された範囲の切断信号を抽出するこ
とによって上記範囲を簡単にサブモジュール化すること
ができる。このため、計算機を用いて生成された論理回
路レベルにおけるブロック化設計が可能となる。 なお、本発明は上述した実施例に限定されるものでは
ない。 例えば、ブロック化すべき範囲をブロックの構成要素
ではなく、前述した切断信号で直接指定すれば、ブロッ
ク化すべき範囲の抽出をより簡単に行なうことができ
る。 ［発明の効果］ 以上述べたように、本発明によれば、計算機の記憶上
に展開された回路に対し、設計者がブロック化する部分
を指定でき、指定された範囲がブロック化された回路を
生成することができる。つまり、ハードウェア記述言語
を入力として、回路を自動合成する自動設計手法によ
り、回路を設計する場合においても、設計の初期段階で
はなく、実際に回路が生成された段階で、レイアウト設
計を十分に考慮したブロック化設計が可能である。この
結果、回路全体のレイアウト面積や配線ディレイなどの
影響を極力抑えた最適なレイアウト設計を効率良く行な
うことができる。 また、従来は、各機能設計の段階でレイアウト設計を
考慮しながらハードウェア記述言語を書かなければなら
なかったが、本発明によれば、その必要がなくなり、機
能設計に注力できるため、設計作業の効率向上が期待で
きるという効果を奏する。

【図面の簡単な説明】 第１図〜第７図は本発明の一実施例に係る論理回路自動
設計装置を説明するための図で、第１図は要部構成図、
第２図は論理回路データの一例を示す図、第３図はブロ
ック化部分指定部による指定方法を説明するための図、
第４図はブロック化部分抽出部における切断信号の抽出
手順を示す流れ図、第５図は抽出された切断信号を示す
図、第６図はブロック化構造生成部で生成されたサブモ
ジュール内の回路構成を示す図、第７図は同サブモジュ
ールを構成要素として再構成された論理回路を示す図で
ある。 11…論理回路記憶部、12…ブロック化部分指定部、13…
ブロック化部分抽出部、14…ブロック化構造生成部。

Claims (1)

1. (57)【特許請求の範囲】 １．回路データを記憶する記憶手段と、 この記憶手段に記憶された回路データからブロック化す
   べき部分を指定するブロック化部分指定手段と、 この手段で指定されたブロック化すべき部分を前記記憶
   手段から抽出するブロック化部分抽出手段と、 この手段で抽出されたブロック化すべき部分を一つのブ
   ロックにまとめてサブモジュールとし、前記記憶手段に
   記憶されている回路データのうち該ブロック化すべき部
   分を該サブモジュールで置換するとともに、該サブモジ
   ュールの回路データを生成するブロック化構造生成手段
   とを具備したことを特徴とする集積回路の自動設計装
   置。