JPH03116281A - 論理合成装置 - Google Patents
論理合成装置Info
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- JPH03116281A JPH03116281A JP1252425A JP25242589A JPH03116281A JP H03116281 A JPH03116281 A JP H03116281A JP 1252425 A JP1252425 A JP 1252425A JP 25242589 A JP25242589 A JP 25242589A JP H03116281 A JPH03116281 A JP H03116281A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 167
- 230000006870 function Effects 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 43
- 238000003786 synthesis reaction Methods 0.000 claims description 43
- 238000013461 design Methods 0.000 claims description 11
- 238000010348 incorporation Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 7
- 238000012905 input function Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N5/00—Computing arrangements using knowledge-based models
- G06N5/02—Knowledge representation; Symbolic representation
- G06N5/022—Knowledge engineering; Knowledge acquisition
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、設計すべき論理回路の機能仕様に基づいて
論理回路を合成する論理合成装置に関し、特に、追加さ
れた変換ルールを既存の変換ルール群に競合を回避して
組み込む自動学門機能を備えた論理合成装置に関する。
論理回路を合成する論理合成装置に関し、特に、追加さ
れた変換ルールを既存の変換ルール群に競合を回避して
組み込む自動学門機能を備えた論理合成装置に関する。
（従来の技術）
集積技術の向上に伴い、ＬＳＩ論理回路の大規検化、複
雑化が進み、回路の設計作業がより複雑となり、さらに
長期化する傾向にある。そのため、入力された機能仕様
からこの機能を有する論理回路を生成するための変換ル
ール群を知識ベースとして備え、機能仕様を入力するの
みで自動的に論理回路の合成を可能とする論理合成装置
が提案されている。この装置を利用することによって回
路設計作業が容易となり、設計期間の短縮が図られる。
雑化が進み、回路の設計作業がより複雑となり、さらに
長期化する傾向にある。そのため、入力された機能仕様
からこの機能を有する論理回路を生成するための変換ル
ール群を知識ベースとして備え、機能仕様を入力するの
みで自動的に論理回路の合成を可能とする論理合成装置
が提案されている。この装置を利用することによって回
路設計作業が容易となり、設計期間の短縮が図られる。
このような論理合成装置において、知識ベースである変
換ルール群は、機能仕様から論理回路を生成するために
必要な変換規則によって構成されている。これは、論理
回路の設計者が通常行う機能仕様から論理回路への変換
の手法を、論理合成装置の開発者が変換ルールとして表
現し、集合したしのであり、なるべく多数の設計者に共
通に使用できるように、論理設計を行う上で必要最小限
の変換ルールを装置に組み込んである。したがって、こ
の装置を利用すれば、設計者が異なっても機能仕様が同
じである限り同一の論理回路が得られる。ところが、論
理回路の設計者は各々異なる設計スタイルを有しており
、機能仕様が同一でも実現される論理回路が設計者によ
って異なる場合が多い。そのため、論理合成装置で合成
した論理回路は、必ずしも設計者のスタイルに沿った論
理回路ではなく、設計者が合成された論理回路の詳細部
分を検討する際に検討しにくく、効率（）悪いと言う問
題点が存在した。
換ルール群は、機能仕様から論理回路を生成するために
必要な変換規則によって構成されている。これは、論理
回路の設計者が通常行う機能仕様から論理回路への変換
の手法を、論理合成装置の開発者が変換ルールとして表
現し、集合したしのであり、なるべく多数の設計者に共
通に使用できるように、論理設計を行う上で必要最小限
の変換ルールを装置に組み込んである。したがって、こ
の装置を利用すれば、設計者が異なっても機能仕様が同
じである限り同一の論理回路が得られる。ところが、論
理回路の設計者は各々異なる設計スタイルを有しており
、機能仕様が同一でも実現される論理回路が設計者によ
って異なる場合が多い。そのため、論理合成装置で合成
した論理回路は、必ずしも設計者のスタイルに沿った論
理回路ではなく、設計者が合成された論理回路の詳細部
分を検討する際に検討しにくく、効率（）悪いと言う問
題点が存在した。
また。、設計者のスタイルにあった論理回路を合成する
ためには、知識ベースである変換ルール群に設計者独自
の変換ルールを追加する必要があるが、この場合既存の
変換ルール群とこの追加の変換ルール間の整合性を考慮
する必要がある。すなわち、変換ルールを追加する場合
、この追加のルールが既存のルールと競合しないように
、既存の変換ルール群を修正してから追加の変換ルール
を知識ベースに組み込む必要があった。したがって設計
者は、既存の変換ルール群の機能を調べ、上記のような
修正を行った後に、独自の変換ルール群を追加すると言
う作業を実行しなければならず、知識ベース設計の専門
家ではない回路設計者にとってその負担は非常に大ぎい
ものであった。
ためには、知識ベースである変換ルール群に設計者独自
の変換ルールを追加する必要があるが、この場合既存の
変換ルール群とこの追加の変換ルール間の整合性を考慮
する必要がある。すなわち、変換ルールを追加する場合
、この追加のルールが既存のルールと競合しないように
、既存の変換ルール群を修正してから追加の変換ルール
を知識ベースに組み込む必要があった。したがって設計
者は、既存の変換ルール群の機能を調べ、上記のような
修正を行った後に、独自の変換ルール群を追加すると言
う作業を実行しなければならず、知識ベース設計の専門
家ではない回路設計者にとってその負担は非常に大ぎい
ものであった。
（発明が解決しようとする課題）
以上のように従来の論理合成装置では、回路設計者の独
自の設計スタイルに合った論理回路を合成しようとする
と、知識ベースを追加、変更する上で設計者にかかる負
担は非常に大きい。
自の設計スタイルに合った論理回路を合成しようとする
と、知識ベースを追加、変更する上で設計者にかかる負
担は非常に大きい。
この発明は、上記の欠点を解決するためになされたもの
で、その目的は、回路設計者が独自の設計スタイルに合
っ１ｃ論理回路を合成Ｊ−るために、知識ベースにおけ
る変換ルールの追加、変更を容易に行うことができる、
論理合成装置を促供することである。
で、その目的は、回路設計者が独自の設計スタイルに合
っ１ｃ論理回路を合成Ｊ−るために、知識ベースにおけ
る変換ルールの追加、変更を容易に行うことができる、
論理合成装置を促供することである。
［発明の構成］
（課題を解決するだめの手段）
この発明は、上記課題を解決するために、入力された機
能仕様を予め決められた変換ルールに基づいて変換する
ことによりＬＳＩの論理回路を自動的に合成し設計する
論理合成装置において、追加の変換ルールを入力する手
段と、入ノ〕された前記追加変換ルールを既存の変換ル
ールに優先して入力仕様に適用しＬＳＩの論理合成を実
行りる手段と、前記入力された追加変換ルールを解析し
て既存の変換ルールが当該追加変換ルールと競合しない
ように前記既存の変換ルールを修正すると共に前記追加
変換ルールを既存の変換ルール群に組み込む手段、とを
備えることによって、追加８れた変換ルールに対して学
習機能を有するようにしたことを要旨とする。
能仕様を予め決められた変換ルールに基づいて変換する
ことによりＬＳＩの論理回路を自動的に合成し設計する
論理合成装置において、追加の変換ルールを入力する手
段と、入ノ〕された前記追加変換ルールを既存の変換ル
ールに優先して入力仕様に適用しＬＳＩの論理合成を実
行りる手段と、前記入力された追加変換ルールを解析し
て既存の変換ルールが当該追加変換ルールと競合しない
ように前記既存の変換ルールを修正すると共に前記追加
変換ルールを既存の変換ルール群に組み込む手段、とを
備えることによって、追加８れた変換ルールに対して学
習機能を有するようにしたことを要旨とする。
（作用）
追加変換ルールの入力手段から設計者独自の変換ルール
を入力し、論理合成すべき回路の機能仕様を入力すると
、論理合成の実行手段では入力された機能仕様に対して
追加の変換ルールを既存の変換ルールに優先して処理し
論理合成を行う。
を入力し、論理合成すべき回路の機能仕様を入力すると
、論理合成の実行手段では入力された機能仕様に対して
追加の変換ルールを既存の変換ルールに優先して処理し
論理合成を行う。
したがって、設計者が期待する通りの論理合成が得られ
た場合には追加変換ルールの解析を行なう。
た場合には追加変換ルールの解析を行なう。
また、これが得られない場合には、回路変換履歴を検討
して追加ルールを修正し再び論理合成を実行する。入力
された追加の変換ルールは、次に自動的にその内容が解
析され、解析結果に基づいて既存の変換ルールを修正し
て追加の変換ルールが既存の変換ルールに競合しないよ
うにする。この後、既存の変換ルール群の中に追加の変
換ルールを組み込む。以上のようにして、追加の変換ル
ールは論理合成装置によって自動的に学習され、既存の
変換ルール群中に矛盾無く組み込まれるので、設計者は
何ら特別の処理を要する事無く、簡単に追加の変換ルー
ルを出き込み、独自の変換スタイルに合致する論理合成
装置を組み立てることができる。
して追加ルールを修正し再び論理合成を実行する。入力
された追加の変換ルールは、次に自動的にその内容が解
析され、解析結果に基づいて既存の変換ルールを修正し
て追加の変換ルールが既存の変換ルールに競合しないよ
うにする。この後、既存の変換ルール群の中に追加の変
換ルールを組み込む。以上のようにして、追加の変換ル
ールは論理合成装置によって自動的に学習され、既存の
変換ルール群中に矛盾無く組み込まれるので、設計者は
何ら特別の処理を要する事無く、簡単に追加の変換ルー
ルを出き込み、独自の変換スタイルに合致する論理合成
装置を組み立てることができる。
（実施例）
第１図はこの発明の一実施例にかかる論理合成装置のブ
ロック図である。図において、１１は合成しようとする
回路の機能仕様を入力°リ−るための回路情報入力部、
１２は入力部１１で入力された回路の機能仕様を要素間
の接続情報の形で格納する回路情報記憶部、１３は既存
の変換ルールを格納りる既存変換ルール記憶部、１４は
追加の変換ルールを入力するための追加変換ルール入力
部、１５は入力部１４で入力された追加の変換ルールを
格納でる追加変換ルール記憶部である。１６は論理合成
処理部であって、回路情報記憶部１２に格納された入力
機能仕様に対して、記憶部１３゜１５に格納された変換
ルールを適用し、論理回路の合成を行う。このとぎ、追
加の変換ルールが既存の変換ルールに対して優先して適
用される。１７は回路変換履歴記憶部であって、論理合
成処理部１６で適用された変換ルールおよび変換前と変
換後の対象部分の回路に関する情報を格納する。
ロック図である。図において、１１は合成しようとする
回路の機能仕様を入力°リ−るための回路情報入力部、
１２は入力部１１で入力された回路の機能仕様を要素間
の接続情報の形で格納する回路情報記憶部、１３は既存
の変換ルールを格納りる既存変換ルール記憶部、１４は
追加の変換ルールを入力するための追加変換ルール入力
部、１５は入力部１４で入力された追加の変換ルールを
格納でる追加変換ルール記憶部である。１６は論理合成
処理部であって、回路情報記憶部１２に格納された入力
機能仕様に対して、記憶部１３゜１５に格納された変換
ルールを適用し、論理回路の合成を行う。このとぎ、追
加の変換ルールが既存の変換ルールに対して優先して適
用される。１７は回路変換履歴記憶部であって、論理合
成処理部１６で適用された変換ルールおよび変換前と変
換後の対象部分の回路に関する情報を格納する。
回路変換履歴記憶部１７の内容は回路変換履歴出力部１
８に出力されて、設計者に表示される。したがって設計
者は、出力部１８をモニタすることによって、追加の変
換ルールが期待した機能を有しているかどうかを確認す
ることができる。１９は追加Ａ換ルール解析部であって
、回路変換履歴記憶部１７からの回路廂歴と追加変換ル
ール記憶部１５からの情報に基づいて、追加変換ルール
の機能を解析し、解析結果を解析結果記憶部２０に格納
する。２１は追加変換ルール組込部であって、記憶部２
０を経た解析結果に基づき追加変換ルールが既存の変換
ルール群と競合を起こさないように既存の変換ルールを
修正すると共に、追加の変換ルールを既存の変換ルール
群中に組み込んで、既存変換ルール群記憶部１３中に格
納する。なお、２２は回路情報記憶部１２に格納された
情報を出力する、回路情報出力部である。
８に出力されて、設計者に表示される。したがって設計
者は、出力部１８をモニタすることによって、追加の変
換ルールが期待した機能を有しているかどうかを確認す
ることができる。１９は追加Ａ換ルール解析部であって
、回路変換履歴記憶部１７からの回路廂歴と追加変換ル
ール記憶部１５からの情報に基づいて、追加変換ルール
の機能を解析し、解析結果を解析結果記憶部２０に格納
する。２１は追加変換ルール組込部であって、記憶部２
０を経た解析結果に基づき追加変換ルールが既存の変換
ルール群と競合を起こさないように既存の変換ルールを
修正すると共に、追加の変換ルールを既存の変換ルール
群中に組み込んで、既存変換ルール群記憶部１３中に格
納する。なお、２２は回路情報記憶部１２に格納された
情報を出力する、回路情報出力部である。
次に、上記実施例にかかる論理合成装置の動作を、機能
仕様の一例を示して説明する。
仕様の一例を示して説明する。
今、回路情報入力部１１より入力される機能仕様の一部
に第２図に示すような機能要素デコーダが存在したとす
る。第２図＜ａ ＞はデコーダの回路構成を示し、第２
図（ｂ ）はデコーダの機能を示す。このような機能要
素デコーダに対して、論理合成装置に組み込まれた既存
の変換ルールは、第３図（ａ）、（ｂ）に示すものとな
っていたとする。この場合、入力された機能要素デコー
ダは第２図（ａ ）に示すように３ビツトであるため、
論理合成処理部１６では既存変換ルール記憶部１３中の
第３図（ａ ）に示すルールａが適用され、機能要素デ
コーダはａｎ（１１０ｒ／ｎｏｔの組み合わせに展開さ
れる。
に第２図に示すような機能要素デコーダが存在したとす
る。第２図＜ａ ＞はデコーダの回路構成を示し、第２
図（ｂ ）はデコーダの機能を示す。このような機能要
素デコーダに対して、論理合成装置に組み込まれた既存
の変換ルールは、第３図（ａ）、（ｂ）に示すものとな
っていたとする。この場合、入力された機能要素デコー
ダは第２図（ａ ）に示すように３ビツトであるため、
論理合成処理部１６では既存変換ルール記憶部１３中の
第３図（ａ ）に示すルールａが適用され、機能要素デ
コーダはａｎ（１１０ｒ／ｎｏｔの組み合わせに展開さ
れる。
ここで、設計者が独自で使用している３ビツトの入力デ
コーダセルであるセルβの使用を要求したとする。第４
図にこのセルβの構成（ａ ）およびその真理値表（ｂ
）を示す。先ず、設計者は追加変換ルール入力部１４
から第５図に示づ追加の変換ルールＣを入力し、これを
追加変換ルール記憶部１５に格納する。ここで論理合成
を実行すると、論理合成処理部１６では、既存変換ルー
ル群記憶部１３に存在する変換ルールに優先して追加変
換ルールが適用されるため、第２図の機能要素デコーダ
には第６図に示すようにセルβが割り付けられる。この
とき、回路変換履歴記憶部１７には、第７図に示す回路
変換履歴が格納される。これは、第２図（ａ ）の機能
要素デコーダに対し、３ビツトデコーダセルであるセル
βが割り付けられたことを示している。設計者は回路変
換履歴出力部１８より、追加変換ルールの適用された様
子、ずなわら第７図に示１回路変換履歴を認識し、要求
した変換が得られたものと認められると、追加変換ルー
ルの学習、ずなわち既存変換ルール群記憶部１３へのこ
の追加変換ルールの組込みを実行する。
コーダセルであるセルβの使用を要求したとする。第４
図にこのセルβの構成（ａ ）およびその真理値表（ｂ
）を示す。先ず、設計者は追加変換ルール入力部１４
から第５図に示づ追加の変換ルールＣを入力し、これを
追加変換ルール記憶部１５に格納する。ここで論理合成
を実行すると、論理合成処理部１６では、既存変換ルー
ル群記憶部１３に存在する変換ルールに優先して追加変
換ルールが適用されるため、第２図の機能要素デコーダ
には第６図に示すようにセルβが割り付けられる。この
とき、回路変換履歴記憶部１７には、第７図に示す回路
変換履歴が格納される。これは、第２図（ａ ）の機能
要素デコーダに対し、３ビツトデコーダセルであるセル
βが割り付けられたことを示している。設計者は回路変
換履歴出力部１８より、追加変換ルールの適用された様
子、ずなわら第７図に示１回路変換履歴を認識し、要求
した変換が得られたものと認められると、追加変換ルー
ルの学習、ずなわち既存変換ルール群記憶部１３へのこ
の追加変換ルールの組込みを実行する。
追加変換ルールの自動学習は次のようにして行われる。
先ず、追加変換ルール解析部１９では、第７図の回路変
換履歴と記憶部１５に格納された追加変換ルールをもと
にして追加変換ルールの解析を行う。この場合の解析結
果は第８図に示すものとなり、この情報が解析結果記憶
部２０に格納される。追加変換ルール組込部２１では、
記憶部２０に格納されている第８図の情報に基づき追加
変換ルールの組込を行うが、この場合デコーダに関する
変換ルールであるため、第３図に示づルールａとルール
ｂがこのルールＣに対して競合を起こづ可能性がある。
換履歴と記憶部１５に格納された追加変換ルールをもと
にして追加変換ルールの解析を行う。この場合の解析結
果は第８図に示すものとなり、この情報が解析結果記憶
部２０に格納される。追加変換ルール組込部２１では、
記憶部２０に格納されている第８図の情報に基づき追加
変換ルールの組込を行うが、この場合デコーダに関する
変換ルールであるため、第３図に示づルールａとルール
ｂがこのルールＣに対して競合を起こづ可能性がある。
したがってここで各ルールａ。
ｂ、ｃの詳細を検討すると、ルールａがルールＣと競合
を起こしていることがわかる。そのため、組込部２１で
は、ルールａを第９図に示づように修正して、ルールａ
がルールＣと競合しないようにする。この後、ルールＣ
を既存変換ルール群記憶部１３に格納する。この結果、
既存変換ルール群記憶部１３に存在するデコーダに関す
る変換ルールは、第１０図に示す３個のルールとなる。
を起こしていることがわかる。そのため、組込部２１で
は、ルールａを第９図に示づように修正して、ルールａ
がルールＣと競合しないようにする。この後、ルールＣ
を既存変換ルール群記憶部１３に格納する。この結果、
既存変換ルール群記憶部１３に存在するデコーダに関す
る変換ルールは、第１０図に示す３個のルールとなる。
以上のようにして、設計者が独自に設定した新しい変換
ルールが論理合成装置に既存のルールと競合を起こさな
い形で組み込まれたため、すなわち新しい変換ルールＣ
が学習されたので、次に論理合成を実行する際には、入
力ビツト幅が３のデコーダに対して自動的にセルβが割
り付けられる。
ルールが論理合成装置に既存のルールと競合を起こさな
い形で組み込まれたため、すなわち新しい変換ルールＣ
が学習されたので、次に論理合成を実行する際には、入
力ビツト幅が３のデコーダに対して自動的にセルβが割
り付けられる。
第１１図は、上記のような追加変換ルールの学習を実行
する手順を示すフローチャートである。
する手順を示すフローチャートである。
先ず既存の変換ルールを用いて論理合成を実行し、ステ
ップ３０に示すように合成された論理回路を検討し、論
理回路の修正要求があるかどうかを判定する（ステップ
３１）。合成された回路に修正要求がなければ、論理合
成の処理は終了する（ステップ３２）。修正要求がある
場合、追加変換ルールを作成し入力する（ステップ３３
）。次に、再び論理合成を実行゛りるがこのとき入力さ
れた追加変換ルールを優先しＣ適用する（ステップ３４
）。合成された論理回路および回路変換履歴を出力部１
８．２２でモニタしながら検討しくステップ３５）、要
求した論理回路であるかどうか、追加変換ルールの適用
が実現されているかどうかを検討する（ステップ３６）
。もし、要求した論理回路が得られず、追加変換ルール
が適用されていない場合は、ステップ３３に戻り、新た
な追加変換ルールを作成し、入力する。ステップ３６で
要求された回路が得られた場合は、ステップ３７におい
て追加変換ルールを既存の変換ルール鮮に組み込む処理
、すなわち追加変換ルールの学習を行って、論理合成の
処理を終了する（ステップ３８）。
ップ３０に示すように合成された論理回路を検討し、論
理回路の修正要求があるかどうかを判定する（ステップ
３１）。合成された回路に修正要求がなければ、論理合
成の処理は終了する（ステップ３２）。修正要求がある
場合、追加変換ルールを作成し入力する（ステップ３３
）。次に、再び論理合成を実行゛りるがこのとき入力さ
れた追加変換ルールを優先しＣ適用する（ステップ３４
）。合成された論理回路および回路変換履歴を出力部１
８．２２でモニタしながら検討しくステップ３５）、要
求した論理回路であるかどうか、追加変換ルールの適用
が実現されているかどうかを検討する（ステップ３６）
。もし、要求した論理回路が得られず、追加変換ルール
が適用されていない場合は、ステップ３３に戻り、新た
な追加変換ルールを作成し、入力する。ステップ３６で
要求された回路が得られた場合は、ステップ３７におい
て追加変換ルールを既存の変換ルール鮮に組み込む処理
、すなわち追加変換ルールの学習を行って、論理合成の
処理を終了する（ステップ３８）。
［発明の効果］
以上実施例を挙げて説明したように、この発明の論理合
成装置によれば、回路の設計者独自の変換ルールを既存
の変換ルールを全く考慮することなく入力し、論理合成
を実行させることができる。
成装置によれば、回路の設計者独自の変換ルールを既存
の変換ルールを全く考慮することなく入力し、論理合成
を実行させることができる。
したがって、回路設計者にとって独自の設計スタイルに
沿った論理回路の合成が一層容易となる。
沿った論理回路の合成が一層容易となる。
また、入力された追加の変換ルールに対しては、既存変
換ルール群中へ矛盾を排除して自動的に組み込む自動学
習の処理が行われるので、次回からは機能仕様の入力の
みでこの追加変換ルールによる論理合成が実行される。
換ルール群中へ矛盾を排除して自動的に組み込む自動学
習の処理が行われるので、次回からは機能仕様の入力の
みでこの追加変換ルールによる論理合成が実行される。
したがって、本発明の論理合成装置では、追加の変換ル
ールを組み込むことに対する設計者の負担は太き（軽減
され、その効果は大きい。
ールを組み込むことに対する設計者の負担は太き（軽減
され、その効果は大きい。
第１図はこの発明の一実施例にかかる論理合成装置の構
成を示ずブロック図、 第２図から第１０は第１図の装置の動作説明に供する図
であって、第２図は論理合成装置に入力された態様仕様
例の一部を示す図、 第３図は第２図の機能要素デコーダに関する変換ルール
の一例を示す図、 第４図は設計者独自のセルの一例を示す図、第５図は機
能要素デコーダに関する追加変換ルールの一例を示ず図
、 第６図は第５図の追加変換ルールを第４図のセルβに適
用して１０られた部分回路の一例を示す図、第７図は第
６図の変換例における回路変換履歴の一部分を示す図、 第８図は第７図の結果に対する追加変換ルールの解析結
果の一例を示す図、 第９図は第８図の結果に基づいて修正された既存変換ル
ールの一例を示す図、 第１０図は追加変換ルールを既存変換ルール群に組み込
んだ一例を示す図、 第１１図は変換ルールの学習を実行覆る手順を示すフロ
ーチャートである。 １１・・・回路情報入力部 １２・・・回路情報記憶部 １３・・・既存変換ルール群記憶部 １４・・・追加変換ルール入力部 １５・・・追加変換ルール記憶部 １６・・・論理合成処理部 １７・・・回路変換履歴記憶部 １８・・・回路変換履歴出力部 １９・・・追加変換ルール解析部 ２０・・・解析結果記憶部 ２１・・・追加変換ルール組込部
成を示ずブロック図、 第２図から第１０は第１図の装置の動作説明に供する図
であって、第２図は論理合成装置に入力された態様仕様
例の一部を示す図、 第３図は第２図の機能要素デコーダに関する変換ルール
の一例を示す図、 第４図は設計者独自のセルの一例を示す図、第５図は機
能要素デコーダに関する追加変換ルールの一例を示ず図
、 第６図は第５図の追加変換ルールを第４図のセルβに適
用して１０られた部分回路の一例を示す図、第７図は第
６図の変換例における回路変換履歴の一部分を示す図、 第８図は第７図の結果に対する追加変換ルールの解析結
果の一例を示す図、 第９図は第８図の結果に基づいて修正された既存変換ル
ールの一例を示す図、 第１０図は追加変換ルールを既存変換ルール群に組み込
んだ一例を示す図、 第１１図は変換ルールの学習を実行覆る手順を示すフロ
ーチャートである。 １１・・・回路情報入力部 １２・・・回路情報記憶部 １３・・・既存変換ルール群記憶部 １４・・・追加変換ルール入力部 １５・・・追加変換ルール記憶部 １６・・・論理合成処理部 １７・・・回路変換履歴記憶部 １８・・・回路変換履歴出力部 １９・・・追加変換ルール解析部 ２０・・・解析結果記憶部 ２１・・・追加変換ルール組込部
Claims (3)
- （１）入力された機能仕様を予め決められた変換ルール
に基づいて変換することによりＬＳＩの論理回路を自動
的に合成し設計する論理合成装置において、 追加の変換ルールを入力する手段と、 入力された前記追加変換ルールを既存の変換ルールに優
先して入力仕様に適用しＬＳＩの論理合成を実行する手
段と、 前記入力された追加変換ルールを解析して既存の変換ル
ールが当該追加変換ルールと競合しないように前記既存
の変換ルールを修正すると共に前記追加変換ルールを既
存の変換ルール群に組み込む手段、 とを備えることによって、追加された変換ルールに対し
て学習機能を有するようにしたことを特徴とする論理合
成装置。 - （２）前記論理合成を実行する手段は論理合成に適用さ
れた変換ルールとこのルールの適用の対象となった回路
変換を履歴として出力する機能を有し、 前記組込手段は前記論理合成を実行する手段から出力さ
れる履歴を記憶する回路変換履歴記憶部と、該回路変換
履歴記憶部に記憶された情報に基づいて追加変換ルール
の機能を解析する追加変換ルール解析部と、該解析結果
を格納する解析結果記憶部と、該記憶部に格納された情
報から既存の変換ルールが当該追加変換ルールと競合し
ないように前記既存の変換ルールを修正すると共に前記
追加変換ルールを既存の変換ルール群に組み込む追加変
換ルール組込部、とから構成されていることを特徴とす
る請求項１に記載の論理合成装置。 - （３）前記回路変換履歴記憶部の内容を出力する出力手
段を備えることによって、論理合成および回路変換結果
のモニタを可能としたことを特徴とする請求項２に記載
の論理合成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252425A JPH03116281A (ja) | 1989-09-29 | 1989-09-29 | 論理合成装置 |
| US07/587,741 US5276855A (en) | 1989-09-29 | 1990-09-25 | Logic synthesis apparatus for incorporating additional rules to the knowledge base without causing competition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252425A JPH03116281A (ja) | 1989-09-29 | 1989-09-29 | 論理合成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116281A true JPH03116281A (ja) | 1991-05-17 |
Family
ID=17237184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252425A Pending JPH03116281A (ja) | 1989-09-29 | 1989-09-29 | 論理合成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5276855A (ja) |
| JP (1) | JPH03116281A (ja) |
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