JPS6274158A

JPS6274158A - 回路変換方式

Info

Publication number: JPS6274158A
Application number: JP60213964A
Authority: JP
Inventors: Tamotsu Nishiyama; 西山　保; Toshinori Watanabe; 俊典渡辺; Noboru Horie; 昇堀江; Makoto Furuhata; 降旗　誠; Yasuo Kominami; 小南　靖雄; Fumihiko Mori; 文彦森
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1985-09-27
Filing date: 1985-09-27
Publication date: 1987-04-04
Also published as: US4803636A; EP0217291A2; EP0217291A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野Ｊ本発明は、回路変換方式に関し、特に゛１′−導体設削
業務自動化の際に、同一・機能を有する回路を）゛クノ
ロジの異なるデバイスで実現する場合にりｆ適な論理回
路の自動変換方式に関するものである、。

〔発明の背景〕

アナログ・ｆイジタル混成回路が増加しており、アナロ
グ回路はＩＴＩ、（Ｔ　ｎＬｅＢｒａｔ、（！ｄ　　Ｔ
　ｎ、１ｐｃｔ、ｉ。

ｎ　　　Ｌｏｇ、ｉＣ）やＴ　Ｔ　　Ｉ−、（Ｔ　ｒａ
ｎｓ−ｉ、ｓｔ、ｏｒ　　　ＴｒＣｌｎｓ、ｉ、ｇｔ：
ｏｒＬｏｇｉｒ・）が用いＩコ）れでいる。ディジタル
回路は、通常Ｃ：　Ｍ　ＯＳ回路で記載されているが、
これをＩＩＩ１回路またはＩ”　’Ｉ”　１．回路に変
換する必要がある。

従来は、この変換ｐ、人丁、により行っているため、設
Ｗ”＋の際に多くのＬ数を要しτいる。また、ＣＭＯＳ
−ＩＩＩ、変換の他にも、Ｔｉ’１．−ＣＭＯＳ。

”Ｔ”Ｉ”　Ｌ　−Ｅ　（，■１等の変換があり、ごれ
らの変換を自動的Ｌ５行える方式が望まれている。。

従来の回路自動変換方式は、原回路″′）」り被変換回
路内かｊ゛０、あｔ″）かし７め定義される入カバター
ン（点ｒ・間の結線関係で表現されるパターン）に−・
致する部分を検出し２、出力端ｒのノアンアウ１〜数等
の条Ｐ口３従って、直接、社応する出カバターンで胃き
換えるものである（例えば、本発明とらによる先願の特
願昭Ｇｏ　　８２４００号明絹１１、あイ）いは、挿木
、他：知識ベースを用いた流用設計促援シス−７′Ａ（
１）（２）（３）情報処理学会第３０回令１１１人会講
演論ヴ年、１１１＋　１　！１２３〜１９２８（＋９８
！１）参照）３、しかし、］−記ノｊ式では、名人カバ
ターンごとに複数の出カバターンが苅応するため、ルー
ルの個数も出カバターンの個数だけ必Ｓ　トｔ、ｃす、
すへての人カバターンに対する変換ルールの個数が多く
なって、知識ベース（すなオ）も、変換ルール）を作成
するためのＩ′−数が人さくなり、変換ルール作成の効
ψ化５容易ｒ＋の点で配慮が不５■厚し・でいる。

〔発明のｌｉ的〕

４一本発明の［１的は、このような従来の問題を改善し、同
・の機能を有する回路を異４・るデバイスで実現する際
に必要となる回路図の変換を自動化し、論理数Ｍ［を効
率よく支援するととがでさる回路変換方式を提供するこ
とにある。

〔発明の概要〕上記目的を達成するため、本発明の回路変換方式は、第
１の要素の集合から構成される原回路を、論理的に等価
な第２の要素の集合から構成される目標回路に変換する
回路変換方式において、上記第１の要素の集合内での変
換規則を保持する第１記憶手段と、！−記第２の要素の
集合内での変換規則を保持する第２記憶手段ど、１−記
憶１の要素の集合から第２の要素の集合への変換規則を
保持する第３記憶手段とを有し、−Ｉ−記憶１記憶手段
の中から適切なものを自動的に選択し４、原回路ｆ−タ
の個々あるいは複数の要素に作用させ、第１中間データ
に変換しまた後、上記第３記憶手段の中から自動選択し
て、該第１中間データの個々あるいは複数の要素に作用
させて、第２中間データに変換し、さらに、上記第２記
憶手段の中から自動選択し、上記第２中間データの個々
あるいは複数の要素に作用させ、目標回路データに変換
することに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第２図は、本発明を適用できる処理システムのブロック
図である。第２図において、中央処理装置（ＣＰＵ）１
１は、入力データから被変換回路の各素子、および回路
結線情報の認識処理、原註路から目標回路への変換処理
、目標回路の最適化処理、最終結果から回路図を作図す
る処理等を行う。入力装置１２は、被変換回路の素子お
よび回路結線の入力を行う。記憶装置１３には、回路変
換ルール群、回路最適化ルール群、変換操作処理プログ
ラム等を保持する。出力装置１４ば、回路変換後の中間
結果、あるいは最終結果の回路図を出力する。なお、入
力装置１２の具体例としては、入力回路図面から直接読
み込むデジタイザ、ライトペン、タブレット、マウス、
ＯＣＲ，キーボード、カードリーダ等、あるいは一旦読
み込んだ入力回路データを記憶した磁気テープ、磁気デ
ィスク等の２種類がある。記憶装置１３の一例として、
磁気ディスクがある。また、出力装置１４の一例として
、プロッタ（作図機）、プリンタ、グラフィック・ディ
スプレイ等の図形出力装置、あるいは磁気ディスク、磁
気テープ等のデータ記憶装置がある。

本実施例の回路変換システムは、入力装置１２から原回
路データを入力し、回路変換した後、目標回路データを
出力装置１４に出力する。変換処理プログラムは、記憶
装置１３に格納されている変換ルール群を用いて、変換
処理を行う。

既存のデバイスＡで実現されている電子回路と同一機能
を有する回路を、テクノロジ（ＣＭＯ８゜ＴＴＬ、ＥＣ
Ｌ、Ｉ　ＩＬ等）の異なるデバイスＢで実現する場合、
既存の電子回路（デバイスＡ）の論理回路図をデバイス
Ｂのテクノロジに合致した論理回路図に変換し、回路シ
ミュレーシ１ンやチップレイアウトの作業に利用するこ
とが不可決で＝７− ある。この回路変換を自動化する場合、その変換規則は
、被変換回路つまり原回路内の素子間の結線関係、ある
いはその素子が果す機能に依存して異なってくるため、
変換規則が複雑かつ多数となる等の問題がある。本実施
例では、回路変換を原回路系内での変換、原註路系から
目標回路系への変換、および目標回路系内での変換、の
３段階に分け、知識工学的観点からこれらの変換規則を
ルール化（知識化）し、これを利用する。原回路系内で
の変換では、原註路（被変換口ｗＩ）の素子間の結線関
係から回路構造を認識し、さらに原註路を認識した回路
構造に従って、原註路における中間表現、つまり原註路
系から目標回路系への変換の基本となる要素のみから構
成される概念的表現へ変換し、原註路系独自のテクノロ
ジに依存する部分を取り除く。次に、原註路系から目標
回路系への変換では、原註路系における中間表現を目標
回路系における中間表現へ変換する。最後に、目標回路
系内での変換では、中間表現から目標回路系のテクノロ
ジ調整を行い、素子を生成して、目標回路を得る。さら
に、冗長論理部を削除する等により、目標回路の最適化
を行う、このような方法を用いることにより、（ａ）一
般的に同−回路系（テクノロジ）内での変換は、プール
代数等により比較的容易に変換規則を得ることができる
。（ｂ）異なる回路系（テクノロジ）間の変換は、基本
となる変換の変換規則のみを利用すればよい。（ｃ）フ
ァンアウト調整等のテクノロジ独自の調整は、テクノロ
ジ間の変換と切離して考えると、ルール化が容易である
。

第３図は、第２図における中央処理装置の機能ブロック
図である。中央処理装置１１が機能する変換処理機構２
０は、記憶装置１３に格納されている回路変換用ルール
群２３を用い、入力された原註路データ２工に対して、
ルール群２３内の適切なルールを適用させることにより
、目標回路データ２２に変換する。

第１図は、本発明の一実施例を示す変換処理機構と回路
変換用ルール群との関係図である。変換処理機構２０は
、原註路系での変換部１１０と、原註路系から目標回路
系への変換部＋−２０と、目標回路系での変換部１３０
からなる３つの処理ブロックを有している。

処理ブロック１１０は、原註路構造解析部３゜Ｏと、基
本構造生成部３１０どよりなる。構造解析部３００は、
原註路データ２１を読み込み、接続関係抽出ルール群２
１０から適切なルールを選別して、それを原註路データ
に作用させることにより、原註路の構造を解析し、回路
構造データ３０を作成する。また、基本構造生成部３１
０においては、基本概念抽出ルール群２２０のルールを
用いて、原註路データ２１あるいはその部分を。

変換の基本となる素子または概念のみから構成される中
間表現に変換する処理を行う。なお、上記処理では、必
要に応じて回路構造データを利用することもある。

次に、処理ブロック１２０は、原註路系における中間表
現を受取り、これに対して、基本概念変換ルール群２３
０中のルールを用い、目標回路系における中間表現（す
なわち、変換の基本となる「１標回路系側の素子または
概念のみから構成された表現である）へ変換する基本概
念変換部３２０より構成されている。

処理ブロック１３０は、目標回路生成部３３０と目標回
路最適化部３４０から構成される４、目標回路生成部３
３０は、目標回路系の中間表現を受取り、目標回路生成
ルール群２４０のルールを用いて、中間表現から目標回
路系の各素ｆ−を生成し、さらに原註路の回路構造デー
タ３０を参照しながら目標回路が原註路と同等の機能を
達成するように回路調整を行い、その結果として、中間
的な目標回路データ３１を作成する。なお１本実施例で
は、処理を筒中にするため、目標回路生成部３３０にお
いて、素子生成と回路調整とを同時に行っているが、こ
の目標回路生成部３３０を；ｆ３Ｔ−生成部と回路調整
部に分離することも可能である。また、中間的回路デー
タ３１と目標回路データ２２は、共通のファイルを使用
しても差支えない。

目標回路最適化部３４０は、目標回路Ｒ適化ルール群２
５０のルールを用いて、目標回路生成部３３０の結果と
して得られた中間的な目標回路データ３１から、冗長論
理部分の削減、単機能素子群の複合化等の最適化を行い
、最終結果として目標回路データ２２を出力する。

なお、処理ブロック３１０，３２０，３３０の各実行方
法としては、原註路全体に対して、処理ブロック３１０
，３２０．および３３０を順次実行する方法、または原
註路の単機能素子群（つまり、単一機能を構成する素子
の集合、あるいは単一の素子）ごとに処理ブロック３１
０，３２０゜３３０を順次実行する方法等がある。

次に、本実施例として、ＣＭＯ８論理からＩＩＴ−論理
への回路変換を例に挙げ、回路変換用ルール群２３につ
いて、詳述する。

第１図における回路変換用ルール群２３は、処理ブロッ
ク３００，３１０，３２０，３３０．および３４０に各
々対応して、接続関係抽出ルール群２１０．基本概念抽
出ルール群２２０．基本概念変換ルール群２３０．目標
回路生成ルール群２４０、および目標回路最適化ルール
群２５０の５１２一つのルール群から構成されている。こわらの各ルール群
について説明する前に、先ず、ＣＭＯ３論理回路とＩ　
Ｉ　Ｌ、論理回路どの記述の相違について述べる。Ｃｕ
Ｏ２は、一般に結線論理（Ｗｉｒｅｄｌｏｇｉ−ｃ）が
禁止されており、一般の論理記号で記述される。一方、
ＩＩＬの基本構成は、ラテラルＰｎＰｌ〜ランジスタと
逆方向ｎｐｎ　ｌ−ランジスタである。

第４図は、Ｉ　Ｉ　Ｌ素子を簡略化して表示した図であ
る。４０１は、ｎｐｎトランジスタのコレクタ面積を表
象する記号であり、このコレクタ４０１の個数はファン
アウト数に比例する。このコレクタ４０１は、１個のｌ
ｌｌ−素子に対して最大４個までとれる。Ｉ　Ｉ　Ｌ素
子は、論理的にはインバータ（ＮＯＴ素子）である。ま
た、Ｉ　Ｉ　Ｌは、基本的に結線論理のため一般の論理
記号で記述せず、第４図に示すＩＩＩ、素子（他に、ブ
リッププロップ関係を表わすセル）およびそわらの結線
論理で記述する。

第５図は、第１図における接続関係抽出ルール２１０に
屈するルールの一例を示す図である。第５図では、ＳＲ
ラッチを認識するルールの一例を示している。これを、
Ｉ　Ｆ−ＴＨＥＮ型ルール（これについては、特願昭５
８−７９３４．１号明細書「設備群制御方式」を参照）
で記述すると、次のようになる。

ＩＦ：　２人力ＮＯＲゲート４０２，４０３が存在し、
ゲート４０ネの入力信号はＲ４０４と４０７、出力信号
はＱ４０６であり、ゲーＩへ４０３の入力信号は５４０
５とＱ４０６゜出力信号はＱ４０７であれば、ＴＩ■ＥＮニゲ−１〜４０２，４０３はＳＲラッチを形
成する。

また、接続関係抽出ルール２１０には、上記のような認
識ルールの他に、各°素子ごとに出力供給素子数（ファ
ンアウト数）や入力信号数（ファンイン数）を調べるた
めのルールもある。

第６図は、第１図における基本概念抽出ルール２２０に
属するルールの一覧を示す図である。この例では、ＮＡ
ＮＤゲート５０１　、　ＡＮＤＮＯゲート５］インバー
タ５０．３．ＯＲゲーｈ５０４゜ＮＯＲゲーｈ　５０５
　、　Ｅ　Ｎ　ＯＲ（Ｅｘｃｌｕｓｉｖｅ　　Ｎ。

ｒ）ゲート５０７　、　Ｅ　ＯＲ（Ｅｘｃｌｕｓｉｖｅ
　　Ｏｒ）ゲー）−５０８，ＳＲランチ５１６の各論理
ゲー１〜から構成されている原註略図は、第６図のルー
ルによって、ＮＯＲゲート５０５．インバータ５０３゜
およびＳＲランチ５１６の概念から構成される中間表現
に変換される。第６図の変換ルールを、簡単に説明する
と、ルール１は、ｎ入力ＮＯＲゲート５０１をｎ入力Ａ
ＮＤゲート５０２とインバータ５０３に変換するルール
である。また、ルール２は、ｎ入力ＯＲゲート５０４を
ｎ入力ＮＯＲゲート５０５とインバータ５０６に変換す
るルールである。また、ルール３は、ＥＮＯＲゲート５
０７をＥＯＲゲート５０８とインバータ５０９に変換す
るルールである。また、ルール４は、ｎ入力ＡＮＤゲー
ト５１０をｎ個のインバータ５１１゜・・・・５１２と
ＮＯＲゲート５１３に変換するルールである。ただし、
ｎは１以上の正整数である。ルール５は、ＮＯＲゲート
５］、４，５１．５によるＳＲラッチをＳＲラッチ・シ
ンボル５１６に変換するルールである。ルール６は、Ｎ
ＡＮＤゲート５１７，５１８を２個のインバータ５１９
゜５２０とＳＲラッチ・シンボル５２１に変換するルー
ルである。これらのルールは、プール代数、あるいはＳ
Ｒラッチの定義等から容易に作成することが可能である
。また、第６図のルールの適用に関しては、各ルールに
適当なプライオリティを付け、そのプライオリティに従
ってルールを適用するものとする。例えば、ＮＡＮＤゲ
ートに変換ルールを適用する場合、先ず、ルール６を適
用し、失敗すれば次にルールｌを適用する。つまり、ル
ール６には、ルール１のプライオリティより高いプライ
オリティが割当てられている。

第７図は、第１図における基本概念変換ルール２３０に
属するルールの例を一覧表に示した図である。この例に
おいては、インバータ５３１．ＮＯＲゲート５３２．Ｅ
ＯＲゲート５３３．ＳＲラッチ・シンボル５３４の原註
路系（ＣｕＯ２，）における基本概念を、単一のＩＩＬ
素子５４１．ワイゲート・アンド（Ｗｉｒｅｄ　　ａｎ
ｄ）　Ｉ　Ｉ　Ｌ素子５４２゜およびラッチＩＩＬ素子
５４８の基本概念に変換する。ただし、これらの基本概
念においては、供給電流の増減に関連するコレクタの個
数は考慮していない。

次に、第７図の変換ルールについて、詳述する。

ルール１は、インバータ５３１を単一のＩＩＬ素子５４
１に変換する。ルール２は、入力信号ＩＩ（５２５）・
・・・・Ｉｎ（５２６）を持ち、出力信号０（５２７）
を持つＮＯＲゲート５３２を、入力信号１１（５２８）
、出力信号０（５３０）を持つ■ＩＬ素子、・・・・お
よび入力信号Ｉ　ｎ（５２９）。

出力信号０（５３０）を持つＩＩＬ素子から構成される
ｎ入力ワイアード・アンドＩＩＬ素子５４２に変換する
。ただし、ｎは２以上の正整数である。

ルール３は、ＥＯＲゲート５３３を、３個の２人力ワイ
アード・アンドＩＩＬ素子５４３，５４４゜５４５に変
換する。ただし、ワイアード・アンドＩＩＬ素子５４３
は、ワイアードした出力信号の他に、２つのＩＩＬ素子
の各々の出力信号を出力信号として持つ。ルール４は、
ＳＲクラッチ３４を、２つのＩＩＬ素子５４６，５４７
とラッチ■Ｉ　Ｌ素子５４８に変換する。ここで、第７
図の各ルールの結論部において、点線で囲まれた部分が
目標回路系の基本概念、つまり変換の基本となる概念的
素子である。

第８図は、第１図における目標回路生成ルール２４０の
一例を示す図である。第８図の例では、特に、目標回路
系（Ｉ　Ｉ　Ｌ）の基本概念（中間表現）をＩＩＬ素子
と結線論理に展開すると同時に、ＩＩＬ素子のファンア
ウト調整（すなわち、ファンアウト数に等しくなるよう
に、コレクタ数を増す）を行うルールである。以下、第
８図のルールについて、詳述する。先ず、ルール１は、
ｎ個の入力信号Ｉｔ、　　・・・・、Ｉｎおよび出力信
号Ｏを持つｎ入力ワイアード・アンドＩＩＬ素子５５１
を、結線論理を形成する共通の出力信号○を持ち、各々
入力信号Ｉｔ、　　・・・・、Ｉｎを持つｎ個のＩＩＬ
素子５５２．・・・・５５３に変換するルールである。

ただし、条件部において、出力信号０５５４のファンア
ウト数（すなオＪち、分岐数）Ｎ５５５が１．２，３．
４のいずれかの正整数であるという前提条件があり５結
論部におけるｎ個のＩＩＬ素子５５２．・・・５５３の
各々がコレクタ５５６をＮ個づつ持つ。ルール２は、コ
レクタ数を考慮していない（つまり、概念的）Ｉ’ＴＬ
素子５６１を、出力信号０５６３のファンアラｌ−Ｎに
等しい個数のコレクタ５６５を持つＩＩＬ素子５６２に
変換するルールである。ただし、ファンアラ１へ数Ｎは
、１，２，３．４のいずれかの値である。

ルール３は２出力信号０５６６のファンアラ１へ数Ｎが
５以」−かつ１６以下の正整数ならば、ＩＩＬ素子５６
８およびＩＩＬ素子５６８の出力信号を入力信号とする
ｍ個のＩＩＩ、素子５７１，５７２゜・・・を信号０の
前に挿入するルールである。■ＩＬ素子５７１，５７２
．　・・・の個数ｍは、次式で与えられる。

５≦Ｎ≦８　ならば、　ｍ＝２゜９≦Ｎ≦１２　ならば、ｍ＝３゜Ｉ３≦Ｎ≦１２　ならば、ｍ＝４゜また、Ｉ　Ｉ　Ｌ素子５６８のコレクタ５６９の個数は
、ＩＩＬ素子５６８の出力信号を入力信号として持つＩ
　Ｉ　Ｌ素子５７１，５７２．　　・・・の個数ｍに等
しい。Ｉ　Ｉ　Ｌ素子５７１，５７２．−−−の各々の
コレクタ５７０の個数は１〜４の整数であり、それらの
コレクタ５７０の合計数がＮに等しい。

ルール４は、入力信号１１（５５８）と１２（５５９）
を持つラッチＩＩＬ素子５７３を、互いに他方の出力信
号の１本をその素子の入力信号に結線した一対のｌｌｌ
−素子５８１，５８２に変換するルールである。条件部
において、ラッチＩ　Ｉ　Ｌ素子５７３の出力信号０１
（５７４）のファンアウト数Ｎ　１　（５７６）が１．
２．３のいずれかの整数を値として持つことを前提条件
としており、結論部におけるＩＩＬ素子５８１のコレク
タ５８３のうちＮ　１　（５７６）個が出力信号０１に
接続され、別の１個のコレクタ６０６がＩＩＬ素子５８
２の入力信号Ｉ　２（５５９）に接続されている。本実
施例では、出力信号０（５７４）のみ考慮したが、出力
信号０２（５７５）についても同じである。

第８図におけるルール５は、ルール４と同じように、ラ
ッチＩＩＬ素子５８４を、一対のＩＩＬ素子５８９．５
９０に変換し、出力信号のファンアウト数に応じてＩＩ
Ｌ素子５９４．・・・を挿入するルールである。特に、
条件部において、ラッチＩＩＬ素子５８４の出力信号０
１（５８５）のファンアウト数Ｎ１（５８７）、出力信
号０２のファンアウト数Ｎ２（５８８）が、次の前提条
件のいずれかを満たしている。

４≦Ｎ１≦７　　かつ　　Ｏ≦Ｎ２≦２゜または、８≦
Ｎ１≦１１　かつ　　０≦Ｎ２≦１゜または、１２≦Ｎ
１≦１５　かつ　Ｎ２＝０結論部においては、Ｉ　Ｉ　
Ｌ素子５８９のコレクタ５９１の個数は４個であり、そ
のうち１個のコレクタはＩＩＬ素子５９０の入力信号Ｉ
２に接続され、残りの３個のコレクタは出力信号０１　
（５９２）に接続され、３個のゲートに電流（信号）を
供給する。さらに、残りのＮ１−３個のゲートに対して
は、ＩＩＬ素子５９０の出力信号０２（５９３）を入力
信号とするＱ個のＩＩＬ素子５９４゜・・・の出力信号
を供給する。ただし、ＩＩＬ素子５９４の個数は次式を
満している。

４≦Ｎｌ≦７　　　ならば、　　　Ｑ＝１゜８≦Ｎ１≦
１１　　ならば、　　　Ｑ＝２゜１２≦Ｎ１≦１５　な
らば、　　　Ω＝３そして、ＩＩＬ素子５９０のコレク
タ数はＱ＋１＋Ｎ２であり、そのうち１個のコレクタが
ＩＩＬ素子５８９の入力信号工１に結線している。本実
施例では、Ｎ２＝０の場合の図式も示している。

また、０１と０２の条件を入れ換えたものに対しても、
同じようなルールが作成できる。

第８図におけるルール６は、２個の出力信号０１（５９
７）と０２（５９８）を持ち、それらの一方（０１）が
結線論理を形成する場合（つまり、出力信号０１が他の
ゲートの出力信号と結線されている場合）、ＩＩＬ素子
５９６を、Ｎ１＋Ｎ２個のコレクタを持ち、そのうちＮ
１個のコレクタ６０４を出力信号０１　（６０２）に接
続し、残りのＮ２個のコレクタ６０５を出力信号０２（
６０３）に接続したＩＩＬ素子６０１に変換する。ただ
し、出力信号０１　（５９７）のファンアウト数Ｎ１（
５９９）と出力信号０２（５９８）のファンアウト数Ｎ
２（６００）は、次の条件式を満たす。

２≦Ｎ１＋Ｎ２≦４本実施例では、特に、Ｎ１＝１の場合の図式を示した。

また、これらのルールから、第７図の概念的素子５４３
に対する変換ルールも簡単に導くことができる。

第９図は、第１図における目標回路最適化ルール２５０
に属するルール例の一覧図である。第９図のルール例で
は、簡単のため、出力信号Ｏのファンアウト数（分岐数
）が１である図式のみを示した。この例では、目標回路
最適化ルールの一例として、特に目標回路系（ＩＩＬ）
におけるＩＩＬ素子の削減に関するルールをとりあげた
。以下、第９図における各ルールについて、詳述する。

第９図におけるルール１は、直列に２段に連結されたＩ
ＩＬ素子６１１，６１２を削除するルールである。条件
部において、出力信号０（６１３）は、他の出力信号と
結線論理を形成せず、かつ出力信号０（６１３）のファ
ンアウト数ウＮに対して、信号工（６１０）を出力信号
として持ゲートのコレクタ数は、５−Ｎ個以下であるこ
とが前提条件である。

結論部では、信号Ｉ（６１５）を出力信号とするゲート
のコレクタの個数をＮ−１個増す。また、信号１（６１
３）を同一信号Ｉ（６１５）にする。

第９図におけるルール２は、直列に２段に連結されたＩ
ＩＬ素子６２１，６２２がそれらの素子間に分岐信号を
持つ場合のＩＩＬ素子の削減ルールである。条件部にお
いて、出力信号０（６２３）は、他のゲートの出力信号
と結線を形成せず、かつ出力信号０（６２３）のファン
アウト数Ｎ（６２４）に対して、信号Ｉ　（６２０）を
出力信号として持つゲートのコレクタ数は、４−Ｎ個以
下であることが前提条件である。結論部では、信号０（
６２３）を成力信号とするすべてのゲートに対して、そ
の成力信号を信号Ｉ　（６２５）に変更し、さらに、分
岐部分に対しては、ＩＩＬ素子６２６を挿入する。また
、信号Ｉ　（６２５）を出力信号とするゲ−トのコレク
タの個数をＮ個増加する。

第９図におけるルール３は、出力信号ｏ（６２４）が他
のゲートの出力信号と結線論理を形成し、かつ入力信号
Ｉ　（６２０）が分岐する直列２段に連結；ｌりＩ　Ｉ
　Ｌｍ子６２２．６２３を削除し、ＩＩＬ素子６２７の
コレクタを分割して２本の出力信号０（６２８）、Ｉ（
６２９）をとる。条件部において、ＩＩＬ素子６２３の
ファンアラ１〜数Ｎ（６２４）とするとき、ＩＩＬ素子
６２１のコレクタ数は、５−１個以下であることが前提
条件である。

結論部では、ＩＩＬ素子６２７のコレクタ数をＮ−１個
増構壌ＩＩＬ素子６２７の全コレクタのうちＮ個のコレ
クタを出力信号０（６２８）に接続し、残りのコレクタ
を信Ｉ　（６２９）に接続する。

第９図におけるルール４は、同一の入力信号■（６２０
）を持つ２個のＩＩＬ素子６３１，６３２を１個のＩＩ
Ｌ素子６３８に統合するルールである。条件部において
、出力信号０１　（６３３）のファンアウト数Ｎ　１　
（６３４）と出力信号０２（６３５）のファンアウト数
ＡＮ２（６３６）の間に、次式の関係があることが前提
条件である。

２≦Ｎ１十Ｎ２≦４結論部では、Ｉ　Ｉ　Ｌ素子６３８は、Ｎ１＋Ｎ２個の
コレクタを持ち、それらのうちＮ１個のコレクタは出力
信号０１（６３９）に接続され、残りのＮ２個のコレク
タは出力信号０２（６４０）に接続されている。さらに
、信号Ｉ（６３７）を出力信号とするゲートのコレクタ
数を１だけ減らす。

第９図におけるルール５は、一対のＩ　Ｉ　Ｔ−４素子
６４．３，６４４がラッチを形成し、Ｉ　Ｉ　１．、、
　Ｍ子６４３の後段に連結されたＩＩＩ、素子６４５を
削除し、出力信号○（６５２）を他方のＩ　Ｉ　ｔ−素
子６５１に接続する。条件部において、出力信号０（６
４６）のファンアウト数Ｎとするとき、ＩＩＬ素子６４
４のコレクタ数が４−Ｎ個以下であることが前提条件で
ある。結論部において、ｌｌｌ−素子６５１のＮ個コレ
クタを出力信号０（６５２）に接続し、残りのコレクタ
のうちの１個を１丁り素子６５０の入力信号ＩＩ（６４
８）に接続する。

このように、第６図、第７図、第８図および第９図にお
ける各ルールは、筒中のために図式に−より示したが、
これらの表現方法とし、て、記号による記述や、論理型
８語Ｐ　ＲＯＬ　ＯＧ等によるプログラミング等も可能
である。また、とれらのルールは変数を含んでいてもよ
い。また、第６図、第７図、第８図および第９図におけ
る各ルールには、第６図で説明したように、適当に優先
順位が付けられる。

以」−が回路変換用ルール群２３の概略説明でａる。次
に、第６図〜第９図に示した回路変換用ルールを適用し
た例を示す。

第１０図は、本実施例において、原註路として取りあげ
られる論理回路であり、ＮＯＲゲー１−とインバータ・
ゲー］−とで実現されている。

第１１図は、第１０図の論理回路を本実施例に従って変
換した結果警示す図である。以下、ごれがどのようにし
て変換さｉｚたか、その処理について詳述する。

第１２図は、第１図における原註路の構造解析部３００
の処理概要を示すフローチャートである。

第１２図の処理の説明の前に、回路データの内部表現に
ついて述べる。

第１３図は、回路データの一時記憶領域の形式を示す図
である。回路データ一時記憶領域８００は、各レコード
８０１が可変長（あるいは、固定長）のレコードの順序
付けられた集りから構成される内部データエリアである
。各レコード８０１には、論理素子の種類、回路系（す
なわち、ＣＭＯ３，Ｉ　Ｉ　Ｌ、、　ｅ　ｔ　ｃ、）、
素子の識別名称、入力信号のリスト、および出力信号の
リスｌ−等の情報を記述している。テーブル８１０は、
回路データ一時記憶領域８００の各レコードが処理済み
ならば、エリア８１１に値１を設定し、未処理ならば、
エリア８１１に０を設定する。

次に、これら一時記憶領域８００を用いて、第１２図の
内容を説明する。原註路データ２１を読み込み、回路デ
ータ一時記憶領域８００に設定する（ステップ７０１）
。次に、ルールの適用優先番号Ｎに値１を設定する（ス
テップ７０２）。Ｎは、ルールの適用優先順に各ルール
に付けられた番号８２０である。ルール優先番号Ｎのル
ールを、接続関係抽出ルール群２１０から検索する（ス
テップ７０３）。前ステップ７０３において、適用優先
番号Ｎのルールが検索できれば、処理ステップ７０５の
処理を行い、逆に検索できなければ、原註路の構造解析
部３００の処理を終了する（ステップ７０４）。第１３
図における処理フラグテーブル８１０を０クリアする（
ステップ７０５）。次に、第１３図における一時記憶領
域８００の中の各データ（レコード）で、フラグテーブ
ル８１０の対応する値がＯの部分から、ステップ７０３
で検索した適用優先番号Ｎ番のルールのＩＦ部（条件部
）とパターンマツチングする部分を抽出する（ステップ
７０Ｇ）。ただし、ここで述べるパターンマツチングは
、以下の規則に従う。

（、）変数は何とでもマツチする。ただし、同じ変数は
、同じものとしかマツチしない。変数が何かにマツチす
ると、マツチした対象自体が変数の代りにそこにあると
考えてよい。（ｂ）シンボルは。

それと等しいシンボル、あるいは（未だ値を持つていな
い）変数としかマツチしない。（ｃ）複合項は、そのす
べての要素がマツチするときだけ、他の複合項とマツチ
する。勿論、（未だ値を持っていない）変数とはマツチ
する。（ｄ）それ以外には、２つのパターンはマツチし
ない。

前のステップ７０６において、ＩＦ部にパターンマツチ
ングする部分が存在すれば、処理ステップ７０８の処理
を行い、逆に存在しなければ、ステップ７１０の処理を
行う（ステップ７０７）。存在すれば、回路データ一時
記憶領域８００において、ステップ７０６でＩＦ部にマ
ツチした部分の゛ルコードに対応するフラグテーブル８
１０上の対応位置に値１を設定する（ステップ７０８）
。次に、ステップ７０３で検索した適用優先番号Ｎ番目
のＴＨＥＮ部（結論部）を指定された形式で回路構造デ
ータ３０に追加登録する（ステップ７０９）。パターン
マツチングする部分が存在しない場合は、適用優先番号
Ｎの値に１を加えた値を、改めてＮに設定する（ステッ
プ７１０）。以上の処理において、一連の処理ステップ
７０５，７０６．７’０７゜７０８は、論理型言語ＰＲ
ＯＬＯＧを用いて、回路データ一時記憶領域８００の各
レコードの情報を事実文として記述し、ユニフィケーシ
ョン（ｕｎｉｆｉｃａｔｉｏｎ）やバックトラック機能
（例えば、Ｗ。

Ｆ　、　Ｃ１ｏｃｋｓｉｎ、Ｃ，Ｓ　、　Ｍｅｌｌｉｓ
ｈ　：　　ｒＰ　ＲＯＬＯＧにおけるプログラミングＪ
　　（Ｐ　ｒｏｇｒａｍｍｉｎｇ　　１ｎＰＲＯＬＯＧ
）　、　Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇｌ　９８１参
照）を使用することによっても、簡単に実現することが
できる。

第１４図は、第１図における基本構造生成部３１０の処
理の概要を示すフローチャートである。

第１４図の処理内容は、第１２図の処理と類似している
。先ず、第１２図の処理ステップ７０１と同じであり、
第１２図におけるステップ７０１で作成した回路データ
一時記憶領域８００をそのまま使用する方法でもよい（
ステップ７１１）、次に、ルール適用優先番号Ｎに、１
を設定する（ステップ７１２）。優先番号Ｎのルールを
適用概念抽出ルール２２０から検索する（ステップ７１
３）。検索できれば、処理ステップ７１５に進み、検索
できなければ、基本構造生成部３１０の処理を終了する
（ステップ７１４）。第１３図における回路データ一時
記憶領域８００の中の全データから、ステップ７１３で
検索した適用優先番号ＮのルールのＩＦ部とパターンマ
ツチングする部分を抽出する（ステップ７１５）。ただ
し、このパターンマツチングは、第１２図における処理
ステップ７０３と同じ方法で行われる。なお、このステ
ップにおいて、抽出効率をよくするため、回路構造デー
タ３０を利用してもよい。パターンマツチングする部分
が存在すれば、ステップ７１７に進み、存在しなければ
、ステップ７１９に進む（ステップ７１６）。ステップ
７１７では、前のステップ７１５でマツチした部分を、
回路データ一時記憶領域８００から削除する。ステップ
７１８では、前のステップ７１５でマツチングしたＩＦ
部に対応するＴＨＥＮ部を、回路データ一時領域８００
に追加登録する。ただし、第１２図のステップ７０９と
同じく、ＩＦ部とＴＨＥＮ部に同じ変数がある場合に、
ＩＦ部の変数がマツチした対象でＴＨＥＮ３２一部の同じ変数を置き換えたものを、一時記憶領域８００
に追加登録する。ステップ７１９では、適用優先番号Ｎ
の値に１を加えた値を、改めてＮに設定する。

次に、第１図における基本概念変換部３２０および目標
回路生成部３３０について、説明する。

その前に、変換前後のデータ記憶領域について、説明す
る。

第１５図は、変換前後のデータの一時記憶領域の説明図
である。変換前回路データ一時記憶領域８３０および変
換後回路データ一時記憶領域８４０は、共に第１３図に
おける回路データ一時記憶領域８００と同じ形式である
。

第１６図は、第１図における基本概念変換部３２０およ
び目標回路生成部３３０で行う処理内容の概略の例を示
すフローチャートである。基本概念変換部３２０と目標
回路生成部３３０とは、適用するルールが基本概念変換
ルール２３０と目標回路生成ルール２４０と異なる以外
は、はぼ同じ処理で実現することができる。

先ず、被変換回路データを第１５図における変換前回路
データ一時記憶領域８３０に設定し、さらに変換後回路
データ一時記憶領域８４０をクリアする（ステップ７２
１）。ただし、基本概念変換部３２０においては、回路
データ一時記憶領域８００のデヘタの全体あるいは部分
を、−・時記憶領域８３０に設定する。一方、目標回路
生成部３３０においては、基本概念変換部３２０の実行
後、一時記憶領域８４０の全データを一時記憶領域８３
０に移す。

次に、回路データのカウンタ（すなわち、回路データが
格納されているレコードの先頭からの順序番号）Ｍに値
１を設定する（ステップ７２２）。

次に、一時記憶領域８３０に設定されている最後のデー
タの処理が終了したならば、処理ブロック３２０または
３３０の処理を終了する（ステップ７２３）。一時記憶
領域８３０に設定されているＭ番目のデータが、ルール
群（すなわち、第１図における基本概念変換ルール群２
３０あるいは目標回路生成ルール群２４０）の中で、そ
のＩＦ部とパターンマツチングするルールを抽出する（
ステップ７２４）。ただし、このパターンマツチングは
、第１２図における処理ステップ７０３と同じ方法によ
り行う。なお、目標回路生成部３３０の場合、パターン
マツチングする際に、各素子のファンアウト数等が必要
であるため、回路構造データ３０を参照する。次に、ス
テップ７１．５で抽出したルールのＴ　Ｉ−４Ｅ　Ｎ部
を一時記憶領域に追加登録する（ステップ７２５）。た
だし、第１２図におけるステップ７０９と同じように、
ＩＦ部とＴＨＥ　Ｎ部に同じ変数がある場合、Ｉ　Ｉ”
部の変数がマツチした対象でＴＨＥＮ部の同じ変数を置
き変えたものを、一時記憶領域８４０に追加登録する。

次に、カウンタＭの値に１を加えた値を改めてＭに設定
する（ステップ７２６）。なお、目標回路生成部３３０
の実行後、一時記憶領域８４０に登録されている全デー
タを中間的回路データ３１に追加登録する。

次に、第１図における目標回路最適化部３４０は、基本
的に第１４図に示す処理内容と同じ処理で実現できる。

ただし、第１４図に示す処理内容において、次の点を変
換する必要がある。（ａ）処理ステップ７１１において
、回路データ一時記憶領域８００に設定する回路データ
として、中間的回路データ３１を読み込む。（ｂ）処理
ステップ７１３において、適用ルールとして、第１図に
示す目標回路最適化ルール２５０を用いる。（Ｃ）第１
４図に示す全処理の終了後、回路データ一時記憶領域８
００に登録されている全回路データを目標回路データ２
２に登録する。

また、第１２図、第１４図および第１６図にお１いて、
Ｉ　Ｉｒ部およびＴＨＥＮ部は、第６図、第７図、第８
図および第９図における条件部および結論部に各々対応
している。

本実施例を用いれば、今後、民生用アナログ・ディジタ
ル混成ＶＬＳＩ回路開発時に必要となるＣＭＯ８回路用
論理図からＩＩＬ回路への人手数みの変換操作を、自動
化することが可能である。

このＣＭＯ８からＩ　Ｉ　Ｌへの変換では、素子の変換
規則が他の素子との結合関係や他素子の変換部果等に依
存して変化するため、従来、人手数みの変換をルール化
することが困難であった。このため、従来の自動変換方
式では、熟練者が人手で変換した場合に比べて、素子数
（すなわち、Ｉ　Ｉ　Ｌ素子の数）が多くなっていた。

例えば、先願の特願昭６０−８２４００号明細書記載の
方式では、人手の２倍程度になる。これに対して、本実
施例では、第１１図に示すように、熟練者の人手数みの
変換結果を得ることができる。

また、本実施例においては、第６図、第７図、第８図お
よび第９図に示すように、熟練者の変換規則に関する知
識を容易にルール化することができる。特に、第６図に
示すルールは、プール式等から容易に作成することが可
能である。さらに、従来の自動変換方式に比較して、熟
練者の知識を基に作成するルールの個数を少なくするこ
とができ、ルール作成の工数を大幅に低減できる。

〔発明の効果〕

以」−説明し、たように、本発明によれば、同一の機能
を有する回路を異なるデバイスで実現する場合に、回路
図の高性能な変換の自動化が可能となるため、誤りの混
入が防止でき、変換後の回路を最適化することができ、
回路変換作業の期間の短縮と、質の向上と、設計工数の
低減とが可能となる。また、原註路系あるいは目標回路
系の異なる回路変換を、変換ルールの入れ換えにより簡
単に実現できるので、少ないルール数で高度な変換が可
能となり、熟練者の知識が簡単にルール化できる。この
ため、ルール作成の効率化を図ることができ、回路変換
システム自体の開発工数を低減できる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路変換処理の流れの
概念図、第２図は本発明を適用する計算機システムの一
例を示す図、第３図は第２図の機能ブロック図、第４図
は本発明で扱われるＩＩＬ素子の簡略図、第５図は本発
明で扱われるＮＯＲゲートによるＳＲクラッチ構成図、
第６図は本発明で使用する基本概念抽出ルールの一具体
例図、第７図は本発明で使用する基本概念変換ルールの
一具体例を示す図、第８図は本発明で使用する目標回路
生成ルールの一具体例を示す図、第９図は本発明で使用
する目標回路最適化ルールの一具体例を示す図、第１０
図は本発明の適用対象の具体例を示すＣＭＯ８回路図、
第１１図は本発明により第１０図の回路をＩＩＬ回路に
変換した回路図、第１２図は本発明の原註路の構造解析
部の処理内容例を示すフローチャート、第１３図は本発
明で使用する回路データの一時記憶領域の形式を示す図
、第１４図は本発明の基本構造生成部の処理概略を示す
図、第１５図は本発明で使用する変換前後のデータの一
時記憶領域の形式を示す図、第１６図は本発明の基本概
念変換部および目標回路生成部の処理概略を示す図であ
る。１１：中央処理装置、１２：入力装置、１３：記憶装置
、１４：出力装置、２０：変換処理機構。２１：原註路データ、２２：目標回路データ、２３；回
路変換用ルール群、３０：回路構造データ、２１０：接
続関係抽出ルール、２２０：基本概念抽出ルール、２３
０：基本概念変換ルール、２４〇二目標回路生成ルール
、２５０：目標回路最適化ルール、３００：原註路の構
造解析部、３１０：基本構造生成部、３２０：基本概念
変換部、３３０：目標回路生成部、３４０：目標回路最
適化部。第１図 ■ 【第　　　２　　　叉第　　　　３　　　　し１第　　　６第　　　小　　　図第　　　５　　　図図第　　　１５　　　図第　　　１６　　　図

Claims

【特許請求の範囲】

（１）第１の要素の集合から構成される原回路を、論理
的に等価な第２の要素の集合から構成される目標回路に
変換する回路変換方式において、上記第１の要素の集合
内での変換規則を保持する第１記憶手段と、上記第２の
要素の集合内での変換規則を保持する第２記憶手段と、
上記第１の要素の集合から第２の要素の集合への変換規
則を保持する第３記憶手段とを有し、上記第１記憶手段
の中から適切なものを自動的に選択し、原回路データの
個々あるいは複数の要素に作用させ、第１中間データに
変換した後、上記第３記憶手段の中から自動選択して、
該第１中間データの個々あるいは複数の要素に作用させ
て、第２中間データに変換し、さらに、上記第２記憶手
段の中から自動選択し、上記第２中間データの個々ある
いは複数の要素に作用させ、目標回路データに変換する
ことを特徴とする回路変換方式。
（２）上記原回路系での変換処理において、第１記憶手
段に格納される変換規則は、原回路の要素間の結合関係
および回路の要素が原回路内で果す機能等を判断するデ
ータを作成するために必要な接続関係抽出規則と、原回
路系における基本概念抽出規則から構成され、該接続関
係抽出規則、該基本概念抽出規則を、それぞれ選別して
作用させることにより、第１の中間データに変換するこ
とを特徴とする特許請求の範囲第１項記載の回路変換方
式。
（３）上記原回路系から目標回路系への変換処理におい
て、第３記憶手段に格納される変換規則が、原回路系に
おける変換の基本要素を目標回路系における基本要素へ
変換するための基本概念変換規則から構成されることを
特徴とする特許請求の範囲第１項または第２項記載の回
路変換方式。
（４）上記目標回路系での変換処理において、第２記憶
手段に格納される変換規則が、目標回路生成規則と、目
標回路系における回路最適化規則から構成され、該目標
回路生成規則を選択して作用させることにより、第２中
間データから原回路と論理的に等価な目標回路を生成し
、該目標回路最適化規則を選択して作用させることによ
り、目標回路を最適化することを特徴とする特許請求の
範囲第１項、第２項または第３項記載の回路変換方式。
（５）上記原回路から目標回路に変換する変換処理にお
いて、原回路の要素間の結合関係および回路の要素が原
回路内で果す機能等を判断するためのデータを保持する
手段を有し、該データを、原回路から第１中間データを
生成する過程に、あるいは第２中間データから目標回路
を生成する過程に、それぞれ利用することを特徴とする
特許請求の範囲第１項、第２項、第３項または第４項記
載の回路変換方式。
（６）上記基本概念抽出規則、基本概念変換規則、目標
回路牛成規則、および目標回路最適化規則において、各
々に優先度を設け、各規則を選択して作用させる場合に
、適切な規則が選択されるまで、優先順位の最も高い規
則から順次実行していることを特徴とする特許請求の範
囲第１項、第２項、第３項、第４項または第５項記載の
回路変換方式。