JPH0650514B2 - 論理回路の自動合成方式 - Google Patents
論理回路の自動合成方式Info
- Publication number
- JPH0650514B2 JPH0650514B2 JP63246893A JP24689388A JPH0650514B2 JP H0650514 B2 JPH0650514 B2 JP H0650514B2 JP 63246893 A JP63246893 A JP 63246893A JP 24689388 A JP24689388 A JP 24689388A JP H0650514 B2 JPH0650514 B2 JP H0650514B2
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- JP
- Japan
- Prior art keywords
- conversion
- intermediate code
- registered
- logic circuit
- code
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Machine Translation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の自動合成方式に関し、特に論理式レ
ベルのハードウェア記述言語の記述を中間コードに変換
し、この変換した中間コードに変換テーブルに登録され
ている変換ルールを適用して論理回路を自動合成する論
理回路の自動合成方式に関する。
ベルのハードウェア記述言語の記述を中間コードに変換
し、この変換した中間コードに変換テーブルに登録され
ている変換ルールを適用して論理回路を自動合成する論
理回路の自動合成方式に関する。
従来、変換テーブルを用いた論理回路の自動合成方式に
おいては、入力となる論理式レベルのハードウェア記述
言語を記述を中間コードに変換した後、変換テーブルに
登録されている変換ルールを適用して、対象テクノロジ
の論理ブロックに変換して合成を行っている。中間コー
ドとしては、入力となる記述言語で利用できるＡＮＤ，
ＯＲ，ＮＯＴ等の演算子をノードとする構文木を用いる
ことが一般的である。また、変換ルールは、各ノードと
それに対する対象テクノロジの等価な論理ブロックと
を、条件と帰結して表現することが一般的である。多入
力のＡＮＤ，ＯＲ等の扱いについては、次の２通りの方
式がある。
おいては、入力となる論理式レベルのハードウェア記述
言語を記述を中間コードに変換した後、変換テーブルに
登録されている変換ルールを適用して、対象テクノロジ
の論理ブロックに変換して合成を行っている。中間コー
ドとしては、入力となる記述言語で利用できるＡＮＤ，
ＯＲ，ＮＯＴ等の演算子をノードとする構文木を用いる
ことが一般的である。また、変換ルールは、各ノードと
それに対する対象テクノロジの等価な論理ブロックと
を、条件と帰結して表現することが一般的である。多入
力のＡＮＤ，ＯＲ等の扱いについては、次の２通りの方
式がある。
(1) 多入力のＡＮＤ，ＯＲ等を１つのノードとしてま
とめる方式。
とめる方式。
(2) 記述言語の構文規則に従って２入力のＡＮＤ，Ｏ
Ｒ等のノードの組み合わせとする方式。
Ｒ等のノードの組み合わせとする方式。
上述した従来の変換テーブルを用いた論理回路の自動合
成方式において、(1)の多入力のＡＮＤ，ＯＲ等を１つ
のノードとしてまとめる方式では、変換された中間コー
ドに対応する変換ルールをすべて変換テーブルに登録し
ておかなければならないという欠点がある。この為、変
換テーブルの作成が容易でなく、また変換テーブルに登
録されている変換ルールの内容を意識して入力記述を作
成する必要があり、入力記述の制限が大きくなる。
成方式において、(1)の多入力のＡＮＤ，ＯＲ等を１つ
のノードとしてまとめる方式では、変換された中間コー
ドに対応する変換ルールをすべて変換テーブルに登録し
ておかなければならないという欠点がある。この為、変
換テーブルの作成が容易でなく、また変換テーブルに登
録されている変換ルールの内容を意識して入力記述を作
成する必要があり、入力記述の制限が大きくなる。
他方、２入力のＡＮＤ，ＯＲ等のノードの組み合わせと
する方式(2)は、最初の方式(1)と比較して変換テーブル
にごく基本的な変換ルールを登録しておけば自動合成が
可能であるという利点があるが、その代わりに段数が増
加して冗長な論理回路を合成してしまうという欠点があ
る。
する方式(2)は、最初の方式(1)と比較して変換テーブル
にごく基本的な変換ルールを登録しておけば自動合成が
可能であるという利点があるが、その代わりに段数が増
加して冗長な論理回路を合成してしまうという欠点があ
る。
そこで本発明の目的は、変換された中間コードに対応す
る変換ルールをすべて変換テーブルに登録しておかなく
ても論理回路の自動合成が可能であり、且つ、冗長な論
理回路を合成してしまうことのない論理回路の自動合成
方式を提供することにある。
る変換ルールをすべて変換テーブルに登録しておかなく
ても論理回路の自動合成が可能であり、且つ、冗長な論
理回路を合成してしまうことのない論理回路の自動合成
方式を提供することにある。
本発明は上記の目的を達成するために、論理式レベルの
ハードウェア記述言語の記述を中間コードに変換し、こ
の変換された中間コードに変換テーブルに登録されてい
る変換ルールを適用して、論理回路を自動合成する方式
において、前記変換された中間コードに合致する変換ル
ールが前記変換テーブルに登録されているか否かを調べ
る照合部と、この照合部により変換ルールが登録されて
いないことが確認されることにより、最小の段数となる
ように前記中間コードを変換ルールが適用可能な中間コ
ードである基本コードに再変換する基本コード作成部
と、前記照合部で合致する変換ルールが前記変換テーブ
ルに登録されていることが確認された中間コード，前記
基本コード作成部で作成された基本コードに、前記変換
テーブルに登録されている変換ルールを適用して論理回
路を得る論理回路変換部とを有する。
ハードウェア記述言語の記述を中間コードに変換し、こ
の変換された中間コードに変換テーブルに登録されてい
る変換ルールを適用して、論理回路を自動合成する方式
において、前記変換された中間コードに合致する変換ル
ールが前記変換テーブルに登録されているか否かを調べ
る照合部と、この照合部により変換ルールが登録されて
いないことが確認されることにより、最小の段数となる
ように前記中間コードを変換ルールが適用可能な中間コ
ードである基本コードに再変換する基本コード作成部
と、前記照合部で合致する変換ルールが前記変換テーブ
ルに登録されていることが確認された中間コード，前記
基本コード作成部で作成された基本コードに、前記変換
テーブルに登録されている変換ルールを適用して論理回
路を得る論理回路変換部とを有する。
本発明の論理回路の自動合成方式においては、論理式レ
ベルのハードウェア記述言語の記述が中間コードに変換
されると、照合部が、その変換された中間コードに合致
する変換ルールが変換テーブルに登録されているか否か
を調べ、登録されているときは、論理回路変換部がその
中間コードに対し変換テーブルに登録されている変換ル
ールを適用して論理回路を得る。また、合致する変換ル
ールが変換テーブルに登録されていないときは、基本コ
ード作成部が、最小の段数となるようにその中間コード
を、変換ルールが適用可能な中間コードである基本コー
ドに再変換し、論理回路変換部が、その基本コードに対
し変換テーブルに登録されている変換ルールを適用して
論理回路を得る。
ベルのハードウェア記述言語の記述が中間コードに変換
されると、照合部が、その変換された中間コードに合致
する変換ルールが変換テーブルに登録されているか否か
を調べ、登録されているときは、論理回路変換部がその
中間コードに対し変換テーブルに登録されている変換ル
ールを適用して論理回路を得る。また、合致する変換ル
ールが変換テーブルに登録されていないときは、基本コ
ード作成部が、最小の段数となるようにその中間コード
を、変換ルールが適用可能な中間コードである基本コー
ドに再変換し、論理回路変換部が、その基本コードに対
し変換テーブルに登録されている変換ルールを適用して
論理回路を得る。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明の論理回路の自動合成方式
の一実施例は、入力記述格納部１，中間コード作成部
２，中間コード格納部３，照合部４，変換テーブル５，
基本コード作成部６，基本コード格納部７，論理回路変
換部８，および論理回路データ格納部９を備えている。
の一実施例は、入力記述格納部１，中間コード作成部
２，中間コード格納部３，照合部４，変換テーブル５，
基本コード作成部６，基本コード格納部７，論理回路変
換部８，および論理回路データ格納部９を備えている。
入力記述格納部１は、論理式レベルのハードウェア記述
言語で表現された入力記述を格納するものである。入力
記述の一例を第２図に示す。この例は４入力ＡＮＤの記
述である。
言語で表現された入力記述を格納するものである。入力
記述の一例を第２図に示す。この例は４入力ＡＮＤの記
述である。
中間コード作成部２は、入力記述格納部１に格納された
第２図に示した如き入力記述を中間コードに変換する処
理を行っている。変換された中間コードは、多入力のＡ
ＮＤ，ＯＲをまとめた形式で、ノードとアークから構成
されていて、ノードは論理演算子・端子等の情報を、ア
ークは各ノード間の接続情報をそれぞれ格納するデータ
である。第２図に示した４入力ＡＮＤの入力記述を中間
コード作成部２が処理した場合、第３図に示すような中
間コードが作成される。
第２図に示した如き入力記述を中間コードに変換する処
理を行っている。変換された中間コードは、多入力のＡ
ＮＤ，ＯＲをまとめた形式で、ノードとアークから構成
されていて、ノードは論理演算子・端子等の情報を、ア
ークは各ノード間の接続情報をそれぞれ格納するデータ
である。第２図に示した４入力ＡＮＤの入力記述を中間
コード作成部２が処理した場合、第３図に示すような中
間コードが作成される。
照合部４は、中間コード作成部２で作成された中間コー
ドに合致する変換ルールが変換テーブル５に登録されて
いるか否かを調べ、登録されているときはその中間コー
ドを中間コード格納部３に格納し、登録されていないと
きは基本コード作成部６にその中間コードを渡す処理を
行っている。ここで、変換テーブル５中の変換ルール
は、変換対象と変換後のパターンの記述とから構成され
る。変換対象は、中間コードと同じ形式のノードとアー
クの記述であり、変換後のパターンは、ノードが対象テ
クノロジの論理ブロック名を、アークがその論理ブロッ
クの入出力端子情報をそれぞれ格納している。第４図に
変換テーブル５に登録されている変換ルールの一例を示
す。この変換ルールは、２入力ＡＮＤについての、中間
コードから論理ブロックへの変換ルールである。照合部
４は、第３図に示した中間コードに合致する変換ルール
が変換テーブル５に登録されているか否かを調べる過程
において、第４図に示した変換ルールを１つの照合対象
としたとき、第３図の４入力ＡＮＤの中間コードと第４
図の変換ルールの変換対象部分とが合致しているか否か
の照合を行うものであり、この場合は照合不一致とな
る。
ドに合致する変換ルールが変換テーブル５に登録されて
いるか否かを調べ、登録されているときはその中間コー
ドを中間コード格納部３に格納し、登録されていないと
きは基本コード作成部６にその中間コードを渡す処理を
行っている。ここで、変換テーブル５中の変換ルール
は、変換対象と変換後のパターンの記述とから構成され
る。変換対象は、中間コードと同じ形式のノードとアー
クの記述であり、変換後のパターンは、ノードが対象テ
クノロジの論理ブロック名を、アークがその論理ブロッ
クの入出力端子情報をそれぞれ格納している。第４図に
変換テーブル５に登録されている変換ルールの一例を示
す。この変換ルールは、２入力ＡＮＤについての、中間
コードから論理ブロックへの変換ルールである。照合部
４は、第３図に示した中間コードに合致する変換ルール
が変換テーブル５に登録されているか否かを調べる過程
において、第４図に示した変換ルールを１つの照合対象
としたとき、第３図の４入力ＡＮＤの中間コードと第４
図の変換ルールの変換対象部分とが合致しているか否か
の照合を行うものであり、この場合は照合不一致とな
る。
基本コード作成部６は、照合部４によって合致する変換
ルールが変換テーブル５に登録されていないと確認され
た中間コードを、段数が最小化された基本コードに再変
換し、これを基本コード格納部７に格納する処理を行っ
ている。再変換処理は具体的には、まず第１段目を、変
換テーブル５に登録されている変換ルールの中で最大入
力数のＡＮＤ，ＯＲ等のゲートを複数個使用して分割す
る。なお、若し中間コードの入力数が変換ルールの最大
入力数で割り切れない場合は、余りの入力数に対応する
変換ルールのゲートを最後に使用する。第２段目以降も
同様の方法を適用することによって、段数を最小化しつ
つ、変換ルールの適用可能な基本コードに変換する。
今、変換テーブル５中に最大入力数のＡＮＤにかかる変
換ルールとして第４図に示した２入力ＡＮＤの変換ルー
ルが登録されているものと仮定すると、基本コード作成
部６が上記の再変換処理を第３図の４入力ＡＮＤの中間
コードに対して実施すると、第５図に示すような２入力
ＡＮＤ２段で構成された基本コードが得られる。なお、
基本コードの形式は中間コード作成部２で作成される中
間コードと同じである。
ルールが変換テーブル５に登録されていないと確認され
た中間コードを、段数が最小化された基本コードに再変
換し、これを基本コード格納部７に格納する処理を行っ
ている。再変換処理は具体的には、まず第１段目を、変
換テーブル５に登録されている変換ルールの中で最大入
力数のＡＮＤ，ＯＲ等のゲートを複数個使用して分割す
る。なお、若し中間コードの入力数が変換ルールの最大
入力数で割り切れない場合は、余りの入力数に対応する
変換ルールのゲートを最後に使用する。第２段目以降も
同様の方法を適用することによって、段数を最小化しつ
つ、変換ルールの適用可能な基本コードに変換する。
今、変換テーブル５中に最大入力数のＡＮＤにかかる変
換ルールとして第４図に示した２入力ＡＮＤの変換ルー
ルが登録されているものと仮定すると、基本コード作成
部６が上記の再変換処理を第３図の４入力ＡＮＤの中間
コードに対して実施すると、第５図に示すような２入力
ＡＮＤ２段で構成された基本コードが得られる。なお、
基本コードの形式は中間コード作成部２で作成される中
間コードと同じである。
論理回路変換部８は、照合部４による照合の結果、変換
テーブル５に変換ルールが登録されていることが判明し
た中間コードを中間コード格納部３から入力し、また基
本コード作成部６で作成された基本コードを基本コード
格納部７から入力し、それぞれ変換テーブル５に登録さ
れている適用可能な変換ルールを適用して、論理回路デ
ータに論理変換する処理を行い、この処理で得られた論
理回路データを論理回路データ格納部９に格納する処理
を行っている。例えば、第５図に示す基本コードの論理
変換処理にあっては、変換テーブル５中の第４図に示す
変換ルールが適用され、第６図に示すような論理回路を
示すデータが作成される。
テーブル５に変換ルールが登録されていることが判明し
た中間コードを中間コード格納部３から入力し、また基
本コード作成部６で作成された基本コードを基本コード
格納部７から入力し、それぞれ変換テーブル５に登録さ
れている適用可能な変換ルールを適用して、論理回路デ
ータに論理変換する処理を行い、この処理で得られた論
理回路データを論理回路データ格納部９に格納する処理
を行っている。例えば、第５図に示す基本コードの論理
変換処理にあっては、変換テーブル５中の第４図に示す
変換ルールが適用され、第６図に示すような論理回路を
示すデータが作成される。
〔発明の効果〕 以上説明したように、本発明の論理回路の自動合成方式
においては、変換された中間コードに合致する変換ルー
ルが変換テーブルに登録されていれば、その中間コード
にその変換ルールを適用して論理回路を生成し、登録さ
れていなければ、その中間コードを変換テーブルに登録
されている変換ルールが適用可能となるように基本コー
ドに再変換し且つこのとき段数が最小となるように基本
コードを生成し、この基本コードに対し変換ルールを適
用して論理回路を生成することにより、変換された中間
コードに対応する変換ルールをすべて変換テーブルに登
録しておかなくても論理回路の自動合成が可能となり、
入力記述の制限の緩和，変換テーブルの作成の容易化等
が可能になると共に、冗長な論理回路を合成してしまう
ことを防ぐことが可能となる。
においては、変換された中間コードに合致する変換ルー
ルが変換テーブルに登録されていれば、その中間コード
にその変換ルールを適用して論理回路を生成し、登録さ
れていなければ、その中間コードを変換テーブルに登録
されている変換ルールが適用可能となるように基本コー
ドに再変換し且つこのとき段数が最小となるように基本
コードを生成し、この基本コードに対し変換ルールを適
用して論理回路を生成することにより、変換された中間
コードに対応する変換ルールをすべて変換テーブルに登
録しておかなくても論理回路の自動合成が可能となり、
入力記述の制限の緩和，変換テーブルの作成の容易化等
が可能になると共に、冗長な論理回路を合成してしまう
ことを防ぐことが可能となる。
第１図は本発明の論理回路の自動合成方式の一実施例の
構成図、 第２図は論理式レベルのハードウェア記述言語による入
力記述例を示す図、 第３図は第２図の入力記述を変換した中間コードの一例
を示す図、 第４図は変換テーブル５に登録されている変換ルールの
一例を示す図、 第５図は第３図の中間コードを再変換した基本コードの
一例を示す図および、 第６図は第２図の入力記述を処理した結果得られる論理
回路の一例を示す図である。 図において、 １……入力記述格納部 ２……中間コード作成部 ３……中間コード格納部 ４……照合部 ５……変換テーブル ６……基本コード作成部 ７……基本コード格納部 ８……論理回路変換部 ９……論理回路データ格納部
構成図、 第２図は論理式レベルのハードウェア記述言語による入
力記述例を示す図、 第３図は第２図の入力記述を変換した中間コードの一例
を示す図、 第４図は変換テーブル５に登録されている変換ルールの
一例を示す図、 第５図は第３図の中間コードを再変換した基本コードの
一例を示す図および、 第６図は第２図の入力記述を処理した結果得られる論理
回路の一例を示す図である。 図において、 １……入力記述格納部 ２……中間コード作成部 ３……中間コード格納部 ４……照合部 ５……変換テーブル ６……基本コード作成部 ７……基本コード格納部 ８……論理回路変換部 ９……論理回路データ格納部
Claims (1)
- 【請求項１】論理式レベルのハードウェア記述言語の記
述を中間コードに変換し、該変換された中間コードに変
換テーブルに登録されている変換ルールを適用して、論
理回路を自動合成する方式において、 前記変換された中間コードに合致する変換ルールが前記
変換テーブルに登録されているか否かを調べる照合部
と、 該照合部により変換ルールが登録されていないことが確
認されことにより、最小の段数となるように前記中間コ
ードを変換ルールが適用可能な中間コードである基本コ
ードに再変換する基本コード作成部と、 前記照合部で合致する変換ルールが前記変換テーブルに
登録されていることが確認された中間コード，前記基本
コード作成部で作成された基本コードに、前記変換テー
ブルに登録されている変換ルールを適用して論理回路を
得る論理回路変換部とを有することを特徴とする論理回
路の自動合成方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246893A JPH0650514B2 (ja) | 1988-09-30 | 1988-09-30 | 論理回路の自動合成方式 |
| US07/415,961 US5041986A (en) | 1988-09-30 | 1989-10-02 | Logic synthesis system comprising a memory for a reduced number of translation rules |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246893A JPH0650514B2 (ja) | 1988-09-30 | 1988-09-30 | 論理回路の自動合成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0293983A JPH0293983A (ja) | 1990-04-04 |
| JPH0650514B2 true JPH0650514B2 (ja) | 1994-06-29 |
Family
ID=17155309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246893A Expired - Lifetime JPH0650514B2 (ja) | 1988-09-30 | 1988-09-30 | 論理回路の自動合成方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5041986A (ja) |
| JP (1) | JPH0650514B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US5369593A (en) | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
| US5353243A (en) | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
| JP2801931B2 (ja) * | 1989-09-07 | 1998-09-21 | 松下電器産業株式会社 | 論理設計処理装置および回路変換ルール翻訳装置ならびに回路変換ルール翻訳方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0756656B2 (ja) * | 1985-09-26 | 1995-06-14 | 株式会社日立製作所 | ゲ−ト論理自動更新方法 |
| JPS6274158A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 回路変換方式 |
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| JP2877303B2 (ja) * | 1987-03-31 | 1999-03-31 | 株式会社東芝 | 集積回路の自動設計装置 |
| US4916627A (en) * | 1987-12-02 | 1990-04-10 | International Business Machines Corporation | Logic path length reduction using boolean minimization |
-
1988
- 1988-09-30 JP JP63246893A patent/JPH0650514B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-02 US US07/415,961 patent/US5041986A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5041986A (en) | 1991-08-20 |
| JPH0293983A (ja) | 1990-04-04 |
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