JPS63137A - 配線領域決定処理装置 - Google Patents
配線領域決定処理装置Info
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- JPS63137A JPS63137A JP61032242A JP3224286A JPS63137A JP S63137 A JPS63137 A JP S63137A JP 61032242 A JP61032242 A JP 61032242A JP 3224286 A JP3224286 A JP 3224286A JP S63137 A JPS63137 A JP S63137A
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- 239000010410 layer Substances 0.000 description 4
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- 239000011229 interlayer Substances 0.000 description 2
- 238000003672 processing method Methods 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野°〕
この発明は、ゲートアレイの自動配線処理において、配
線に用いる領域の縦幅を決める配線領域決定処理装置に
関するものである。 〔従来の技術〕 以下、従来の配線処理装置について第5図〜第9図によ
り説明する。 第7図は、大規模集積回路(LSI)チップのチャネル
構造の例である。 図において、(ロ)はある論理機能を持つ7’(論理設
計、レイアクト設計上の最小単位であるセルで、これが
横一列に並べられている。(至)は人出カバツファセル
であ抄、それ以外の(至)は配線領域(以下チャネルと
称する)である。 各チャネル■の横幅は縦長のチャネルを除き同一である
が、縦幅は異なっていてもよい。各チャネルの横幅や縦
幅は計算機による自動配置配線を行なう前に個々のチャ
′ネルの配線混雑度を考慮せずに予め人手で決めておく
。 セル6υや人出力バッファセル四の各セル間の自動配a
h通常次のように行なう。即ち、それぞれの配線がどの
チャネル峙を通るかの概略の配線経路を決める。その後
、個々のチャネル曽をある順序に従ってすべて配線する
。個々のチャネル(至)内の詳細な配線経路全チャネル
(至)毎に決めていくと全体として配線が完了したこと
線に用いる領域の縦幅を決める配線領域決定処理装置に
関するものである。 〔従来の技術〕 以下、従来の配線処理装置について第5図〜第9図によ
り説明する。 第7図は、大規模集積回路(LSI)チップのチャネル
構造の例である。 図において、(ロ)はある論理機能を持つ7’(論理設
計、レイアクト設計上の最小単位であるセルで、これが
横一列に並べられている。(至)は人出カバツファセル
であ抄、それ以外の(至)は配線領域(以下チャネルと
称する)である。 各チャネル■の横幅は縦長のチャネルを除き同一である
が、縦幅は異なっていてもよい。各チャネルの横幅や縦
幅は計算機による自動配置配線を行なう前に個々のチャ
′ネルの配線混雑度を考慮せずに予め人手で決めておく
。 セル6υや人出力バッファセル四の各セル間の自動配a
h通常次のように行なう。即ち、それぞれの配線がどの
チャネル峙を通るかの概略の配線経路を決める。その後
、個々のチャネル曽をある順序に従ってすべて配線する
。個々のチャネル(至)内の詳細な配線経路全チャネル
(至)毎に決めていくと全体として配線が完了したこと
【なる。
第7図の1つのチャネル(至)に対する配線の例を第8
図に示す。縦長のチャネルはこれを90度一回転せて考
えるとよい。チャネルの上辺及び下辺上には位置固定の
セルの端子(Ha)が並んでおり、その左辺及び右辺は
通常、他のチャネルと境を接しているため、この左辺及
び右辺上にはその位置が固定されない端子(83’b)
がある。 等電位に結線すべき端子(81)a)、(Hb)の集合
を信号ネットと呼ぶ。チャネルは層間絶縁膜を介して形
成される2層配線万式であり、第1層に横方向配線(8
3c)を置き、第2層に縦方向配線を置き、同一信号ネ
ットの異なる層上の配線は前記層間絶縁膜に設けられた
ピアホール($3(1)によって結合される。(88e
)はトラックと呼ばれる横方向配線格子線で、横方向配
線(aaC)はトラック(aaC)上に置かれ、縦方向
配線は縦方向配線格子線上に置かれる。 第9図は配線処理の入出力構成の説明図であり、+Il
lはセルの並び方のデータ(第6図参照)を記憶する記
憶装置、Iは各チャネルの縦幅のデータ(トラック数)
(第易図参照)t−記憶する記憶装置、q輪灯配線処理
を行なう計算機、 Qlは配線された結果を記憶する記
憶装置である。従来の配線処理では、チャネルのトラッ
ク数は予め人手で決めたものを用いており、個々の品種
毎に各チャネルの配線混雑度に応じて随意にチャネルの
トラック数を決めるこ七はできない。 〔発明が解決しようとする問題点〕 上記のような自動配線処理では予め決められた配線領域
を用いて計算機に配線を行なわせているので、回路規模
が大きくなると配線の混雑による配線不能が生じやすく
、また配線の少ない部分の配線領域を狭めることができ
ないため素子の集積度が上がらないという問題があった
。 この発明は以上のような問題点を解消するためになされ
たもので、配線領域の縦幅を効果的に決め配線不能を減
らし素子の集積度を上げることのできる配線領域決定処
理装置を提供すること全目的としている。 〔問題点を解決するための手段〕 この発明に係る配線領域決定処理装置は、チップ上のト
ランジスタ列の配列データを記憶する記憶手段と、各信
号ネット毎にその信号ネットがどの配線領域(チャネル
)を通るかを予測する概略配線経路算出手段と、前記概
略配線経路に基づき各チャネル毎の概略配線本数を算出
する概略配線本数演算手段と、前記概略配線本数を用い
各チャネルにトランジスタ列を何列割り当てるかを決め
チャネルの縦幅のデータを作成する配線領域割当手段と
を設けたものである。 〔作用〕 この発明においては、実際に配線を行なう前に各チャネ
ル毎の概略配線本数を予測し、配線が多く通るチャネル
は大きく取り(トラック数?多くして)あまり多く通ら
ないチャネルは小さく取って(トラック数を少なくして
)チャネルの大きさを効果的に決めるものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第1図は本発明の一実施例(CMO13)ランジスタ敷
き詰め式ゲートアレイ)による自動配線処理における配
線領域決定処理装置?示す。 図において、(1))は予め作成されたセルの並び方の
データ(第5図参照)を記憶する第1の記憶装置(第1
の記憶手段)、(+2)t’!チップ上のトランジスタ
列の配列データ(第4図参照)を記憶する第8の記憶装
置(第8の記憶手段)、Hに配線領域の決定処理を行な
う計算機、(+4は各チャネルの縦幅のデータ(トラッ
ク数)(第6図参照)を記憶する第3の記憶装置(第8
の記憶手段)、06Jは配線処理全行なう計算機、0・
け配線された結果を記憶する第4の記憶装置である。 上記計算機−にお−て、(13a)は各信号ネット毎に
その信号ネットがどのチャネルを通るかを予測する概略
配線経路算出手段、(xsb)は算出された概略配線経
路に基づき各チャネル毎の概略配線経路を予測する概略
配線本数演算手段、(13c)は前記概略配線本数音用
−各テヤネルにトランジスタの列を何列割り当てるかを
決めチャネルの縦幅のデータCトラック数)を作成する
配線領域割当手段である。このような配線領域決定処理
(l濁では、第1の記憶装置(川内の配置データと第2
の記憶装置02)内のトランジスタ配列データを計算機
O埠に入力し、計算機03)からチャネルの縦幅のデー
タを出力させる。配線処理は、計算機tI61に計算機
01による配線領域割当手段3の記憶装置Q4に記憶さ
れたテ2ヤネルの縦幅のデータ及び記憶装置(Ill内
のセルの並び方のデータを入力し、計算機a〜から配線
結果のデータを出力させる。 第2図はチャネル縦幅決定前のL日エチップ全模式的に
表わしたもので、圓、囚はそれぞれ横に一列に並んだp
型トランジスタ列、n型トランジスタ列であり、曽は入
出力バッ7アセルである。 第2図のトランジスタの配列データは第4図のように表
わされる。第4図においてトランジスタの列はI、Sエ
テップの下から順[1,2゜3 、−−−一と番号づけ
る。 配線領域決定処理によってチャネルの縦幅()?7り数
】が決まり、チャネルの縦幅のデータが第3の記憶装置
Hに出力される。チャネル縦幅決定後の1,19エチツ
プの1例を第8図に示す。セル01)はp型及びn型ト
ランジスタのペアで構成するが、p−nの順にトランジ
スタ金剛いてもn−pの順に用−ても構わないため、チ
ャネルの縦幅はトランジスタ列の縦幅単位で変えること
ができる。 次に自動配線処理における配線領域決定処理動作につい
てより詳細に説明する。 まず、入力されたセルの並び方のデータに基づき各信号
ネット毎に、他の信号ネットが存在しないものと仮定し
てその信号ネットがどのチャネルを通るかを予測する。 次に、各チャネル毎に予測される配線本数を算出でる。 そして、配線本数の多いチャネルには多くのトランジス
タ列を割り当て配線本数の少ないチャネルにはトランジ
スタ列を少ししか(あるいは全く)割り当てないように
する。チャネルがトランジスタ列を全く含まない場合で
も、トランジスタ列間の隙間を配線に利用できるので、
そのチャネルは数本のトラックを何してhる。このよう
にして各チャネルの縦幅(トラック数)を決定する。 なお、前記の実施例では、0MO8)ランジスタ敷き詰
め式ゲートアレイの場合の配線領域決定処理の方法を示
したが、この配線領域決定処理装置はFiCI、トラン
ジスタ敷き詰め式ゲートアレイ等も扱うこともできる。 〔発明の効果〕 この発明は以上説明した通り、各信号ネット毎にどの配
線領域(チャネル)を通るかを予測し、各チャネルの概
略配線本数を予測して、各チャネルの縦幅全最適に決め
るようにしたので、配線不能を生じに<<シ、素子の集
積度を向上できる効果がある。
図に示す。縦長のチャネルはこれを90度一回転せて考
えるとよい。チャネルの上辺及び下辺上には位置固定の
セルの端子(Ha)が並んでおり、その左辺及び右辺は
通常、他のチャネルと境を接しているため、この左辺及
び右辺上にはその位置が固定されない端子(83’b)
がある。 等電位に結線すべき端子(81)a)、(Hb)の集合
を信号ネットと呼ぶ。チャネルは層間絶縁膜を介して形
成される2層配線万式であり、第1層に横方向配線(8
3c)を置き、第2層に縦方向配線を置き、同一信号ネ
ットの異なる層上の配線は前記層間絶縁膜に設けられた
ピアホール($3(1)によって結合される。(88e
)はトラックと呼ばれる横方向配線格子線で、横方向配
線(aaC)はトラック(aaC)上に置かれ、縦方向
配線は縦方向配線格子線上に置かれる。 第9図は配線処理の入出力構成の説明図であり、+Il
lはセルの並び方のデータ(第6図参照)を記憶する記
憶装置、Iは各チャネルの縦幅のデータ(トラック数)
(第易図参照)t−記憶する記憶装置、q輪灯配線処理
を行なう計算機、 Qlは配線された結果を記憶する記
憶装置である。従来の配線処理では、チャネルのトラッ
ク数は予め人手で決めたものを用いており、個々の品種
毎に各チャネルの配線混雑度に応じて随意にチャネルの
トラック数を決めるこ七はできない。 〔発明が解決しようとする問題点〕 上記のような自動配線処理では予め決められた配線領域
を用いて計算機に配線を行なわせているので、回路規模
が大きくなると配線の混雑による配線不能が生じやすく
、また配線の少ない部分の配線領域を狭めることができ
ないため素子の集積度が上がらないという問題があった
。 この発明は以上のような問題点を解消するためになされ
たもので、配線領域の縦幅を効果的に決め配線不能を減
らし素子の集積度を上げることのできる配線領域決定処
理装置を提供すること全目的としている。 〔問題点を解決するための手段〕 この発明に係る配線領域決定処理装置は、チップ上のト
ランジスタ列の配列データを記憶する記憶手段と、各信
号ネット毎にその信号ネットがどの配線領域(チャネル
)を通るかを予測する概略配線経路算出手段と、前記概
略配線経路に基づき各チャネル毎の概略配線本数を算出
する概略配線本数演算手段と、前記概略配線本数を用い
各チャネルにトランジスタ列を何列割り当てるかを決め
チャネルの縦幅のデータを作成する配線領域割当手段と
を設けたものである。 〔作用〕 この発明においては、実際に配線を行なう前に各チャネ
ル毎の概略配線本数を予測し、配線が多く通るチャネル
は大きく取り(トラック数?多くして)あまり多く通ら
ないチャネルは小さく取って(トラック数を少なくして
)チャネルの大きさを効果的に決めるものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第1図は本発明の一実施例(CMO13)ランジスタ敷
き詰め式ゲートアレイ)による自動配線処理における配
線領域決定処理装置?示す。 図において、(1))は予め作成されたセルの並び方の
データ(第5図参照)を記憶する第1の記憶装置(第1
の記憶手段)、(+2)t’!チップ上のトランジスタ
列の配列データ(第4図参照)を記憶する第8の記憶装
置(第8の記憶手段)、Hに配線領域の決定処理を行な
う計算機、(+4は各チャネルの縦幅のデータ(トラッ
ク数)(第6図参照)を記憶する第3の記憶装置(第8
の記憶手段)、06Jは配線処理全行なう計算機、0・
け配線された結果を記憶する第4の記憶装置である。 上記計算機−にお−て、(13a)は各信号ネット毎に
その信号ネットがどのチャネルを通るかを予測する概略
配線経路算出手段、(xsb)は算出された概略配線経
路に基づき各チャネル毎の概略配線経路を予測する概略
配線本数演算手段、(13c)は前記概略配線本数音用
−各テヤネルにトランジスタの列を何列割り当てるかを
決めチャネルの縦幅のデータCトラック数)を作成する
配線領域割当手段である。このような配線領域決定処理
(l濁では、第1の記憶装置(川内の配置データと第2
の記憶装置02)内のトランジスタ配列データを計算機
O埠に入力し、計算機03)からチャネルの縦幅のデー
タを出力させる。配線処理は、計算機tI61に計算機
01による配線領域割当手段3の記憶装置Q4に記憶さ
れたテ2ヤネルの縦幅のデータ及び記憶装置(Ill内
のセルの並び方のデータを入力し、計算機a〜から配線
結果のデータを出力させる。 第2図はチャネル縦幅決定前のL日エチップ全模式的に
表わしたもので、圓、囚はそれぞれ横に一列に並んだp
型トランジスタ列、n型トランジスタ列であり、曽は入
出力バッ7アセルである。 第2図のトランジスタの配列データは第4図のように表
わされる。第4図においてトランジスタの列はI、Sエ
テップの下から順[1,2゜3 、−−−一と番号づけ
る。 配線領域決定処理によってチャネルの縦幅()?7り数
】が決まり、チャネルの縦幅のデータが第3の記憶装置
Hに出力される。チャネル縦幅決定後の1,19エチツ
プの1例を第8図に示す。セル01)はp型及びn型ト
ランジスタのペアで構成するが、p−nの順にトランジ
スタ金剛いてもn−pの順に用−ても構わないため、チ
ャネルの縦幅はトランジスタ列の縦幅単位で変えること
ができる。 次に自動配線処理における配線領域決定処理動作につい
てより詳細に説明する。 まず、入力されたセルの並び方のデータに基づき各信号
ネット毎に、他の信号ネットが存在しないものと仮定し
てその信号ネットがどのチャネルを通るかを予測する。 次に、各チャネル毎に予測される配線本数を算出でる。 そして、配線本数の多いチャネルには多くのトランジス
タ列を割り当て配線本数の少ないチャネルにはトランジ
スタ列を少ししか(あるいは全く)割り当てないように
する。チャネルがトランジスタ列を全く含まない場合で
も、トランジスタ列間の隙間を配線に利用できるので、
そのチャネルは数本のトラックを何してhる。このよう
にして各チャネルの縦幅(トラック数)を決定する。 なお、前記の実施例では、0MO8)ランジスタ敷き詰
め式ゲートアレイの場合の配線領域決定処理の方法を示
したが、この配線領域決定処理装置はFiCI、トラン
ジスタ敷き詰め式ゲートアレイ等も扱うこともできる。 〔発明の効果〕 この発明は以上説明した通り、各信号ネット毎にどの配
線領域(チャネル)を通るかを予測し、各チャネルの概
略配線本数を予測して、各チャネルの縦幅全最適に決め
るようにしたので、配線不能を生じに<<シ、素子の集
積度を向上できる効果がある。
第1図は本発明の一実施例による自動配線処理における
配線領域決定処理装置の概略構成図、第2図及び第3図
は前記装置か扱う大規模集積回路のチップ構造の例を示
す図、第4図は前記装置におけるトランジスタ列データ
の一例を示す図、第5図は前記装置及び従来の自動配線
処理装置が扱うチャネル縦幅(トラック数)データを示
す図、第6図は前記装置及び従来の自動配線処理装置が
扱うセルの並び方のデータを示す図、第7図は従来の自
動配置処理装置が扱うLSIチップ構造の例を示す図、
第8図はチャネル配線の一例を示す図、第9図は従来の
自動配線処理装置の概略構成図である。 図にお−て、(1))は第1の記憶装置、(I2)は閘
2の記憶装置、01は配線領域決定処理を行なう計算機
、(lsa) Fi概略配線経路算出手段、(In)は
概略配線本数演算手段、(13a)は配線領域割当手段
である。 なお図中同一符号は同−又は相当部分を示す。
配線領域決定処理装置の概略構成図、第2図及び第3図
は前記装置か扱う大規模集積回路のチップ構造の例を示
す図、第4図は前記装置におけるトランジスタ列データ
の一例を示す図、第5図は前記装置及び従来の自動配線
処理装置が扱うチャネル縦幅(トラック数)データを示
す図、第6図は前記装置及び従来の自動配線処理装置が
扱うセルの並び方のデータを示す図、第7図は従来の自
動配置処理装置が扱うLSIチップ構造の例を示す図、
第8図はチャネル配線の一例を示す図、第9図は従来の
自動配線処理装置の概略構成図である。 図にお−て、(1))は第1の記憶装置、(I2)は閘
2の記憶装置、01は配線領域決定処理を行なう計算機
、(lsa) Fi概略配線経路算出手段、(In)は
概略配線本数演算手段、(13a)は配線領域割当手段
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)トランジスタをチップの左端から右端まで横に一
列に敷き詰めた列がチップの上端から下端までチップ全
面に予め構成してあり、セルとして使えるトランジスタ
が任意に選べ、セルとして使わないトランジスタの部分
を配線領域として使用することのできる集積回路のチッ
プ上の自動配線処理において、その前処理として、1つ
あるいは複数のトランジスタ列より構成されセルが横に
一列に並べられるセル列とそのセル列の上あるいは下の
セル列との間の配線領域(チャネル)の縦幅を決定する
配線領域決定処理装置であつて、 予め作成されたセルの並び方のデータを記 憶する第1の記憶手段と、 チップ上のトランジスタ列の配列データを 記憶する第2の記憶手段と、 等電位に結線すべきセルの端子の集合であ る信号ネット毎にその信号ネットがどのチャネルを通る
かの概略配線経路を予測する概略配線経路算出手段と、 前記概略配線経路に基づき各チャネル毎の 概略配線本数を算出する概略配線本数演算手段と、 前記概略配線本数を用い各チャネルにトラ ンジスタ列を何列割り当てるかを決めチャネルの縦幅の
データを作成する配線領域割当手段とを備えたことを特
徴とする配線領域決定処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61032242A JPS63137A (ja) | 1986-02-17 | 1986-02-17 | 配線領域決定処理装置 |
US07/014,374 US4835705A (en) | 1986-02-17 | 1987-02-10 | Interconnection area decision processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61032242A JPS63137A (ja) | 1986-02-17 | 1986-02-17 | 配線領域決定処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63137A true JPS63137A (ja) | 1988-01-05 |
Family
ID=12353525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61032242A Pending JPS63137A (ja) | 1986-02-17 | 1986-02-17 | 配線領域決定処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4835705A (ja) |
JP (1) | JPS63137A (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5062054A (en) * | 1988-03-10 | 1991-10-29 | Matsushita Electric Industrial Co., Ltd. | Layout pattern generation and geometric processing system for LSI circuits |
JP2753263B2 (ja) * | 1988-05-13 | 1998-05-18 | 株式会社日立製作所 | 半導体集積回路の自動配線方法 |
JPH0650514B2 (ja) * | 1988-09-30 | 1994-06-29 | 日本電気株式会社 | 論理回路の自動合成方式 |
US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
JP2680867B2 (ja) * | 1988-12-05 | 1997-11-19 | 株式会社日立製作所 | 径路レイアウト方法 |
US5353243A (en) | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
US5369593A (en) | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
JP2831703B2 (ja) * | 1989-06-23 | 1998-12-02 | 株式会社東芝 | 自動フロアプラン演算装置 |
JP2522420B2 (ja) * | 1989-11-28 | 1996-08-07 | 日本電気株式会社 | 自動配線設計装置 |
JPH0456341A (ja) * | 1990-06-26 | 1992-02-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路のレイアウト方法 |
US5237514A (en) * | 1990-12-21 | 1993-08-17 | International Business Machines Corporation | Minimizing path delay in a machine by compensation of timing through selective placement and partitioning |
JP2757647B2 (ja) * | 1992-01-27 | 1998-05-25 | 日本電気株式会社 | メッキ膜厚均一化方式 |
US5345394A (en) * | 1992-02-10 | 1994-09-06 | S-Mos Systems, Inc. | Method for generating power slits |
US5452224A (en) * | 1992-08-07 | 1995-09-19 | Hughes Aircraft Company | Method of computing multi-conductor parasitic capacitances for VLSI circuits |
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