JP2003506902A - 集積回路の電源経路指定および接地経路指定 - Google Patents

集積回路の電源経路指定および接地経路指定

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リリー、アガルワール
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Abstract

(57)【要約】 集積回路が複数のセルブロックと、信号および電力の経路指定のための導体を有する複数の層とを含んでいる。個々のセルのための電力接続および接地接続が、セルレベルにおける第１の導体層内の電源導体および接地導体により行われる。ブロックレベルにおける電源導体および接地導体は、重ねられているビアにより第１の層の電源導体と接地導体に接続されている１番上のレベルにおける電源導体および接地導体により行われる。介在している導体層を信号経路指定のために使用できる。この経路指定技術は、ブロックレベルの電源導体および接地導体が、１番上のレベルではなくて、第２の下側の導体レベルにある先行技術と比較して、回路密度を高くする。信号経路指定のための導体がブロックレベルの電源導体および接地導体の配置に依存して定められるレイアウト法も開示されている。

Description

【発明の詳細な説明】
【０００１】 発明の属する技術分野 本発明は集積回路に関するものであり、更に詳しくいえば、電力および信号を
集積回路内の回路に供給するための集積回路内の導体の経路指定に関するもので
ある。
【０００２】 従来の技術 集積回路（「ＩＣ」）は、「セル」およびセルの「ブロック」の階層状に通常
編成されている回路を含んでいる。各セルは、特定の基本的な機能を実行するた
めに、トランジスタ、抵抗、コンデンサなどの回路素子を多数含んでいる。セル
は後で回路「ブロック」にまとめられ、ＩＣは多数の回路ブロックを含むことに
なる。ＩＣはＩＣ外からの電力や信号をＩＣ内の回路ブロックに、回路ブロック
の間で、および各回路ブロック内のセルの間で、分配するために多数のレベルの
導体を使用している。
【０００３】 導体は導電性材料の層をリソグラフィでパターニングすることにより形成され
て、ＩＣ基板の上から見て導電線を形成する。導電線が内部に形成されている導
電層は、（上から見て）他の層と交差している１つの層の線が物理的または電気
的に相互に接触しないように、絶縁層により分離されている。１つの層に形成さ
れている導体を他の層に形成されている導体に電気的に接続したい時は、２つの
導体の間の絶縁層を通じて延長する導体経路が形成される。この導体経路は集積
回路技術において「ビア」として知られている。導電層は通常は金属であって、
最も一般的にはアルミニウムであるが、タングステン、銅、チタンおよびそれら
の金属の合金も含まれる。金属シリサイド、金属ナイトライド、およびドープさ
れたポリシリコンなどの他の材料も知られている。絶縁層は一般的には二酸化シ
リコンなどの誘電体物質である。
【０００４】 層は通常は異なる抵抗率を有し、最も低いレベルの層（層１）は最高の抵抗率
を持ち、最も高いレベルの層は最低の抵抗率を有する。その理由は、下の層は厚
さが薄いなどの技術的処理の制約によるものである。異なる抵抗率は経路指定に
影響を及ぼし、比較的近い接続（たとえば、セル内またはブロック内）を行うた
めに抵抗率が高い、下側の層が使用され、異なるブロック内の点の間などのより
長い接続を行うためにより高いレベルの、より低い抵抗率の層が使用される。
【０００５】 導体のレイアウトは高度に発展しており、レイアウト技術者の入力およびガイ
ドによりレイアウト作業を自動化するために各種のソフトウエア・ツールを利用
できる。レイアウトを複雑にして、影響を及ぼす要因には、種々のセルの間や種
々のブロックの間の信号タイミングに関して選択された経路指定信号伝播の影響
と、回路密度に及ぼす経路指定の影響と、長い導体延長に沿う望ましくない電圧
降下とである。導電層の数も信号の経路指定に影響を及ぼす。ＩＣの形状配置が
縮むと、利用できる層の数が３から５へ増加し、かつ一般に用いられる層の数は
更に増加することが予測される。
【０００６】 図１ないし図３は、一般的な手法に従って５つの導電層を採用している集積回
路内の導電線のレイアウトを示す。簡単にするために、かつ導体は金属に限定す
る必要はないので、導電線が形成される導電層のことを「層１」、「層２」、
「層３」、「層４」および「層５」と呼ぶことにする。層１は基板に最も近く、
層１、２、３のことを「低レベル」層と呼び、層４と層５を「高レベル層」と呼
ぶ。個々の導電線、または単に「導体」、には「ＸＹＹ」という形で参照番号を
付けることにする。ここで、Ｘはその導体が存在する層レベルに対応する数字で
ある。すなわち、導体３０１は層３にあり、導体５０１は層５にある。また、ビ
アのことを数字「ＸＺＹＹ」で示し、数字ＸとＺはそのビアが接続する上側導電
層および下側導電層をそれぞれ指す。
【０００７】 図１は標準セル１２の上面図を示す。セル１２内には数多くの回路素子が上記
のようにして存在する。セルの向き合っている縁部１２ａ、１２ｂに沿って、層
１からリソグラフィにより形成された導体１０１、１０３がある。それらの水平
に延長している導体、この技術では「レール」として知られている、がセル１２
を電源ｖｄｄ！（レ−ル１０１）と、接地「ｇｎｄ！」などの下側の電位源とに
レール１０３により接続するために用いられる。個々の回路素子の間と、回路素
子とそれぞれのレール１０１または１０３との間の接続は層１内に設けることも
できる。
【０００８】 図２はセルの「ブロック」の一部を示す。ブロック２０はセル１０、１１、１
２、１３を含んでいる。実際には、セルのブロックはより多くのセル（１千個の
セルなど）を通常含んでいる。一般的にいえば、セルの各ブロックは、導電パッ
ド（「ピン」）の形の入力接点／出力接点を有し、それらのパッドがＩＣ上の他
のブロックに接続されてそれらを一緒に電気的に接続する、ということで「必要
なものを全て備えている」。また、密度を最高にするためにブロックは全ての側
が互いに接触しているのが普通である。ここでは、セル１０、１１の下側の行が
他のレール１０５、この場合には電源レール、により限られている。また、上の
平面内の導電層２から形成されて、レール１０１、１０３、１０５に対して直角
に、かつ層１に平行に延長している導体２０２、２０４、２０６、２０８が示さ
れている。層１からはレール１０１〜１０５が形成されている。導体２０２、２
０４、２０６、２０８はこの技術では「条」として知られており、レールと類似
のやり方で電源（ｖｄｄ！）および接地（ｇｎｄ！）に関して交番する。接地条
２０４、２０８はそれぞれのビア２１０１、２１０２により接地レール１０３に
接続されている。電源条２０２、２０６はそれぞれのビア２１０３、２１０４、
２１０５、２１０６により電源レール１０１、１０３に接続されている。
【０００９】 通常は、５層システムでは、信号経路指定のための相互接続は層５で行われる
。また、電力をチップ外の電源からＩＣを横切ってセルの種々のブロックに分配
する電源導体および接地導体は層５内にもある。ブロックへの電力の供給と、ブ
ロックとの間の信号のやり取りと、ブロックの間の信号の供給とは「トップレベ
ル」設計として知られている。図２に示されているように、セルレベルにおける
電源導体と接地導体とは層１にあり、ブロックレベルにおける電源接続と接地接
続は層２、３にある。ブロック内の信号経路指定は層３、４（図示せず）内で行
われる。
【００１０】 ＩＣのレイアウト設計は、セルレベルから始まって、ブロックレベルまで動き
、その後で１番上のレベルまで動く。ブロックは複数の設計者により同じソフト
ウエア・レイアウト・ツールを用いて並列に従来設計されていた。ブロックレイ
アウトが終了されると、その後で１番上のレベルのレイアウトが設計される。
【００１１】 ブロックレベルにおける電力供給と接地とのために層２内の導体を用いるこの
レイアウトの手法の１つの問題は、これにより各セルの接触ピンに層１のみから
接近できるようにすることである。非常に短い距離よりも長いどのような距離に
もわたって信号の経路指定を行うために層１を使用すると、それの高い抵抗率の
ために適切な信号タイミングを達成することが困難にされる。セルは図２の層２
の条２０２、２０４、２０６、２０８の下に置くことはできない。その理由は、
そのようにすると信号経路指定のために金属１の使用を要するからである。図３
は条２０２、２０４の周囲のブロック２０の領域の図である。図２におけるよう
に４つのセルのみを示す代わりに、図３は行に配列されたＲ１〜ＲＮに配置され
ているより多くのセルを示す。条２０２、２０４の下にはセルを含んでいないそ
れらの条の下に広いチップ面積があることが極めて明らかである。したがって、
この無駄スペースはＩＣの回路密度を低くして、それのコストを上昇させる。
【００１２】 従来、ビアは層の間を垂直にのみ、すなわち、条とレールとに対して直角に延
長していた。これにより、１番上のレベルの電源導体および接地導体を層２内の
電源／接地レールに接続しようとする時に、「重ねられている」ビアを使用する
ことを要するので、問題が生ずる。「重ねられている」ビアは多数の層を接続す
るビアである。層５から層２へ接続するために、３つのビアのスタック、すなわ
ち、層５内の導体から層４内のそれの下の導体までの第１のビアと、層４内の導
体から層３内のそれの下の導体までの第２のビアと、層３導体から層２導体まで
の第３のビアとを要する。それらのビアは整列させられている。しかし、ブロッ
クレベル信号経路指定は層３、４内にあるので、層３、４内に介在信号導体が存
在する場所にはどの場所にもその重ねられているビアを置くことはできない。こ
れが問題である１つの理由は、下から上への階層設計手法のために、１番上のレ
ベルの設計者が１番上のレベルの電源導体と接地導体の経路指定を開始する前に
、層３、４内の信号経路指定が既に所定場所にあることである。別の理由は、層
３、４内の信号経路指定導体のシア（ｓｈｅｅｒ）数が、層５を層２に接続する
ために必要な重ねられているビアのために広い接近領域を残さないことである。
したがって、層３、４内の信号導体の数が多いと、１番上のレベルにおける電源
導体または接地導体からブロックレベルにおける層２内の関連する電源導体また
は接地導体への以後の接続を行うことを通常実際的でなくする、層５と２の間の
それら２つの層内の信号導体の既存のきつく重ねられている迷路を形成すること
になる。
【００１３】 この問題に対する１つの解決策は、ブロックの周辺近くにおのおの形成されて
いる「リング」を使用することであった。図４はそれぞれの電力リング４０、４
１、４２、４３をおのおの有するいくつかのブロック２０、２１、２２、２３を
示す集積回路の一部の上面図を示す。リング４０は層２内の導体２１０、２１２
と層３内の導体３１１、３１３を含む。ブロック２１のリング４１は導体２１４
、２１６と、導体３１３と、導体３１５とを含む。電源レール５０１、５０３は
図示の４つのブロックの上側と下側を限る。層４の条４０２、４０４、４０６が
電源レール５０１と５０３の間を延長している。ビアはレール５０１、５０３を
条４０２、４０４、４０６に接続する。それらのレベル４条はビアによりレール
３１１、３１３、３１５に接続されている。それらのレベル３レールはビアによ
り導体２１０、２１２へも接続されている。このようにして、電源レール４０は
、導体２１０、２１２と、導体３１１、３１３のうち導体２１０、２１２の間の
部分とによりブロック２０のために形成されている。このリングはレール５０１
、５０３と導体４０２、４０４によりｖｄｄ！に接続されている。電力は、ビア
を導体２１０、２１２から、たとえば、図１に示されているようにセル縁部に沿
って延長しているレベル１のレールに落とすことにより、リング４０から個々の
セルに分配される。図４には電源リングのみが示されている。対応する接地リン
グは電源リング４１〜４３のおのおのの近く、たとえば、それらの電源リングの
内側または外側にある。
【００１４】 リングを使用することに伴う１つの問題は、セルがリングから等間隔で隔てら
れていないためにブロック内のセルに電力が全体として等分に分配されないこと
である。ブロックの中央に近いセルはブロックの周縁部に近いセルよりも更に離
れている。より一様な分配は、層２のより多くの条を加えることにより達成でき
るが、前記したようにセルは層２の下に電源導体または接地導体を配置できない
ので、そのような付加層２の導体はブロック内のセルの損失を単に増すだけで、
回路の密度を更に低くすることさえある。
【００１５】 発明の概要 本発明に従って、先行技術の上記諸欠点は、セル層を構成する回路素子の複数
のセルと、このセル層の近くで複数の層内に配置されている導体と、層内の導体
を他の層内の導体に接続するビアとを有する集積回路において克服される。導体
の層の数はＮ、Ｎは４またはそれより大きい、であって、第１の層はセルレベル
の次、およびＮ番目の層はセルレベルより離れている。各セルはセル境界を有し
ていて、セル境界に近い第１の層内のそれぞれ電源導体および接地導体に接続さ
れている。電源導体および接地導体はＮ番目の層およびＮ−１番目の層のうちの
少なくとも１つの層内の前記セルを横切って延長している。重ねられているビア
はＮ番目の層およびＮ−１番目の層のうちの少なくとも１つの層内の電源導体と
接地導体を第１の層のそれぞれ電源導体と接地導体に接続する。
【００１６】 ブロックレベルの電源導体と接地導体を、下側レベルの層に配置する代わりに
、上の２つの導体層に配置すると、回路密度が大幅に高くなることが判明してい
る。その理由は主として、セルを高いレベル層の、電源導体と接地導体との下に
配置できるために、先行技術におけるような、層２の下の電源導体と接地導体の
セル損失問題を避けられるためである。 本発明の他の面はブロックレベルの電源導体と接地導体を高いレベルの導電層
に配置するためにＩＣの導体をレイアウトする方法である。
【００１７】 本発明の更に他の面は、ブロックおよび１番上のレベルのための電源導体また
は接地導体を１番上のレベルの層に配するという以前の指示に依存して信号経路
指定、電源導体または接地導体を下側レベルの層内に配置することにより、ＩＣ
の導体をレイアウトする方法に関するものである。電源導体と接地導体の格子を
、ＩＣ上のセルのブロックの寸法と配置を定める１番上のレベルに配置すること
が好ましい。また、１番上の電源導体と接地導体を第１のレベルの電源導体と接
地導体に接続するビアを配置した後で、信号経路指定導体を配置ができる。一般
的にいえば、この方法は、一般的に用いられている下から上へのやり方とは反対
に、上から下へのやり方であり、電力供給導体のレイアウトを信号経路指定導体
のそれよりも優先させる。回路密度を高くすることに加えて、このやり方が設計
サイクルを同様に短縮することを発明者等は見出した。というのは、ブロックレ
ベルの電源導体と接地導体を１番上のレベルの電源導体と接地導体に接続するこ
とが容易だからである。１番上のレベルにおけるブロックの４つの辺の全てから
接続を行う必要はない。そうすることが先行技術やり方において長い時間を費や
したのである。
【００１８】 本発明のそれらの目的およびその他の目的、諸特徴および諸利点は以下の詳細
な説明および図面を参照して明らかになるであろう。
【００１９】 実施の形態 図５および図６は電源導体と接地導体の本発明の改良した経路指定を示す。本
発明を５つの導電層を持つＩＣに関連して説明することにするが、本発明は６つ
以上の層を持つＩＣにも応用できる。以前の図における素子と同一に対応する素
子には同じ参照番号をつけている。セルレベルでは、交番する電源レールおよび
接地レール１０１、１０３、１０５が図１に既に示されているままである。
【００２０】 図５で、ブロックレベルの経路指定が、図２の先行技術における層２内の代わ
りに、電力条および接地条を層４に有する。電力条４１２、４１６は重ねられて
いるビア４１０１、４１０２、４１０３、４１０４を介して電源レール１０１、
１０５に接続されている。重ねられている各ビアは、層４と層３の間の第１のビ
アと、層３と層２の間の第２のビアと、層２と層１の間の第３のビアとで構成さ
れている。接地条４１４、４１８はビア４１０５、４１０６により接地レール１
０３に同様に接続されている。例としてのみ、尺度を理解するために、連続する
電力条４１２、４１６を４００ミクロンのオーダーの距離だけ相互に隔てること
ができ、隣接する電力条４１２と接地条４１４の間の間隔を約７〜８ミクロンに
できる。
【００２１】 図６は図５に従っておのおの構成されている種々のブロック３１、３２、３３
、３４の「１番上の」相互接続を示す。全てのブロック（３１〜３４）の周縁部
で、接地リングが導体５０５、５０６、５０７、５０８により層５内に形成され
ている。また、全てのブロックの周縁部で、電源リングが導体４０５、４０６、
４０７、４０８により層４内に形成されている。ブロック３３と３４を横切って
レール５０９、５１３が接地導体５０６、５０８の間を延び、レール５１１、５
１５が電力導体４０６、４０８の間を延びている。ブロック３３内では、電力が
、条４１４と４１８を電源レール５１１、５１６に接続するビア５４０１、５４
０２および５４０３、５４０４により条４１４と４８に供給されている。ブロッ
ク３４内では、電力はレール５１１、５１５からビア５４０５、５４０６、５４
０７、５４０８によって条４２２および条４２６に供給される。同様に、ブロッ
ク３３、３４内では、条４１２、４１６、４２０、４２４がそれぞれのビア５４
０９〜５４１６により接地レール５０９、５１３に接続されている。ブロック３
１と３２への電源接続と接地接続はブロック３３と３４に対する接続と同様にし
て行われるので、これ以上は説明しない。この実施例は電力供給と接地のために
リングを用いているが、それらのリングは１番上のレベルにあって、ブロックレ
ベルにないこと、およびブロックレベルにおけるリングはもはや必要ないことに
注目されたい。
【００２２】 電力条と接地条は共に同じ層にあるが、電源レールと接地レールは同じである
が、異なる層内にあることに注目されたい。電源リングと電力条は層４にあるこ
とが示されており、接地リングと接地レールは層５内にあることが示されている
が、それらは容易に逆にできる。
【００２３】 電力条および接地条と、電源レールおよび接地レールとの少なくとも一方のた
めにより高いレベルの層を使用することの利点は、セルを層４と５内の導体の下
に置くことができることである。先行技術では、より下のレベルの層２と３が用
いられている場合には、セルを層２内の導体の下に置くことはできなかった。図
５および図６のＩＣでは、各セルのための接続ピンに低いレベルの層（層１、２
、３）のいずれからでも容易にアクセスできる。したがって、レイアウト設計者
はセルを条（たとえば、４１２、４１４、４１６、４１８）の下に配置できる。
その結果、行の利用度が高くなる。いいかえると、任意に与えられたブロックで
は、セルを、図３におけるように、層２の条の下のセルの損失に匹敵して配置で
きないならば、連続して延長する領域はない。
【００２４】 １番上のレベルにおいて、すなわち、ＩＣにおけるブロックの接続では、ブロ
ックを、５層システムにおける層４または層５などの、高いレベルの層を用いて
ブロックを容易に接続できる。低いレベルの金属内ではブロック内にはリングや
レールは必要無い。これは、間に存在する層３と４内の信号導体による物理的阻
止のために、層５と層２の間で接続するために重ねられているビアを使用するこ
とができないのでリングを必要とした先行技術とは対照的である。
【００２５】 本発明では、電力条と接地条にここで説明した先行技術におけるよりも多くの
重ねられているビアが存在する。しかし、付加された重ねられているビアにより
占められる面積を考慮に入れた後でさえも、広い面積節約を本発明の技術で達成
できる。下記は重ねられているビア占められる面積の計算と、水平条を持つブロ
ックの計算である。例えば、ブロック幅が１２００μｍで、１００行を持ってい
る（ブロック高さ１２００μｍ）ブロックについて考えることにする。本発明の
技術では、重ねられているビアのために占められる面積は次のようにして計算さ
れる。
【００２６】 占められる面積［μｍ２］＝条の数×［（（行の数−２）×２．８）＋（１．４
×２））×条幅］ １２００ミクロン幅のブロック、および各条の条幅が６ミクロンである場合に
、垂直条の数が電力条で４、接地条で４であると仮定すると、重ねられているビ
アの占める面積は 占有面積＝８×［（（１００−２）×２．８）＋（１．４×２））×６］ ＝４８×［（９８×２．８）＋（２．８）］ ＝４８×２．８×９９＝１３３０５．６μｍ２
【００２７】 代わりに、先行技術のリング方法をこの同じブロックに用いたとすると、幅がお
おおの６ミクロンである４水平条の占有面積は次の通りである。 占有面積［μｍ２］＝ブロック幅・条幅・条の数 ＝１２００×６×４＝２８８００μｍ２ 節約面積［μｍ２］＝（２８８００−１３３０５）／２８８００＝０．５２
【００２８】 この計算は、先行技術のリングと比較した本発明の技術により節約される面積
は約５０％であることを示す。より多くのセルを含むためにブロックの幅を広げ
るにつれて、先行技術の付加レールにより占められる面積は、本発明により求め
られる重ねられているビアにより占められる面積よりも速く増大する。ブロック
幅を少し増すと、本発明の技術では余分の垂直条を設ける必要はないが、先行技
術のリング方法では余分の水平レールを設ける必要がある。したがって、ブロッ
クの寸法が大きいと、本発明による面積節約は５０％よりも大きくさえできる。
【００２９】 他の利点は、各ブロック内では、ブロックの周囲にリングを用いている先行技
術におけるよりも一様に電力を供給できることである。。図５および図４から明
らかなように、条４１２、４１４、４１６、４１８はブロック内のセルを横切っ
てより一様に隔てることができ、既知のリングでは電力は電源リングの四隅から
供給されていて、一様に分配されてはいなかった。これは先行技術の図２の構造
に類似するように見えるが、セルの減少に関する条２０２、２０４、２０６、２
０８の制約のためにそれは全く異なるが、図４におけるブロックレベル条はセル
を置くことを妨げない。また、層２内での信号経路指定を妨害する電力接続およ
び接地接続のための層２の導体が無いので、この層２を信号経路指定のために今
は完全に使用できることに注目されたい。
【００３０】 面積節約および一様な電力分配に加えて、本発明の技術はレイアウト作業自体
を効率的にする。前記したように、ＩＣは下から上へのやり方で通常レイアウト
されていた。本発明に従って、より有利な技術は、ブロックへの電源導体および
接地導体の経路指定に関して１番上のレベルの設計を最初にレイアウトすること
である。したがって、設計チームは、図６に示すように電源導体と接地導体を層
４、５内において効率的な格子を１番上のレベルにレイアウトできる。次に層４
の条がブロックレベルへ移動され、ブロックの寸法と配置を固定する。ブロック
の配置を固定した後で、１番上のレベルの電源導体および接地導体を層１の電源
レールおよび接地レールに接続するための重ねられているビアの場所が決定され
る。重ねられているビアを配置した後で、層２、３に対して信号経路指定が決定
されて、信号導体を重ねられているビアの周囲に巡らせることができるようにす
る。このように、本発明のレイアウトは多くの面で既知の技術とは反対で、１番
上にあるブロックへの接続、およびそれらのブロックとの間の接続を行う際の融
通性を高くし、回路密度の向上と、チップコストの低減を容易にする。
【００３１】 設計ツール変更の例 先に述べたように、ＩＣのレイアウトは設計ツールで行われる。ここで与えら
れている例はＣａｄｅｎｃｅからのシリコン・アンサンブル（Ｓｉｌｉｃｏｎ
Ｅｎｓｅｍｂｌｅ）レイアウトツールで設計された。本発明の方法の実施には、
ビアの配置に関してシリコン・アンサンブル・ツールに設計されたオーバーライ
ド組み込み知能を要する。重ねられているビアを層５から層１へ置くために、標
準セルはｖｄｄ！ピンおよびｇｎｄ！ピンについて「ＡＢＵＴＭＥＮＴ」特性を
持たなければならず、かつそれらの重ねられているビアをシリコン・アンサンブ
ルの下に得るために以後の変数を設定すべきである：
【００３２】
【表１】
【００３３】 これらの３本の線はenbars.mac ファイルにおくことができる。 ａ） sedsm-m=500& コマンドを用いてシリコン・アンサンブルを開く。 ｂ） 設計の要求されたLEF およびDEF ファイルを読む。 ｃ） 次のqpconfig ファイルを用いて Qplaceを実行する。
【００３４】
【表２】
【００３５】 ｄ） 使用すべき製造プロセスによって電源条及び接地条の幅を決定する。 ｅ） 次のコマンドを用いて電源条を加える。
【００３６】
【表３】
【００３７】 ｆ） CTGEN を実行し、CTGEN によって生成されたsedsm の下で mapped.d
ef ファイルを読む。 ｇ） 以下のように、Followpinns コマンドを実行する。
【００３８】
【表４】
【００３９】 ここで面積の選択は重要である。その理由は、シリコン・アンサンブルが電力
条および接地条において停止しないからである。それは面積選択における点まで
ワイヤを延長する。条に接続を行うために求められているものより面積が広いと
すると、結果は金属信号経路指定のために有用なものとできる無駄にされた経路
指定トラックであろう。また、検査ジオメトリはアンテナＩｎｆｏ．ｆｌａｇｓ
を与える。アンテナ・フラッグを避けるために電力と接地のためのｓｒｏｕｔｅ
コマンドを別々に実行する。
【００４０】 ｉ） Wroute を実行し、他の信号の経路指定を完成する。 ｊ） レイアウト生成する。 上記は本発明の方法を共通設計ツールでどのように実施するかの例として単に
与えられたものにすぎない。当業者は、ＩＣおよびレイアウトツールについてこ
こで行った一般的な説明から他の設計ツールを使用できるであろう。
【００４１】 電源リングと接地リングは別々のレベルにあるので、それらのリングは、図５
に示されているようにずれている代わりに、上下に整列できることに注目された
い。たとえば、層５において電力経路指定を行い、層４内で接地経路指定を行う
ことにより、ＩＣの寸法と、電力経路指定および接地経路指定の幅とに依存して
更に１０〜２０％の面積節約を実現できる。
【００４２】 本発明は５層ＩＣに限定されず、４層またはもっと多くの層のＩＣにも応用で
きる。本発明の利点は、ブロックレベルにおける電源導体および接地導体が、層
の数とは無関係に、１番上の２つのレベルにある時に実現される。したがって、
集積回路がＮ番目の層を持っているとすると、Ｎ層が１番上の層であれば、ブロ
ックレベルにおける電源導体および接地導体はＮ層およびＮ−１層にある。
【００４３】 本発明の好適な実施例を示し、説明してきたが、発明の原理および要旨から逸
脱することなくそれらの実施例の変更を行えることがわかるであろう。発明の範
囲は特許請求の範囲で定められる。
【００４４】 本発明の多くの特徴および利点は詳細な明細書から明らかであり、発明の真の
要旨および範囲内に入るそれらの諸特徴および諸利点を含むことを添付した特許
請求の範囲により意図するものである。数多くの修正および変更を当業者は容易
に行えるので、本発明を示し、説明した構造および動作そのままに本発明を限定
することは希望せず、したがって、発明の範囲内に入る全ての適切な変更および
均等物を包含できる。
【図面の簡単な説明】
【図１】 先行技術の集積回路の回路素子のセルの上面図。
【図２】 先行技術のセルのブロックの一部の上面図。
【図３】 層２内の条の下にセルを配置することを阻止する層２内の条を有する、数が増
加されているセルを有するブロックのより現実的な図を示す上面図。
【図４】 電力供給のために層２、３内にリングを有するセルのいくつかのブロックを示
す集積回路の一部の上面図。
【図５】 本発明の電源導体および接地導体の経路指定を示すセルのブロックの一部の上
面図。
【図６】 セルのいくつかのブロックおよび本発明の導体相互接続を示す上面図。
【符号の説明】
１、２、３、４、５ 層 １２ セル １２ａ、１２ｂ 縁部 ２０、２１、２２、２３ ブロック ３１、３２、３３、３４ ブロック １０１、１０５ 電源レール １０３ 接地レール ２０２、２０４、２０６、２０８ 条 ２１０、２１２、２１４ 導体 ４１２、４１４、４１６、４１８ 電力条
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リンダ、エイ．バーンハート オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F038 CA17 CD02 CD05 CD20 DF14 EZ20 5F064 AA04 DD07 DD25 EE02 EE09 EE16 EE23 EE26 EE27 EE52

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 セル層を構成する回路素子の複数のセルと、このセル層の近くで複数の層内に
    配置されている導体と、層内の導体を他の層内の導体に接続するビアとを有する
    集積回路において、 導体の層の数はＮ、Ｎは４またはそれより大きい、であって、第１の層はセル
    レベルの次、およびＮ番目の層はセルレベルより離れており、 各セルはセル境界を有していて、セル境界に近い第１の層内のそれぞれ電源導
    体および接地導体に接続され、 電源導体および接地導体はＮ番目の層およびＮ−１番目の層のうちの少なくと
    も１つの層内の前記セルを横切って延在しており、 Ｎ番目の層およびＮ−１番目の層のうちの少なくとも１つの層内の電源導体と
    接地導体を第１の層の電源導体と接地導体にそれぞれ接続する重ねられているビ
    アと、 を備えたことを特徴とする集積回路。
  2. 【請求項２】 前記セルは平行な行に配列され、各行は複数のセルを有し、セル境界は各行の
    向き合う縁部を定める向き合う縁部を含み、かつ各行に沿って前記第１の導体層
    の前記電源導体および前記接地導体が延在していることを特徴とする請求項１記
    載の集積回路。
  3. 【請求項３】 前記セルは複数のブロックにまとめられ、少なくともＮ番目の層およびＮ−１
    番目の層の少なくとも電源導体と接地導体が各ブロックを横切って延在し、それ
    ぞれブロックレベル電源導体とブロックレベル接地導体を決定することを特徴と
    する請求項２記載の集積回路。
  4. 【請求項４】 前記ブロックレベル電源導体とブロックレベル接地導体のおのおのはＮ番目の
    層およびＮ−１番目の層の導体を含むことを特徴とする請求項３記載の集積回路
    。
  5. 【請求項５】 Ｎ番目の層およびＮ−１番目の層のうちの１つの層に電源リングを、およびＮ
    番目の層およびＮ−１番目の層のうちの他の層に接地リングを更に備え、ブロッ
    クレベル電源導体は電源リングに接続され、接地リングは接地導体に接続されて
    いることを特徴とする請求項４記載の集積回路。
  6. 【請求項６】 接地リングはＮ番目の層内にあり、電源リングはＮ−１番目の層にあり、 ブロックレベル電源導体は、（ｉ）Ｎ番目の層内にあって、ビアにより電源リ
    ングに接続され、かつセル行に平行に延在している電源レールと、（ｉｉ）電源
    レールに対して直角に延在して、ビアにより電源レールに接続されているＮ−１
    番目の層内の電源条と、を含み、 ブロックレベル接地導体は、（ｉ）Ｎ番目の層内にあって、接地リングに接続
    されていて、セル行に平行に延在している接地レールと、（ｉｉ）接地条に対し
    て直角に延在して、ビアにより接地レールに接続されているＮ−１番目の層内の
    接地条と、を含んでいる、 ことを特徴とする請求項５記載の集積回路。
  7. 【請求項７】 Ｎは５に等しいことを特徴とする請求項５６記載の集積回路。
  8. 【請求項８】 電源リングおよび接地リングのおのおのは２つ以上のブロックを囲んでいるこ
    とを特徴とする請求項５記載の集積回路。
  9. 【請求項９】 Ｎ番目の層およびＮ−１番目の層のうちの一方に電源リング、およびＮ番目の
    層およびＮ−１番目の層のうちの他方に接地リングを更に備え、電源リングおよ
    び接地リングのおのおのは複数のセルを囲んでおり、電源導体は電源リングに接
    続され、接地導体は接地リングに接続されていることを特徴とする請求項１記載
    の集積回路。
  10. 【請求項１０】 接地リングはＮ番目の層内にあり、電源リングはＮ−１番目の層にあり、 電源導体は、ビアにより電源リングに接続されていて、セル行に平行に延在し
    ているＮ番目の層内の電源レールと、電源レールに対して直角に延在して、ビア
    により電源レールに接続されているＮ−１番目の層内の電源条と、を含み、 接地導体は、接地リングに接続されていて、セル行に平行に延在しているＮ番
    目の層内の接地レールと、接地条に対して直角に延在して、ビアにより接地レー
    ルに接続されているＮ−１番目の層内の接地条と、を含んでいることを特徴とす
    る請求項９記載の集積回路。
  11. 【請求項１１】 Ｎは５に等しいことを特徴とする請求項１記載の集積回路。
  12. 【請求項１２】 集積回路のセルの近くに置くべき導体の層の数Ｎ、Ｎは４またはそれより大き
    い、を選択し、第１の層はセルレベルの次、およびＮ番目の層はセルレベルより
    離れているようにするステップと、 第１の層内の電源導体および接地導体を集積回路のセルの境界の近くに置くス
    テップと、 前記セルを横切って延在する電源導体および接地導体をＮ番目の層およびＮ−
    １番目の層のうちの少なくとも１つの層に置くステップと、 Ｎ番目の層およびＮ−１番目の層のうちの少なくとも１つの層の電源導体と接
    地導体を、第１の層のそれぞれ電源導体および接地導体に接続する重ねられてい
    るビアを置くステップと、 を備えたことを特徴とする集積回路の導体レイアウトを設計する方法。
  13. 【請求項１３】 前記セルを、複数のセルをおのおの有している平行な行に配列するステップと
    、前記セルの境界は各行の向き合う縁部を定める向き合う縁部を含み、かつ前記
    第１の導体層の前記電源導体および前記接地導体を各行の向き合っている縁部に
    沿って置くステップを更に備えたことを特徴とする請求項１２記載の方法。
  14. 【請求項１４】 前記セルを複数のブロックにまとめるステップと、少なくともＮ番目の層およ
    びＮ−１番目の層の少なくとも１つの電源導体と少なくとも１つの接地導体を各
    ブロックを横切って延在するように置くステップとにより、それぞれブロックレ
    ベル電源導体とブロックレベル接地導体を決定するステップと、を備えたことを
    特徴とする請求項１３記載の方法。
  15. 【請求項１５】 前記ブロックレベル電源導体とブロックレベル接地導体のおのおのをＮ番目の
    層およびＮ−１番目の層のおのおのに置くステップを更に備えるたことを特徴と
    する請求項１４記載の方法。
  16. 【請求項１６】 Ｎ番目の層およびＮ−１番目の層のうちの一方の層に電源リングを置くステッ
    プと、Ｎ番目の層およびＮ−１番目の層のうちの他方の層に接地リングを置くス
    テップと、ブロックレベル電源導体を電源リングに接続し、かつブロックレベル
    接地導体を接地リングに接続するステップを更に備えたことを特徴とする請求項
    １５記載の方法。
  17. 【請求項１７】 電源リングと接地リングのおのおのは２つ以上のブロックを囲んでいることを
    特徴とする請求項１５記載の方法。
  18. 【請求項１８】 第１の層乃至Ｎ−２番目の層のいずれかの層に、（ｉ）信号経路指定導体と、
    （ｉｉ）電源経路指定導体と、（ｉｉｉ）接地経路指定導体と、の少なくとも１
    つを、Ｎ番目の層およびＮ−１番目の層内の電源導体および接地導体の配置に依
    存して配置するステップを更に備えたことを特徴とする請求項１２記載の方法。
  19. 【請求項１９】 Ｎ番目の層およびＮ−１番目の層内の電源導体および接地導体は、Ｎ番目の層
    およびＮ−１番目の層よりも基板に近い層内の電源導体および接地導体を配置す
    る前に、配置することを特徴とする請求項１８記載の方法。
  20. 【請求項２０】 電源導体および接地導体をセルレベルの電源導体および接地導体に接続するビ
    アは信号経路指定導体を配置するより前に配置されることを特徴とする請求項１
    ８記載の方法。
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