KR102366975B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 반도체 장치는, 반도체 기판 상에서 제1 방향을 따라 연장되는 채널 영역 및 상기 채널 영역에 인접하는 소스/드레인 영역을 포함하는 복수의 활성 영역, 상기 제1 방향과 다른 제2 방향을 따라 연장되어 상기 채널 영역과 교차하는 복수의 게이트 전극, 상기 소스/드레인 영역 및 상기 복수의 게이트 전극 중 적어도 하나와 비아(Via)를 통해 전기적으로 연결되는 복수의 도전성 라인, 및 소정의 전원 전압을 공급하며, 상기 반도체 기판과 상기 복수의 도전성 라인 사이에 배치되는 전원 라인(power line)을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 전자 산업에서 중요한 부분으로서, 데이터를 저장하는 저장 장치와 데이터를 연산 처리하는 프로세서 등이 모두 반도체 장치로서 구현될 수 있다. 최근에는 반도체 장치에서 소자의 집적도를 높이고, 전력 소모를 낮추기 위한 연구가 다양하게 진행되고 있으며, 반도체 장치에 포함되는 반도체 소자의 크기 감소로 인한 한계(예를 들어 단채널 효과 등)를 극복하기 위해 3차원 구조로 채널 영역을 형성하는 기술에 대한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 단위 셀 면적을 줄임으로써 소자의 집적도를 높일 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 반도체 기판 상에서 제1 방향을 따라 연장되는 채널 영역 및 상기 채널 영역에 인접하는 소스/드레인 영역을 포함하는 복수의 활성 영역, 상기 제1 방향과 다른 제2 방향을 따라 연장되어 상기 채널 영역과 교차하는 복수의 게이트 전극, 상기 복수의 활성 영역 및 복수의 게이트 전극 중 적어도 하나와 연결되는 복수의 컨택 영역, 상기 복수의 컨택 영역 상에 배치되며, 상기 복수의 컨택 영역 중 적어도 일부와 비아(Via)를 통해 전기적으로 연결되는 복수의 도전성 라인, 및 소정의 전원 전압을 공급하며, 상기 반도체 기판과 상기 복수의 도전성 라인 사이에 배치되는 전원 라인(power line)을 포함한다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 반도체 기판에 마련되며 제1 방향으로 연장되는 복수의 활성 영역과, 상기 복수의 활성 영역 중 적어도 일부와 교차하는 복수의 게이트 전극을 포함하는 제1 레이어, 상기 제1 층 상에 배치되며 상기 복수의 활성 영역 및 상기 복수의 게이트 전극과 연결되는 복수의 컨택 영역을 포함하는 제2 레이어, 상기 제2 층 상에 배치되며 복수의 도전성 라인을 포함하는 제3 레이어를 포함하고, 소정의 전원 전압이 입력되는 전원 라인(power line)은 상기 제1 레이어 및 상기 제2 레이어 중 어느 하나에 배치된다.
본 발명의 다양한 실시예에 따르면, 전원 전압을 공급하는 전원 라인을 반도체 기판 및 복수의 도전성 라인 사이에 배치함으로써, 복수의 도전성 라인 사이의 간섭을 줄이고, 복수의 도전성 라인 각각에 연결되는 컨택의 개수를 증가시킬 수 있다. 따라서, 셀의 면적을 줄임과 동시에 소자 집적도를 높일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2는 도 1에 도시한 반도체 장치의 I-I` 방향의 단면을 도시한 도이다.
도 3은 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 도이다.
도 4는 도 1에 도시한 반도체 장치의 A 영역을 나타낸 사시도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 6은 도 5에 도시한 반도체 장치의 Ⅲ-Ⅲ` 방향의 단면을 도시한 도이다.
도 7은 도 5에 도시한 반도체 장치의 Ⅳ-Ⅳ` 방향의 단면을 도시한 도이다.
도 8은 도 5에 도시한 반도체 장치의 B 영역을 나타낸 사시도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 10은 도 9에 도시한 반도체 장치의 Ⅴ-Ⅴ` 방향의 단면을 도시한 도이다.
도 11은 도 9에 도시한 반도체 장치의 Ⅵ-Ⅵ` 방향의 단면을 도시한 도이다.
도 12는 도 9에 도시한 반도체 장치의 C 영역을 나타낸 사시도이다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 데에 제공되는 도이다.
도 19 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 데에 제공되는 도이다.
도 25는 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있는 인버터의 회로도이다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있는 낸드게이트 (NAND gate) 셀의 회로도이다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있는 에스램(SRAM) 셀의 회로도이다.
도 28은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 29는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 30은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 본 발명의 내용은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 1을 참조하면 본 발명의 일 실시예에 따른 반도체 장치(100)는 반도체 기판(101) 및 반도체 기판(101) 상에 형성되는 복수의 활성 영역(111-114: 110)과 복수의 게이트 전극(130) 등을 포함할 수 있다. 복수의 활성 영역(110)과 복수의 게이트 전극(130)은 적어도 하나의 반도체 소자, 예를 들어 전계 효과 트랜지스터(Field Effect Transistor, FET)를 제공할 수 있다.
복수의 활성 영역(110)과 복수의 게이트 전극(130)은 반도체 기판(101) 상에서 정의되는 하나의 단위 셀 영역(UC)에 포함될 수 있다. 일 실시예에서 하나의 단위 셀 영역(UC)은 표준 셀로 제공될 수 있으며, 표준 셀은 반복적으로 사용되는 논리 합(OR) 게이트 또는 논리 곱(AND) 게이트 등의 소자를 포함할 수 있다. 레이아웃 설계 시에 표준 셀 상에 배치되는 복수의 컨택(140, 150) 및 복수의 도전성 라인의 배치를 결정함으로써 원하는 반도체 장치(100)를 구현할 수 있다.
도 1에 도시한 실시예에서 복수의 활성 영역(110)은 제1 방향(도 1의 x축 방향)을 따라 연장될 수 있으며, 반도체 소자의 채널 영역 및 소스/드레인 영역(120)을 제공할 수 있다. 복수의 게이트 전극(130)은 제1 방향과 다른 제2 방향(도 1의 y축 방향)을 따라 연장되어 적어도 하나의 활성 영역(110)과 교차할 수 있으며, 복수의 게이트 전극(130)과 겹쳐지는 활성 영역(110)의 일부 영역은 반도체 소자의 채널 영역으로 제공될 수 있다.
복수의 활성 영역(110)은 나노 와이어(Nano Wire) 또는 나노 시트(Nano Sheet) 형태로 구현될 수 있다. 도 1에 도시한 실시예에서 복수의 활성 영역(110)이 총 4개의 나노 와이어를 포함하는 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니다. 한편, P-MOSFET에 포함되는 나노 와이어(111, 112) 사이의 간격 및 N-MOSFET에 포함되는 나노 와이어(113, 114) 사이의 간격을 서로 같게 하기 위해서, 제조 공정 단계에서 P-MOSFET에 포함되는 나노 와이어(111, 112)와 N-MOSFET에 포함되는 나노 와이어(113, 114) 사이에 더미(dummy) 나노 와이어가 더 형성될 수 있다. 상기 더미 나노 와이어는 반도체 장치(100)의 제조 공정에서 제거될 수 있다.
한편 도 1에 도시한 실시예에서 나노 와이어(111, 112, 113, 114)는 반도체 장치(100)에 포함되는 복수의 레이어가 적층되는 방향(도 1의 z축 방향)을 따라서 2개 이상이 배치될 수 있다. 예를 들어, 나노 와이어(111, 112, 113, 114)가 z축을 따라 2개의 층으로 배치되는 경우, 하나의 게이트 전극(130)은 하나의 단위 셀 영역(UC)에서 총 8개의 나노 와이어(111, 112, 113, 114)와 교차할 수 있다. 각 나노 와이어(111, 112, 113, 114)는 게이트 전극(130)에 의해 완전히 둘러싸이므로, 채널 영역의 길이를 충분히 확보할 수 있어 단채널 효과를 방지 또는 최소화할 수 있다.
반도체 장치(100)는 적어도 하나의 전원 라인(PL1, PL2)을 포함할 수 있다. 도 1에 도시한 실시예에서, 제1 전원 라인(PL1)은 전원 전압 VDD를 공급하기 위한 도전성 라인일 수 있으며, 제2 전원 라인(PL2)은 접지 전원 전압 VSS를 공급하기 위한 도전성 라인일 수 있다. 전원 라인(PL1, PL2)은 복수의 활성 영역(110)과 평행한 제1 방향을 따라 연장되는 것으로 도시하였으나, 반드시 이로 한정되는 것은 아니다.
각각의 전원 라인(PL1, PL2)은 적어도 하나의 소스/드레인 영역(120)과 전기적으로 연결되어 반도체 장치(100)에 포함되는 반도체 소자에 전원 전압 VDD 또는 접지 전원 전압 VSS를 공급할 수 있다. 전원 라인(PL1, PL2)을 복수의 활성 영역(110), 게이트 전극(130) 및 복수의 컨택(140, 150)보다 상부에 배치되는 복수의 도전성 라인과 동일한 층(layer)에 배치하는 경우, 복수의 도전성 라인과 전원 라인(PL1, PL2) 간의 간섭으로 인해 레이아웃 설계의 자유도가 저하되고, 단위 셀 영역(UC)의 높이(y축 방향 길이)가 커져서 소자의 집적도가 저하될 수 있다.
본 발명의 실시예에서는, 전원 라인(PL1, PL2)을 반도체 기판(101)과 복수의 도전성 라인 사이에 배치하여 단위 셀 영역(UC)의 높이를 줄이고 소자의 집적도를 높이는 한편, 복수의 도전성 라인의 설계 자유도를 높일 수 있다. 이하, 도 2 내지 도 4를 참조하여 설명하기로 한다.
도 2는 도 1에 도시한 반도체 장치의 I-I` 방향의 단면을 도시한 도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는 적층 방향(z축 방향)을 따라 순차적으로 적층되는 제1 내지 제3 레이어(L1-L3)를 포함할 수 있다. 제1 레이어(L1)는 반도체 기판(101), 및 반도체 기판(101)에 형성되는 소스/드레인 영역(120)을 포함할 수 있으며, 소스/드레인 영역(120) 상에 형성되는 도전층(125)를 선택적으로 포함할 수 있다. 도전층(125)는 게이트 전극(130)보다 낮은 높이를 갖는 소스/드레인 영역(120) 상에 배치될 수 있으며, 도전층(125)의 상면은 게이트 전극(130)의 상면과 동일한 높이를 가질 수 있다. 도전층(125)은 금속 실리사이드, 예를 들어 텅스텐 실리사이드를 포함할 수 있다.
제1 레이어(L1)에서 반도체 기판(101)과 소스/드레인 영역(120) 및 도전층(125)가 형성되지 않은 영역에는 제1 절연층(102)이 마련될 수 있다. 제1 절연층(102)은 산화물 또는 질화물 등을 포함할 수 있다.
제1 레이어(L1) 상에 배치되는 제2 레이어(L2)는 소스/드레인 영역(120)과 전기적으로 연결되는 제1 컨택(140) 및 전원 라인(PL1, PL2)을 포함할 수 있다. 제2 레이어(L2)에서 제1 컨택(140) 및 전원 라인(PL1, PL2) 사이의 공간에는 제2 절연층(103)이 형성될 수 있다. 제2 절연층(103)은 제1 절연층(102)과 유사하게 산화물 또는 질화물 등을 포함할 수 있다.
전원 라인(PL1, PL2)은 제1 방향(y축 방향)을 따라 연장되는 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)을 포함할 수 있으며, 제1 및 제2 전원 라인(PL1, PL2)을 통해 소정의 전원 전압이 공급될 수 있다. 전원 전압은 하이 레벨을 갖는 전원 전압 VDD와, 접지 레벨에 가까운 레벨을 갖는 접지 전원 전압 VSS를 포함할 수 있다.
제2 레이어(L2) 상에는 제3 레이어(L3)가 배치될 수 있다. 제3 레이어(L3)는 제3 및 제4 절연층(104, 105)과, 각 절연층(104, 105) 상에 형성되는 제1 및 제2 도전성 라인(160, 170) 등을 포함할 수 있다. 한편, 제3 레이어(L3)는 제1 및 제2 도전성 라인(160, 170)을 전원 라인(PL1, PL2) 또는 제1 컨택(140)과 연결하는 복수의 비아(V0, DV1, DV2) 등을 포함할 수 있다. 복수의 비아(V0, DV1, DV2) 중에서 전원 라인(PL1, PL2)을 일부의 도전성 라인(170)과 연결하는 비아(DV1, DV2)는 제3 및 제4 절연층(104, 105)을 모두 관통하는 딥 비아(DEEP VIA)일 수 있으며, 구리(Cu)를 포함할 수 있다.
다음으로, 도 3은 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 도이다.
도 3을 참조하면, 반도체 장치(100)는 제1 내지 제3 레이어(L1-L3)가 순차적으로 적층된 구조를 가질 수 있다. 제1 레이어(L1)에는 반도체 기판(101), 반도체 기판(101) 상에 형성되는 제1 절연층(102)과 게이트 전극(130), 게이트 전극(130)과 교차하도록 제1 방향(y축 방향)으로 연장되어 채널 영역으로 제공되는 복수의 나노 와이어(111-114) 및 게이트 절연막(135)을 포함할 수 있다.
게이트 전극(130)은 반도체 기판(101) 상의 PMOSFET 및 NMOSFET 영역에 각각 형성되어 복수의 나노 와이어(111-114)와 교차하는 제2 방향(x축 방향)으로 연장될 수 있다. 게이트 전극(130)은 금속, 도전성 금속 산화물, 또는 폴리 실리콘 등을 포함할 수 있다. 게이트 전극(130)과 반도체 기판(101) 사이, 및 게이트 전극(130)과 복수의 나노 와이어(111-114) 사이에는 게이트 절연막(135)이 배치될 수 있다. 게이트 절연막(135)은 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있으며, 예를 들어 실리콘 산화막보다 높은 유전 상수를 갖는 물질을 포함할 수 있다. 일부의 게이트 절연막(135a)은 복수의 나노 와이어(211-214)를 둘러싸는 형상을 가질 수 있다.
제1 레이어(L1) 상에 형성되는 제2 레이어(L2)에는, 제2 절연층(103), 전원 라인(PL1, PL2) 및 제2 컨택(150) 등이 배치될 수 있다. 제2 컨택(150)은 게이트 전극(130) 상에 배치되어 게이트 전극(130)과 전기적으로 연결될 수 있으며, 제2 절연층(103)에 의해 전원 라인(PL1, PL2)과 전기적으로 분리될 수 있다. 도 1 및 도 2를 참조하여 설명한 바와 같이, 전원 라인(PL1, PL2)은 제1 방향(y축 방향)을 따라 연장될 수 있다.
제2 레이어(L2) 상에 배치되는 제3 레이어(L3)는 제3, 제4 절연층(104, 105) 및 복수의 도전성 라인(170, 175)을 포함할 수 있다. 복수의 도전성 라인(170, 175) 중에서 적어도 일부는 비아(V1)를 통해 게이트 전극(130) 상에 배치된 제2 컨택(150)과 전기적으로 연결될 수 있다.
도 4는 도 1에 도시한 반도체 장치의 A 영역을 나타낸 사시도이다. 도 4에서 반도체 장치(100)의 A 영역에 포함되는 구성 요소 중 일부 요소, 예를 들어 반도체 기판(101)과 도전성 라인(160, 170), 및 절연층들(102-105)은 생략될 수 있다.
도 4를 참조하면, 반도체 장치(100)는 제1 방향(x축 방향)으로 연장되는 복수의 나노 와이어(111-114) 및 복수의 나노 와이어(111-114)와 교차하도록 제2 방향(y축 방향)을 따라 연장되는 게이트 전극(130)을 포함할 수 있다. 복수의 나노 와이어(111-114)는 소스/드레인 영역(120) 사이에서 제1 방향을 따라 연장될 수 있으며, 게이트 전극(130)과 교차함으로써 복수의 활성 영역으로 제공될 수 있다.
소스/드레인 영역(120) 상에는 도전층(125)가 배치될 수 있다. 도전층(125)는 금속 실리사이드 물질을 포함할 수 있으며, 도전층(125)의 상면은 게이트 전극(130)의 상면과 같은 높이에 형성될 수 있다. 복수의 나노 와이어(111-114)와 소스 드레인 영역(120), 게이트 전극(130), 및 도전층(125) 등은 반도체 장치(100)의 제1 레이어(L1)에 포함될 수 있다.
도전층(125) 상에는 제1 컨택(140)이 마련되며, 유사하게 게이트 전극(130) 상에는 제2 컨택(150)이 형성될 수 있다. 제1 컨택(140)과 제2 컨택(150)은 반도체 장치(100)의 제1 레이어(L1) 상에 형성되는 제2 레이어(L2)에 포함될 수 있다. 한편, 제2 레이어(L2)는 제1 및 제2 컨택(140, 150)외에 전원 라인(PL1, PL2)을 포함할 수 있다.
전원 라인(PL1, PL2)은 도 4에 도시한 바와 같이 복수의 나노 와이어(111-114)와 평행한 제1 방향(x축 방향)을 따라 연장될 수 있으며, 도전층(125)를 통해 소스/드레인 영역(120)과 전기적으로 연결되는 제1 컨택(150)에 연결될 수 있다. 따라서, 전원 라인(PL1, PL2)을 통해 공급되는 전원 전압 VDD 및 접지 전원 전압 VSS는 제1 컨택(150) 및 도전층(125)를 통해 소스/드레인 영역(120)으로 전달될 수 있다.
전원 라인(PL1, PL2)은 제2 레이어(L2) 상에 배치되는 제3 레이어(L3)에 포함되는 제3 및 제4 절연층(104, 105)의 적어도 일부를 관통하는 비아(DV1, DV2)에 의해 복수의 도전성 라인(160, 170, 175) 중 일부와 연결될 수 있다. 예를 들어, 전원 라인(PL1, PL2)은 비아(DV1, DV2)를 통해 제3 레이어(L3)의 상부에 배치되는 도전성 라인(170)과 전기적으로 연결될 수 있다.
도 1 내지 도 4에 도시한 실시예에서, 전원 라인(PL1, PL2)은 반도체 기판(101)과 복수의 도전성 라인(160, 170, 175) 사이에, 즉, 제2 레이어(L2) 내에 배치될 수 있다. 따라서 전원 라인(PL1, PL2)과 복수의 도전성 라인(160, 170, 175)이 서로 다른 레이어에 배치되므로, 전원 라인(PL1, PL2)과 복수의 도전성 라인(160, 170, 175)의 간섭이 가능성이 제거되어 복수의 도전성 라인(160, 170, 175)을 자유롭게 설계할 수 있다. 또한, 전원 라인(PL1, PL2)이 복수의 도전성 라인(160, 170, 175) 보다 하부에 위치하므로, 제1 방향(x축 방향)으로 연장되는 도전성 라인(160)과 컨택(140, 150)을 연결하기 위한 비아(V0)의 개수를 늘릴 수 있으며, 단위 셀 영역(UC)의 제1 방향(x축 방향)의 길이를 축소하여 소자의 집적도를 높일 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치(200)는 반도체 기판(201), 반도체 기판(201) 상에 형성되는 활성 영역(210)과 복수의 게이트 전극(230) 등을 포함할 수 있다. 활성 영역(210)은 복수의 나노 와이어(211-214)를 포함할 수 있으며, 복수의 나노 와이어(211-214) 중 적어도 일부는 서로 연결되어 소스/드레인 영역(220)으로 제공될 수 있다. 소스/드레인 영역(220)과 게이트 전극(230)은 반도체 소자, 예를 들어 전계 효과 트랜지스터를 제공할 수 있다.
복수의 나노 와이어(211-214)는 제1 방향(x축 방향)을 따라 연장될 수 있으며, 게이트 전극(230)은 복수의 나노 와이어(211-214)와 교차하도록 제1 방향과 다른 제2 방향(y축 방향)을 따라 연장될 수 있다. 제1 및 제2 나노 와이어(211, 212)는 반도체 기판(201) 상의 일부 영역에서 서로 연결되어 PMOSFET의 소스/드레인 영역(220)으로 제공될 수 있으며, 제3 및 제4 나노 와이어(213, 214) 역시 반도체 기판(210) 상의 일부 영역에서 서로 연결되어 NMOSFET의 소스/드레인 영역(220)으로 제공될 수 있다.
소스/드레인 영역(220)과 게이트 전극(230) 상에는 각각 제1 및 제2 컨택(240, 250)이 배치될 수 있다. 선택적으로, 소스/드레인 영역(220)과 제1 컨택(240) 사이에는 도전층이 더 배치될 수도 있다. 제1 및 제2 컨택(240, 250)은 서로 같거나 다른 두께를 가질 수 있으며, 제1 및 제2 컨택(240, 250)의 상면은 반도체 기판(210)의 상면으로부터 서로 같은 높이에 형성될 수 있다. 제1 및 제2 컨택(240, 250) 상에는 소스/드레인 영역(220)과 게이트 전극(230)에 전기 신호를 인가하기 위한 복수의 도전성 라인이 마련될 수 있다.
한편, 단위 셀 영역(UC)에는 전원 라인(PL1, PL2)이 더 포함될 수 있다. 전원 라인(PL1, PL2)은 전원 전압 VDD를 인가하기 위한 제1 전원 라인(PL1)과, 접지 전원 전압 VSS를 인가하기 위한 제2 전원 라인(PL2)을 포함할 수 있다. 전원 라인(PL1, PL2)은 복수의 나노 와이어(211-214)와 마찬가지로 제1 방향(x축 방향)을 따라 연장될 수 있으며, 단위 셀 영역(UC)의 제2 방향(y축 방향)의 경계에 인접하여 배치될 수 있다.
도 5에 도시한 실시예에서, 전원 라인(PL1, PL2)은 복수의 소스/드레인 영역(220)과 같은 층에 형성될 수 있다. 도 5에 도시한 실시예에 따른 반도체 장치(200)는, 반도체 기판(201) 상에 형성되는 소스/드레인 영역(220)과 게이트 전극(230) 등을 포함하는 제1 레이어(L1), 제1 레이어(L1) 상에 배치되며 제1 및 제2 컨택(240, 250)을 포함하는 제2 레이어(L2) 및 제2 레이어(L2) 상에 배치되며 복수의 도전성 라인을 포함하는 제3 레이어(L3) 등을 포함할 수 있다. 전원 라인(PL1, PL2)은 제1 레이어(L1)에 포함되어 소스/드레인 영역(220)과 직접 연결될 수 있다.
전원 라인(PL1, PL2)이 제1 내지 제3 레이어(L1-L3)의 적층 방향(z축 방향)을 따라 최하층에 해당하는 제1 레이어(L1)에 포함되므로, 전원 라인(PL1, PL2)에 연결되는 비아(DV1, DV2)는 제2 및 제3 레이어(L2, L3) 중 적어도 하나와, 제1 레이어(L1)의 일부를 관통하는 깊이를 가질 수 있다. 따라서, 전원 라인(PL1, PL2)에 연결되는 비아(DV1, DV2)는 딥 비아(DEEP VIA)일 수 있으며, 구리(Cu)를 이용하여 형성될 수 있다. 비아(DV1, DV2)가 관통해야 하는 각 레이어(L1-L3)의 두께에 따라서, 비아(DV1, DV2)는 길이 방향(z축 방향)을 따라서 그 단면적이 점점 좁아지는 테이퍼(taper) 형상을 가질 수 있다.
도 6은 도 5에 도시한 반도체 장치의 Ⅲ-Ⅲ` 방향의 단면을 도시한 도이다.
도 6을 참조하면, 반도체 장치(200)는 반도체 기판(201), 반도체 기판(201) 상에 형성되는 소스/드레인 영역(220), 소스/드레인 영역(220) 상에 형성되는 제2 컨택(240), 및 복수의 도전성 라인(260, 270) 등을 포함할 수 있다. 반도체 장치(200)는 제1 내지 제3 레이어(L1-L3)가 적층되는 구조를 가질 수 있으며, 전원 라인(PL1, PL2)은 제1 레이어(L1)에 포함될 수 있다.
제1 레이어(L1)는 반도체 기판(201), 소스/드레인 영역(220), 전원 라인(PL1, PL2), 도전층(225), 및 제1 절연층(202)를 포함하는 영역으로 정의될 수 있다. 소스/드레인 영역(220)은 복수의 나노 와이어(211-214) 중 일부를 서로 연결하는 영역일 수 있으며, N형 또는 P형 불순물을 포함하는 영역일 수 있다. 전원 라인(PL1, PL2)은 제2 방향(y축 방향)을 따라 연장될 수 있으며, 일부의 제1 절연층(202a) 상에 배치되어 소스/드레인 영역(220)과 연결될 수 있다.
제2 레이어(L2)는 제1 레이어(L1) 상에 적층되며, 제2 컨택(240)과 제2 절연층(203)을 포함할 수 있다. 제2 컨택(240)은 도전층(225) 상에 배치되어 소스/드레인 영역(220)과 전기적으로 연결될 수 있다. 제2 레이어(L2) 상에 배치되는 제3 레이어(L3)는 복수의 도전성 라인(260, 265, 270)을 포함하며, 복수의 도전성 라인(260, 265, 270) 중 적어도 일부는 비아(DV1, DV2, V0)를 통해 전원 라인(PL1, PL2) 또는 제2 컨택(240) 등과 연결될 수 있다.
도 6에 도시한 실시예에서는, 복수의 도전성 라인(260, 270)이 배치되는 제3 레이어(L3)가 아닌, 제1 레이어(L1) 내에 전원 라인(PL1, PL2)이 배치될 수 있다. 따라서, 복수의 도전성 라인(260, 265, 270)과 전원 라인(PL1, PL2) 사이의 간섭을 없앨 수 있어 복수의 도전성 라인(260, 265, 270)의 설계 자유도를 높일 수 있다. 또한, 제1 방향(x축 방향)으로 연장되는 도전성 라인(260)과 제2 컨택(240)을 연결하기 위한 비아(V0)의 개수를 늘릴 수 있으며, 단위 셀 영역(UC)의 제1 방향의 길이를 줄임으로써 소자의 집적도를 높일 수 있다.
도 7은 도 5에 도시한 반도체 장치의 Ⅳ-Ⅳ` 방향의 단면을 도시한 도이다.
도 7을 참조하면, 반도체 장치(200)는 제1 내지 제3 레이어(L1-L3)을 포함할 수 있다. 제1 레이어(L1)은 반도체 기판(201), 반도체 기판(201) 상에 형성되는 게이트 전극(230), 복수의 나노 와이어(211-214: 210), 전원 라인(PL1, PL2), 제1 절연층(202) 등을 포함할 수 있다. 앞서 도 5 및 도 6을 참조하여 설명한 바와 같이, 전원 라인(PL1, PL2)은 복수의 나노 와이어(211-214)와 함께 제1 방향(x축 방향)을 따라 연장될 수 있으며, 일부의 제1 절연층(202a) 상에 배치되어 소스/드레인 영역(220)과 연결될 수 있다.
복수의 나노 와이어(211-214)는 제1 방향으로 연장되며, 제2 방향(y축 방향)으로 연장되는 게이트 전극(230)과 교차할 수 있다. 복수의 나노 와이어(211-214)와 게이트 전극(230) 사이에는 고유전율 물질을 포함하는 게이트 절연막(235)이 배치될 수 있다. 특히, 일부의 게이트 절연막(235a)은 복수의 나노 와이어(211-214)의 측면을 감싸는 형상으로 복수의 나노 와이어(211-214)와 게이트 전극(230) 사이에 배치될 수 있다. 본 발명의 실시예에서는 직육면체 형상을 갖는 복수의 나노 와이어(211-214)가 게이트 전극(230)에 의해 둘러싸이는 형상을 가지므로, 채널 길이가 짧아져서 단채널 효과 발생하는 등의 문제를 해결할 수 있다.
게이트 전극(230) 상에는 제2 컨택(250)이 마련될 수 있다. 제2 컨택(250)의 상면은 제1 컨택(240)의 상면과 반도체 기판(201)으로부터 동일한 높이에 형성될 수 있다. 제2 컨택(250)은 제2 레이어(L2)에 포함될 수 있으며, 제2 컨택(250)의 주변 영역에는 제2 절연층(203)이 형성될 수 있다.
제3 레이어(L3)에는 복수의 도전성 라인(270, 275)이 배치될 수 있다. 적어도 일부의 도전성 라인(275)는 비아(V1)를 통해 제2 컨택(250)과 연결될 수 있다. 비아(V1)를 통해 제2 컨택(250)과 연결되는 도전성 라인(275)에 인가되는 전기 신호는 게이트 전극(230)으로 전달될 수 있으며, 상기 전기 신호에 의해 복수의 나노 와이어(211-214)에 전하 전달 경로가 생성될 수 있다.
도 8은 도 5에 도시한 반도체 장치의 B 영역을 나타낸 사시도이다. 도 8에서 반도체 장치(200)의 B 영역에 포함되는 구성 요소 중 일부 요소, 예를 들어 반도체 기판(201)과 절연층들(202-205)은 생략될 수 있다.
도 8을 참조하면, 복수의 나노 와이어(211-214) 중 일부가 서로 연결되어 소스/드레인 영역(220)으로 제공될 수 있으며, 소스/드레인 영역(220) 중 일부가 파워 라인(PL1, PL2)과 연결될 수 있다. 파워 라인(PL1, PL2)과 반도체 기판(201) 사이에는 일부의 제1 절연층(202a)이 배치될 수 있다. 소스/드레인 영역(220) 상에는 도전층(225) 및 제1 컨택(240)이 배치될 수 있으며, 게이트 전극(230) 상에는 제2 컨택(250)이 배치될 수 있다.
전원 라인(PL1, PL2)은 비아(DV1, DV2)를 통해 외부에서 공급되는 전원 전압 VDD 및 접지 전원 전압 VSS를 소스/드레인 영역(220)에 공급할 수 있다. 전원 라인(PL1, PL2)과 연결되는 비아(DV1, DV2)는 제2 레이어(L2)와 제3 레이어(L3) 중 적어도 하나 및 제1 레이어(L1)의 일부를 관통하는 딥 비아(DEEP VIA)일 수 있다. 따라서, 비아(DV1, DV2)는 깊이 방향(z축 방향)을 따라 전원 라인(PL1, PL2)에 가까워질수록 그 단면적이 점점 좁아지는 테이퍼 형상을 가질 수 있다.
비아(DV1, DV2)가 제2, 제3 레이어(L2, L3) 및 제1 레이어(L1)의 일부를 모두 관통하여 전원 라인(PL1, PL2)과 연결되는 경우, 비아(DV1, DV2)와 전원 라인(PL1, PL2) 사이의 저항 및 비아(DV1, DV2)의 테이퍼 형상을 고려하여 비아(DV1, DV2)의 상면이 상대적으로 큰 면적을 가져야 할 수 있다. 따라서, 도 6에 도시한 바와 같이 전원 라인(PL1, PL2)에 컨택되는 비아(DV1, DV2)를 제3 절연층(204)의 상면까지만 연장되도록 형성하고, 그 위에 도전성 라인(265)을 형성할 수 있다. 도전성 라인(265) 상에 제4 절연층(205)을 관통하는 별도의 비아(V1)를 형성함으로써, 전원 라인(PL1, PL2)을 제1 레이어(L1)에 배치하여 발생할 수 있는 비아(DV1, DV2) 상면 면적의 증가를 방지할 수 있다.
도 5 내지 도 8에 도시한 실시예에서, 전원 라인(PL1, PL2)은 반도체 기판(201)과 복수의 도전성 라인(260, 265, 270, 275) 사이에, 즉, 제1 레이어(L1) 내에 배치될 수 있다. 따라서 전원 라인(PL1, PL2)과 복수의 도전성 라인(260, 265, 270, 275)이 서로 다른 레이어에 배치되므로, 전원 라인(PL1, PL2)과 복수의 도전성 라인(260, 265, 270, 275)의 간섭이 가능성이 제거되어 복수의 도전성 라인(260, 265, 270, 275)을 자유롭게 설계할 수 있다. 또한, 단위 셀 영역(UC)의 제1 방향(x축 방향)의 길이를 축소하여 소자의 집적도를 높일 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 반도체 장치(300)는, 반도체 기판(301), 반도체 기판(301) 상에 형성되는 활성 영역(310)과 복수의 게이트 전극(330) 등을 포함할 수 있다. 활성 영역(310)은 복수의 핀 구조물(311-314)를 포함할 수 있으며, 복수의 핀 구조물(311-314) 중 적어도 일부는 서로 연결되어 소스/드레인 영역(220)으로 제공될 수 있다. 소스/드레인 영역(220)과 게이트 전극(230)은 반도체 소자, 예를 들어 전계 효과 트랜지스터를 제공할 수 있다. 한편, 복수의 핀 구조물(311-314)에 인접하여 하나 이상의 더미 핀(Dummy Fin, DF)이 마련될 수 있다. 더미 핀(DF)은 복수의 핀 구조물(311-314)을 형성하는 패터닝 공정에서 핀 구조물(311-314) 사이의 간격을 일정하게 유지하기 위해 형성될 수 있다.
복수의 핀 구조물(311-314)은 제1 방향(x축 방향)으로 연장될 수 있으며, 게이트 전극(330)은 제1 방향과 다른 제2 방향(y축 방향)으로 연장되어 복수의 핀 구조물(311-314)과 교차할 수 있다. 일부의 핀 구조물(311, 312)는 서로 연결되어 PMOSFET의 소스/드레인 영역(320)으로 제공될 수 있으며, 나머지 핀 구조물(313, 314)는 서로 연결되어 NMOSFET의 소스/드레인 영역(320)으로 제공될 수 있다. 복수의 핀 구조물(311-314)이 PMOSFET 및 NMOSFET 중에서 어떤 소자의 소스/드레인 영역(320)으로 제공되는지 여부는 반도체 장치(300)의 레이아웃에 따라 변경될 수도 있다.
소스/드레인 영역(320)과 게이트 전극(330) 상에는 각각 제1, 제2 컨택(340, 350)이 배치될 수 있다. 제1, 제2 컨택(340, 350)은 비아를 통해 복수의 도전성 라인과 연결되어 외부로부터 전기 신호를 입력받을 수 있다. 예를 들어, 도 9에 도시한 실시예에 따른 반도체 장치(300)가 SRAM 회로를 포함하는 경우, 소스/드레인 영역(320)에 배치되는 제1 컨택(340)은 워드 라인(Word Line)과, 게이트 전극(330) 상에 배치되는 제2 컨택(350)은 비트 라인(Bit Line)과 연결될 수 있다.
반도체 장치(300)의 레이아웃에서, 단위 셀 영역(UC)의 상하 경계에 인접하여 전원 라인(PL1, PL2)이 마련될 수 있다. 전원 라인(PL1, PL2)은 비아(DV1, DV2)를 통해 도전성 라인과 연결될 수 있으며, 전원 전압 VDD 또는 접지 전원 전압 VSS를 소스/드레인 영역(320)에 공급할 수 있다. 본 발명의 실시예에서, 전원 라인(PL1, PL2)은 전원 전압 VDD 또는 접지 전원 전압 VSS를 공급하는 도전성 라인과 반도체 기판(301)의 사이에 배치될 수 있다. 예를 들어, 전원 라인(PL1, PL2)은 소스/드레인 영역(320)에 연결된 제1 컨택(340)과 같은 층에 배치되어 제1 컨택(340)과 연결될 수 있다.
도 10은 도 9에 도시한 반도체 장치의 Ⅴ-Ⅴ` 방향의 단면을 도시한 도이다.
도 10을 참조하면, 본 실시예에 따른 반도체 장치(300)는 순차적으로 적층되는 제1 내지 제3 레이어(L1-L3)을 포함할 수 있다. 제1 레이어(L1)는 반도체 기판(301), 반도체 기판(301)에 형성되는 복수의 핀 구조물(311-314), 복수의 핀 구조물(311-314) 중 적어도 일부를 서로 연결하는 소스/드레인 영역(320) 및 도전층(325) 등을 포함할 수 있다.
복수의 핀 구조물(311-314)은 반도체 기판(301)의 상면으로부터 반도체 기판(301)의 일부 영역이 선택적으로 제거되어 형성될 수 있다. 이때, 복수의 핀 구조물(311-314) 사이의 간격을 일정하게 유지하기 위하여 복수의 핀 구조물(311-314)에 인접하여 하나 이상의 더미 핀(DF)이 마련될 수 있다. 더미 핀(DF)은 복수의 핀 구조물(311-314)과 달리 불순물을 포함하지 않을 수 있으며, 반도체 소자의 소스/드레인 영역(320)으로 제공되지 않을 수 있다.
복수의 핀 구조물(311-314) 중 일부는 서로 연결되어 소스/드레인 영역(320)을 형성할 수 있다. 도 10에 도시한 실시예에서, 각 소스/드레인(320) 영역은 2개의 핀 구조물(311-314)을 포함하는 것으로 도시하였으나, 이와 달리 3개 이상의 핀 구조물(311-314)이 하나의 소스/드레인 영역(320)을 제공할 수도 있다. 복수의 핀 구조물(311-314) 상에는 고유전율 물질을 포함하는 게이트 절연막(335)이 배치되며, 복수의 핀 구조물(311-314)과 소스/드레인(320) 영역 사이의 공간에는 제1 절연층(302)이 마련될 수 있다. 제1 절연층(302)은 산화물 또는 질화물 등을 포함할 수 있다.
제2 레이어(L2)는 제2 절연층(303)과 제1 컨택(340) 및 전원 라인(PL1, PL2)을 포함할 수 있다. 제1 컨택(340)은 도전층(325) 상에 배치되어 소스/드레인 영역(320)과 전기적으로 연결될 수 있다. 전원 라인(PL1, PL2)은, 제2 레이어(L2) 내에서 제2 방향(y축 방향)으로 단위 셀 영역(UC)의 경계에 인접하도록 배치되어 제1 컨택(340)과 연결될 수 있다.
한편, 제3 레이어(L3)는 제3 및 제4 절연층(304, 305)과, 복수의 도전성 라인(360, 370) 등을 포함할 수 있다. 복수의 도전성 라인(360, 370)은 비아(V0, DP)를 통해 제1 컨택(340) 또는 전원 라인(PL1, PL2)과 전기적으로 연결될 수 있다. 이때, 일부의 도전성 라인(370)과 전원 라인(PL1, PL2)을 연결하는 비아(DP)는 제3 레이어(L3) 전체를 관통하는 비아로서 딥 비아(DEEP VIA)로 구현될 수 있으며, 전원 라인(PL1, PL2)에 가까워질수록 단면적이 좁아지는 테이퍼(TAPER) 형상을 가질 수 있다.
도 10에 도시한 실시예에서, 전원 라인(PL1, PL2)은 제2 레이어(L2)에, 즉, 반도체 기판(301)과 복수의 도전성 라인(360, 370) 사이에 배치될 수 있다. 따라서, 전원 라인(PL1, PL2)과 도전성 라인(360, 370) 사이의 간섭이 일어나지 않으므로, 복수의 도전성 라인(360, 370)의 배치 자유도가 증가하여 단위 셀 면적(UC)의 제2 방향(y축 방향)의 길이를 줄이고, 그로부터 소자 집적도를 높일 수 있다.
도 11은 도 9에 도시한 반도체 장치의 Ⅵ-Ⅵ` 방향의 단면을 도시한 도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 반도체 장치(300)는 제1 내지 제3 레이어(L1-L3)를 포함할 수 있다. 제1 레이어(L1)는 도 10을 참조하여 설명한 바와 같이 복수의 핀 구조물(311-314), 소스/드레인 영역(320), 도전층(325)를 포함할 수 있으며, 그 외에 게이트 전극(330)을 더 포함할 수 있다. 게이트 전극(330)은 금속, 도전성을 갖는 금속 산화물 또는 폴리 실리콘 등을 포함할 수 있으며, 게이트 전극(330)과 복수의 핀 구조물(311-314) 사이에는 게이트 절연막(325)이 마련될 수 있다. 게이트 전극(330)은 PMOSFET을 형성하기 위한 영역과 NMOSFET를 형성하기 위한 영역에서 서로 분리되어 배치될 수 있다.
제2 레이어(L2)는 게이트 전극(330)과 연결되는 제2 컨택(350) 및 제2 절연층(303)을 포함할 수 있다. 제2 컨택(350)은 게이트 전극(330)에 대응하여 PMOSFET 및 NMOSFET 영역에 각각 마련될 수 있다.
제3 레이어(L3)는 제2 레이어(L2) 상에 배치되며 제3 및 제4 절연층(304, 305)과 복수의 도전성 라인(375) 등을 포함할 수 있다. 복수의 도전성 라인(375)은 비아(V1)를 통해 제2 컨택(350)과 연결될 수 있으며, 게이트 전극(330)에 전기 신호를 인가하는 워드 라인(Word Line)으로 제공될 수 있다.
도 12는 도 9에 도시한 반도체 장치의 C 영역을 나타낸 사시도이다.
도 12를 참조하면, 반도체 기판(301)에 복수의 핀 구조물(311-314)이 마련될 수 있다. 복수의 핀 구조물(311-314)에 인접하여 하나 이상의 더미 핀(DF)이 마련될 수 있으며, 더미 핀(DF)은 복수의 핀 구조물(311-314)을 형성하기 위한 공정에서 복수의 핀 구조물(311-314) 사이의 간격을 일정하게 하기 위해 마련될 수 있다. 복수의 핀 구조물(311-314) 상에는 고유전율 물질로 게이트 절연막(335)이 마련될 수 있다.
복수의 핀 구조물(311-314)은 제1 방향(x축 방향)으로 연장될 수 있으며, 제2 방향(y축 방향)으로 연장되는 게이트 전극(330)과 교차할 수 있다. 게이트 전극(330)은 단위 셀 영역(UC)에서 PMOSFET을 형성하기 위한 영역과 NMOSFET을 형성하기 위한 영역으로 분리되어 배치될 수 있다.
복수의 핀 구조물(311-314) 상에는 소스/드레인 영역(320)과 도전층(325) 및 제1 컨택(340)이 순차적으로 적층될 수 있다. 제1 컨택(340)은 제2 방향을 따라 소정 길이만큼 연장되어 전원 라인(PL1, PL2)과 연결될 수 있다. 전원 라인(PL1, PL2)은 제1 방향으로 연장될 수 있으며, 비아(DV1, DV2)를 통해 복수의 도전성 라인(370)과 연결될 수 있다.
도 9 내지 도 12에 도시한 실시예에서, 전원 라인(PL1, PL2)은 반도체 기판(301)과 복수의 도전성 라인(360, 370) 사이에, 즉, 제1 레이어(L1) 내에 배치될 수 있다. 따라서 전원 라인(PL1, PL2)과 복수의 도전성 라인(360, 370)이 서로 다른 레이어에 배치되므로, 전원 라인(PL1, PL2)과 복수의 도전성 라인(360, 370)의 간섭이 가능성이 제거되어 복수의 도전성 라인(360, 370) 설계의 자유도를 개선할 수 있다. 또한, 단위 셀 영역(UC)의 제1 방향(x축 방향)의 길이를 축소하여 소자의 집적도를 높일 수 있다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 데에 제공되는 도이다. 도 13 내지 도 18을 참조하여 설명하는 반도체 장치의 제조 방법은, 도 1 내지 도 4에 도시한 반도체 장치(100)에 적용되는 제조 방법일 수 있다.
우선 도 13a를 참조하면, 반도체 기판(101) 상에 복수의 나노 와이어(111-114)를 포함하는 활성 영역(110)과, 소스/드레인 영역(120) 및 게이트 전극(130)이 형성될 수 있다. 복수의 나노 와이어(111-114)는 제1 방향(x축 방향)으로 연장될 수 있으며, 소스/드레인 영역(120)에서 복수의 나노 와이어(111-114) 중 일부가 하나의 영역으로 연결될 수 있다. 게이트 전극(130)은 제1 방향과 교차하는 제2 방향(y축 방향)을 따라 연장될 수 있다. 한편, 반도체 기판(101) 상에는 단위 셀 영역(UC)이 정의될 수 있으며, 단위 셀 영역(UC)은 반도체 장치(100)로 구현하고자 하는 회로에 따라 다양하게 변형될 수 있다.
도 13b와 13c는 각각 도 13a에서 Ⅰ-Ⅰ` 방향의 단면도와 Ⅱ-Ⅱ` 방향의 단면도를 나타낸 것일 수 있다. 우선 도 13b를 참조하면, 반도체 기판(101) 상에 소스/드레인 영역(120)이 형성되며, 소스/드레인 영역(120) 주변은 제1 절연층(102)으로 둘러싸일 수 있다. 다음으로 도 13c를 참조하면, 게이트 전극(130)이 복수의 나노 와이어(111-114)와 교차하도록 형성되며, 복수의 나노 와이어(111-114)와 게이트 전극(130) 사이 및 게이트 전극(130)과 반도체 기판(101) 사이에는 게이트 절연막(135, 135a)이 마련될 수 있다. 게이트 절연막(135, 135a)은 고유전율 물질, 예를 들어 실리콘 산화막보다 높은 유전 상수를 갖는 물질을 포함할 수 있다.
반도체 기판(101) 상의 PMOSFET 및 NMOSFET 영역 각각에 마련되는 게이트 전극(130)은 반도체 장치(100)를 통해 구현하고자 하는 회로에 따라 도 13c에 도시한 바와 같이 연결될 수 있다. 예를 들어, 인버터 회로를 구현하고자 하는 경우, PMOSFET과 NMOSFET의 게이트 전극(130)이 서로 연결되어야 하므로, 도 13c에 도시한 바와 같이 게이트 전극(130)을 형성할 수 있다.
다음으로 도 14a 내지 도 14c를 참조하면, 소스/드레인 영역(120) 상에 도전층(125)을 형성할 수 있다. 도전층(125)의 상면은 게이트 전극(130)의 상면과 반도체 기판(101)으로부터 동일한 높이에 형성될 수 있다. 즉, 도전층(125)의 상면은 게이트 전극(130)의 상면과 공면(co-planar)을 형성할 수 있으며, 도전층(125)에 의해 게이트 전극(130)의 상면과 소스/드레인 영역(120)의 상면에 존재하는 단차가 사라질 수 있다. 도전층(125)의 주변 영역은 제1 절연층(102)에 의해 채워질 수 있다.
도 15a를 참조하면, 소스/드레인 영역(120) 및 게이트 전극(130) 상에 각각 제1 컨택(140) 및 제2 컨택(150)이 형성될 수 있다. 일 실시예에서, 제1 컨택(140)은 소스/드레인 영역(120) 상의 도전층(125) 상면 위에 형성될 수 있다. 도 15b 및 도 15c에 도시한 바와 같이, 제1 컨택(140)과 제2 컨택(150)은 제2 레이어(L2)에 포함되는 것으로 정의될 수 있다. 제2 레이어(L2)는 제1 및 제2 컨택(140, 150) 외에 전원 라인(PL1, PL2)을 더 포함할 수 있다.
도 15a 및 도 15b에 도시된 바와 같이, 전원 라인(PL1, PL2)은 제1 방향(x축 방향)으로 연장될 수 있으며, 제2 방향(y축 방향)을 따라 다른 제1 컨택(140)보다 상대적으로 길게 연장되는 일부의 제1 컨택(140)과 연결될 수 있다. 도 15c를 참조하면, 제2 레이어(L2)에 포함되는 제2 절연층(103)에 의해 전원 라인(PL1, PL2)은 제2 컨택(150)과 전기적으로 분리될 수 있다.
다음으로 도 16a를 참조하면, 복수의 제1 도전성 라인(160)이 형성될 수 있다. 도 16a에서 I-I` 및 Ⅱ-Ⅱ` 방향의 단면을 도시한 도 16b 및 도 16c를 참조하면, 복수의 제1 도전성 라인(160)은 제2 레이어(L2) 상에 배치될 수 있으며, 금속, 금속 실리사이드 등을 포함할 수 있다. 복수의 제1 도전성 라인(160)은 제3 절연층(104)을 사이에 두고 제1 컨택(140) 상에 배치될 수 있으며, 제1 비아(V0)에 의해 제1 컨택(140)과 전기적으로 연결될 수 있다. 복수의 제1 도전성 라인(160)은 제1 컨택(140) 및 소스/드레인 영역과 마찬가지로 제2 방향(y축 방향)을 따라 연장될 수 있으나, 이와 달리 제1 방향(x축 방향) 등 다른 방향을 따라 연장될 수도 있다.
도 17a 내지 도 17c를 참조하면, 복수의 제1 도전성 라인(160) 상에 복수의 제2 도전성 라인(170)이 형성될 수 있다. 복수의 제2 도전성 라인(170)은 제4 절연층(105)에 의해 복수의 제1 도전성 라인(160)과 전기적으로 분리될 수 있으며, 전원 라인(PL1, PL2) 상에 배치되거나, 또는 게이트 전극(130) 상에 배치될 수 있다. 게이트 전극(130) 상에 배치되는 제2 도전성 라인(175)은 제2 비아(V1)를 통해 제2 컨택(150)과 전기적으로 연결될 수 있다. 따라서, 제2 도전성 라인(175)을 통해 게이트 전극(130)에 전기 신호가 입력될 수 있다.
도 18a 내지 도 18c를 참조하면, 전원 라인(PL1, PL2) 상에 배치되는 제2 도전성 라인(170)에 딥 비아(DV1, DV2)가 형성되어 제2 도전성 라인(170)과 전원 라인(PL1, PL2)이 서로 전기적으로 연결될 수 있다. 도 18b에 도시한 실시예에서, 딥 비아(DV1, DV2)는 제1 컨택(140)과 전원 라인(PL1, PL2)이 연결되는 영역에 인접하여 형성되는 것을 가정하였으나, 반드시 이와 같은 형태로 한정되지는 않는다.
딥 비아(DV1, DV2)는 도 18b에 도시한 바와 같이 제3 레이어(L3)에서 제3 및 제4 절연층(104, 105)을 관통하여 제2 레이어(L2)에 배치된 전원 라인(PL1, PL2)과 연결될 수 있다. 딥 비아(DV1, DV2)는 구리(Cu)를 포함할 수 있으며, 예를 들어 듀얼 다마신(Dual Damascene) 공정에 의해 제2 도전성 라인(170)과 함께 형성될 수 있다. 일 실시예에서, 제3 레이어(L3)에 포함되는 제3 및 제4 절연층(104, 105)을 식각하여 딥 비아(DV1, DV2)를 형성하기 위한 수직 방향의 홀(hole)을 형성하고, 구리(Cu)를 채워넣어 도금 공정을 진행할 수 있다. 이때, 구리(Cu)가 제4 절연층(105)의 표면에서 제2 도전성 라인(170)을 형성할 수 있으며, 이후, 구리 표면을 CMP 공정 등으로 연마하여 평탄화함으로써 딥 비아(DV1, DV2)와 제2 도전성 라인(170)을 함께 형성할 수 있다.
도 19 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 데에 제공되는 도이다. 도 19 내지 도 24를 참조하여 설명하는 반도체 장치의 제조 방법은, 도 5 내지 도 8에 도시한 실시예에 따른 반도체 장치(200)에 적용되는 제조 방법일 수 있다.
우선 도 19a를 참조하면, 복수의 나노 와이어(211-214)를 갖는 활성 영역(210), 복수의 나노 와이어(211-214) 중 일부가 서로 연결되어 마련되는 소스/드레인 영역(220), 및 게이트 전극(230) 등이 반도체 기판(201) 상에 형성될 수 있다. 복수의 나노 와이어(211-214)는 반도체 기판(201)의 상면으로부터 수직하는 방향(z축 방향)으로 일정 거리만큼 이격되어 배치될 수 있으며, 따라서, 본 발명의 실시예에 따른 반도체 장치(200)는 입체적인 구조의 반도체 소자, 예를 들어 트랜지스터를 포함할 수 있다.
도 19b 및 도 19c를 참조하면, 반도체 기판(201) 상에 소스/드레인 영역(220) 및 게이트 전극(230)이 형성될 수 있다. 게이트 전극(230)은 제2 방향(y축 방향)을 따라 연장될 수 있으며, 제1 방향(x축 방향)을 따라 연장되는 복수의 나노 와이어(211-214)와 교차할 수 있다. 게이트 전극(230)과 교차하는 복수의 나노 와이어(211-214)는 반도체 소자, 예를 들어 트랜지스터의 동작을 위한 채널 영역으로 제공될 수 있다. 따라서, 채널 영역이 형성되도록 하기 위해, 게이트 전극(230)과 복수의 나노 와이어(211-214) 사이 및 게이트 전극(230)과 반도체 기판(201) 사이에는 게이트 절연막(235, 235a)이 형성될 수 있다. 게이트 전극(230)과 소스/드레인 영역(220)의 주변에는 제1 절연층(202)이 마련될 수 있다.
다음으로 도 20a 내지 도 20c를 참조하면, 전원 라인(PL1, PL2)이 형성될 수 있다. 본 발명의 실시예에서, 전원 라인(PL1, PL2)을 형성하기 위해, 제1 절연층(202)의 적어도 일부를 제거하고, 제1 절연층(202)이 제거된 영역 내에 금속, 또는 금속 화합물 등을 배치할 수 있다. 전원 라인(PL1, PL2)은 단위 셀 영역(UC)의 경계에 인접한 영역에 배치될 수 있으며, 복수의 나노 와이어(211-214)와 마찬가지로 제1 방향(x축 방향)을 따라 연장될 수 있다.
도 20b 및 도 20c를 참조하면, 전원 라인(PL1, PL2)은 소스/드레인 영역(220)과는 연결되고, 반도체 기판(201) 및 게이트 전극(230)과는 제1 절연층(202)에 의해 전기적으로 분리될 수 있다. 즉, 전원 라인(PL1, PL2)을 통해 공급되는 전원 전압 VDD 또는 접지 전원 전압 VSS는 소스/드레인 영역(220)에 전달될 수 있다. 전원 라인(PL1, PL2)을 형성한 후 그 위에 제1 절연층(202)을 추가로 형성하여 전원 라인(PL1, PL2)의 상면 위에 제1 절연층(202)이 배치될 수도 있다.
도 21a 내지 도 21c를 참조하면, 소스/드레인 영역(220) 상에 도전층(225)이 형성될 수 있다. 도전층(225)은, 소스/드레인 영역(220) 상에서 제1 절연층(202)의 일부를 제거한 후, 제1 절연층(202)이 제거된 영역 내에 금속, 또는 금속 실리사이드 등을 채워넣음으로써 형성될 수 있다. 금속 또는 금속 실리사이드를 채워넣은 후, CMP 등의 연마 공정을 진행하여 제1 절연층(202), 도전층(225), 및 게이트 전극(230)의 일부 영역을 제거함으로써, 제1 절연층(202)과 도전층(225) 및 게이트 전극(230)의 상면이 공면(co-planar)을 형성할 수 있다.
다음으로 도 22a를 참조하면, 제1 및 제2 컨택(240, 250)이 소스/드레인 영역(220)과 게이트 전극(230) 상에 형성될 수 있다. 일 실시예에서, 제1 컨택(240)은 도전층(225)의 상면 위에 배치될 수 있고, 제2 컨택(250)은 게이트 전극(230)의 상면 위에 배치될 수 있다. 도 22b 및 도 22c를 참조하면, 제1 및 제2 컨택(240, 250)은 서로 동일한 두께를 가질 수 있으며, 제1 및 제2 컨택(240, 250) 사이의 공간에는 제2 절연층(203)이 형성될 수 있다. 제1, 제2 컨택(240, 250)과 제2 절연층(203)은 제2 레이어(L2)로 정의될 수 있다.
도 23a 내지 도 23c를 참조하면, 복수의 제1 도전성 라인(260, 263, 265)이 제3 절연층(204) 상에 형성될 수 있다. 제3 절연층(204)은 산화물 또는 질화물을 포함할 수 있으며, 제3 절연층(204)을 제2 레이어(L2) 상면 위에 형성하고, 그 위에 복수의 제1 도전성 라인(260, 265)을 형성할 수 있다. 일부의 제1 도전성 라인(260)은 제1 컨택(240)을 통해 소스/드레인 영역(220)과 전기적으로 연결될 수 있으며, 다른 제1 도전성 라인(265)은 제2 컨택(250)을 통해 게이트 전극(230)과 전기적으로 연결될 수 있다. 제3 절연층(204) 내에는 복수의 제1 도전성 라인(260)을 제1 및 제2 컨택(240) 중 적어도 하나와 연결하기 위한 제1 비아(V0)가 형성될 수 있다. 한편, 전원 라인(PL1, PL2)은 딥 비아(DV1, DV2)를 통해 일부의 제1 도전성 라인(263)과 연결될 수 있다. 전원 라인(PL1, PL2)과 연결되는 제1 도전성 라인(263)은 패드 형상을 가질 수 있다.
다음으로 도 24a 내지 도 24c를 참조하면, 제4 절연층(205) 상에 복수의 제2 도전성 라인(270)이 형성될 수 있다. 복수의 제2 도전성 라인(270)은 전원 라인(PL1, PL2) 상에 배치될 수 있으며, 전원 라인(PL1, PL2)과 마찬가지로 제1 방향(x축 방향)을 따라 연장될 수 있다. 복수의 제2 도전성 라인(270)을 통해 전원 라인(PL1, PL2)에 전원 전압 VDD 또는 접지 전원 전압 VSS를 공급하기 위해, 제2 도전성 라인(270)과 일부의 제1 도전성 라인(263) 사이에 제2 비아(V1)가 형성될 수 있다.
도 24b 및 도 24c를 참조하면, 딥 비아(DV1, DV2)는 패드 형상을 갖는 일부의 제1 도전성 라인(263)과 제2 비아(V1)를 통해 각 전원 라인(PL1, PL2)을 서로 다른 제2 도전성 라인(270)에 연결할 수 있으며, 제2 및 제3 절연층(203, 204)을 관통할 수 있다. 딥 비아(DV1, DV2)는 제1 비아(V0)에 비해 상대적으로 길게 형성되므로, 길이 방향(z축 방향)을 따라 그 단면의 너비가 점점 좁아지는 테이퍼(taper) 형상을 가질 수 있다. 한편, 다른 실시예에서는, 패드 형상을 갖는 일부의 제1 도전성 라인(263) 및 제2 비아(V1) 없이 제2 도전성 라인(270)이 딥 비아(DV1, DV2)를 통해 전원 라인(PL1, PL2)과 바로 연결될 수도 있다.
도 13 내지 도 18을 참조하여 설명한 제조 방법에 따라 제조되는 반도체 장치(100)에서는, 전원 라인(PL1, PL2)이 제1 및 제2 컨택(140, 150)과 함께 제2 레이어(L2) 내에 배치될 수 있다. 한편, 도 19 내지 도 24를 참조하여 설명한 제조 방법에 의해 제조되는 반도체 장치(200)에서는, 전원 라인(PL1, PL2)이 반도체 기판(201) 상에 마련되어 소스/드레인 영역(220)과 직접 연결될 수 있다. 즉, 본 발명의 실시예에서는, 전원 라인(PL1, PL2)이 반도체 기판(101, 201)과 복수의 도전성 라인(160, 170, 175, 260, 265, 270) 사이에 형성되므로, 전원 라인(PL1, PL2)과 복수의 도전성 라인(160, 170, 175, 260, 265, 270) 간의 간섭을 없앨 수 있다. 따라서, 복수의 도전성 라인(160, 170, 175, 260, 265, 270)의 설계 자유도를 높이는 한편, 단위 셀 영역(UC)의 높이를 줄일 수 있어 소자의 집적도를 개선할 수 있다.
도 25는 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있는 인버터의 회로도이다. 구체적으로, 도 25에 도시된 인버터는 CMOS(Complementary Metal-Oxide-Semiconductor) 인버터이다.
도 25를 참조하면, CMOS 인버터는 PMOS(P-type Metal-Oxide-Semiconductor) 전계 효과 트랜지스터(P1)와 NMOS(N-type Metal-Oxide-Semiconductor) 전계 효과 트랜지스터(N1)로 구성될 수 있다. PMOS 및 NMOS 전계 효과 트랜지스터들은 전원 전압 라인(Vdd)과 접지 전압 라인(Vss) 사이에 직렬로 연결되며, PMOS 및 NMOS 전계 효과 트랜지스터의 게이트들에는 입력 신호가 공통으로 입력될 수 있다. 그리고, PMOS 및 NMOS 전계 효과 트랜지스터의 드레인들에서 출력 신호가 공통으로 출력될 수 있다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력할 수 있다. 다시 말해, 인버터의 입력 신호로 '하이(high)' 논리값이 입력될 때, 출력 신호로서 '로우(low)' 논리값이 출력되며, 인버터의 입력 신호로 '로우(low)' 논리값이 입력될 때, 출력 신호로서 '하이(high)' 논리값이 출력될 수 있다. 상기 트랜지스터와 전압 라인(Vdd) 및 접지 전압 라인(Vss)의 연결 방법은, 상술한 것과 같은 본 발명의 다양한 실시예에 따라 이루어질 수 있다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있는 낸드게이트 (NAND gate) 셀의 회로도이다.
도 26을 참조하면, 낸드(NAND) 게이트 셀은 두 개의 입력 신호(M, N)를 받아서 낸드(NAND) 연산을 수행한 신호를 출력하도록 구성될 수 있다. 입력신호(M)가 '로우' 논리 값을 가질 때, 출력단자(Q)로 '하이' 논리값을 전달하는 PMOS 전계 효과 트랜지스터(TP1)와, 상기 입력신호(M) 및 (N)가 모두 '하이' 논리값을 가질 때, 각각 턴온(turn-on)되어 상기 출력단자(Q)로 '로우' 논리값을 전달하는 NMOS 전계 효과 트랜지스터(TN1 및 TN2)와, 상기 입력신호(N)가 '로우' 논리값을 가질 때 상기 출력 단자(Q)로 '하이' 논리값을 전달하는 PMOS 트랜지스터(TP2)로 구성될 수 있다.
상기 구성에 의한 낸드(NAND) 게이트의 동작은, 입력신호(M와 N)가 모두 '하이' 논리값이면, 상기 PMOS 전계 효과 트랜지스터(TP1 및 TP2)는 턴오프(turn-off)되고, 상기 NMOS 전계 효과 트랜지스터(TN1 및 TN2)는 턴온(turn-on)되어 상기 출력단자(Q)에는 '로우' 논리값이 출력된다. 그리고, 상기 입력신호(M와 N)가 모두 '로우' 논리값이면, 상기 PMOS 전계 효과 트랜지스터(TP1 및 TP2)는 턴온(turn-on)되고, 상기 NMOS 전계 효과 트랜지스터(TN1 및 TN2)는 턴오프(turn-off)되어 상기 출력단자(Q)에는 '하이' 논리값이 출력된다. 상기 트랜지스터와 전압 라인(Vdd) 및 접지 전압 라인(Vss)의 연결 방법은, 상술한 것과 같은 본 발명의 다양한 실시예에 따라 이루어질 수 있다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있는 에스램(SRAM) 셀의 회로도이다.
도 27을 참조하면, SRAM 셀은 제1 및 제2 풀다운 트랜지스터(TN1, TN2), 제1 및 제2 풀업 트랜지스터(TP1, TP2) 및 제1 및 제2 패스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 풀다운 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 풀업 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
NMOS 전계 효과 트랜지스터로 이루어진 제1 풀다운 트랜지스터(TN1)와 PMOS 전계 효과 트랜지스터로 이루어진 제1 풀업 트랜지스터(TP1)가 직렬로 연결되어 제1 인버터를 구성하며, NMOS 전계 효과 트랜지스터로 이루어진 제2 풀다운 트랜지스터(TN2)와 PMOS 전계 효과 트랜지스터로 이루어진 제2 풀업 트랜지스터(TP2)가 직렬로 연결되어 제2 인버터를 구성할 수 있다. 제1 인버터의 출력단은 제1 패스 트랜지스터(TN3)의 소스에 연결되고, 제2 인버터의 출력단은 제2 패스 트랜지스터(TN4)의 소스에 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 패스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다. 제1 및 제2 패스 트랜지스터(TN3, TN4)의 게이트는 워드 라인(WL)과 연결될 수 있다. 상기 트랜지스터와 전압 라인(Vdd) 및 접지 전압 라인(Vss)의 연결 방법은, 상술한 것과 같은 본 발명의 다양한 실시예에 따라 이루어질 수 있다.
도 28은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 28을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다. 컨트롤러(1010) 또는 메모리(1020-1, 1020-2, 1020-3)는, 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다. 도 27에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 29는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 29를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다. 메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다. 프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 30은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 보여주는 블록도이다.
도 30을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다. 제어기(3100) 또는 메모리(3300) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 반도체 장치
101, 201, 301: 반도체 기판
110, 210, 310: 활성 영역
120, 220, 320: 소스/드레인 영역
130, 230, 330: 게이트 전극
140, 240, 340: 제1 컨택
150, 250, 350: 제2 컨택
PL1, PL2: 전원 라인
DV1, DV2: 딥 비아(DEEP VIA)

Claims (10)

  1. 반도체 기판 상에서 제1 방향을 따라 연장되며, 채널 영역들 및 상기 채널 영역들에 인접하는 소스/드레인 영역들을 포함하는 복수의 활성 영역들;
    상기 제1 방향과 다른 제2 방향을 따라 연장되어 상기 채널 영역들과 교차하는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 및 상기 소스/드레인 영역들 중 적어도 하나에 연결되는 복수의 컨택들; 및
    소정의 전원 전압을 공급하며, 상기 복수의 컨택들과 같은 레이어에 배치되는 전원 라인들; 을 포함하며,
    상기 복수의 컨택들이 배치되는 레이어에서, 상기 전원 라인은 상기 복수의 컨택들 중 적어도 하나와 상기 반도체 기판의 상면에 평행한 방향으로 연결되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 컨택들의 상부에 배치되는 복수의 도전성 라인들; 을 더 포함하며,
    상기 복수의 도전성 라인들은, 상기 복수의 컨택들 상부에 배치되는 제1 도전성 라인들, 및 상기 제1 도전성 라인들 상부에 배치되는 제2 도전성 라인들을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 도전성 라인들 및 상기 제2 도전성 라인들 중 적어도 하나는 상기 전원 라인과 딥 비아(Deep Via)를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 도전성 라인들은 상기 제2 방향을 따라 연장되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 전원 라인들은 상기 제1 방향을 따라 연장되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 활성 영역은 복수의 나노 와이어들 또는 복수의 핀 구조체들을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에서 제1 방향을 따라 연장되며, 채널 영역들 및 상기 채널 영역들에 인접하는 소스/드레인 영역들을 포함하는 복수의 활성 영역들;
    상기 제1 방향과 다른 제2 방향을 따라 연장되어 상기 채널 영역들과 교차하는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 및 상기 소스/드레인 영역들 중 적어도 하나에 연결되는 복수의 컨택들; 및
    소정의 전원 전압을 공급하며, 상기 소스/드레인 영역들과 같은 레이어에 배치되는 전원 라인들; 을 포함하며,
    상기 전원 라인은 상기 소스/드레인 영역들 중 적어도 하나와 상기 반도체 기판의 상면에 평행한 방향으로 연결되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 컨택들 상부에 배치되는 복수의 도전성 라인들; 을 더 포함하고,
    상기 복수의 도전성 라인들은, 상기 복수의 컨택들 상부에 배치되는 제1 도전성 라인들, 및 상기 제1 도전성 라인들 상부에 배치되는 제2 도전성 라인들을 포함하며,
    상기 제1 도전성 라인들 및 상기 제2 도전성 라인들 중 적어도 하나는 상기 전원 라인들 중 적어도 하나와 비아를 통해 연결되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 비아의 상면은 상기 제1 도전성 라인들 및 상기 제2 도전성 라인들 중 적어도 하나의 하면과 접촉하고, 상기 비아의 하면은 상기 전원 라인들 중 적어도 하나의 상면과 접촉하는 것을 특징으로 하는 반도체 장치.
  10. 서로 교차하는 활성 영역들 및 게이트 전극들을 포함하며, 상기 활성 영역들은 소스/드레인 영역들 및 소스/드레인 영역들 사이에서 연장되는 채널 영역들을 갖는 제1 레이어;
    상기 제1 레이어 상에 배치되며, 상기 소스/드레인 영역들에 연결되는 소스/드레인 컨택들, 및 상기 게이트 전극들에 연결되는 게이트 컨택들을 포함하는 제2 레이어; 및
    상기 제2 레이어 상에 배치되며 복수의 도전성 라인들을 포함하는 제3 레이어; 를 포함하고,
    상기 제2 레이어는 제1 방향으로 연장되는 적어도 하나의 전원 라인을 포함하고,
    상기 적어도 하나의 전원 라인의 측면은 상기 소스/드레인 컨택들 중 적어도 하나의 측면과 연속하며, 상기 적어도 하나의 전원 라인은 전원 전압을 공급하는 것을 특징으로 하는 반도체 장치.

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