CN117177566A - 存储器装置及其形成方法 - Google Patents

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Abstract

一种存储器装置包括存储器单元和外围电路。存储器单元包括具有第一端子和第二端子的垂直晶体管、具有耦接到垂直晶体管的第一端子的第一端部的存储单元、以及耦接到垂直晶体管的第二端子的位线。外围电路耦接到位线。垂直晶体管包括在第一方向上延伸的半导体本体、以及耦接到半导体本体的至少一侧的栅极结构。位线沿着第一方向设置在垂直晶体管与外围电路之间。

Description

存储器装置及其形成方法
相关申请的交叉引用
本申请要求享有于2022年6月2日提交的美国临时申请No.63/348,363的优先权，其全部内容通过引用的方式并入本文。
技术领域
本公开内容涉及存储器装置及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
三维(3D)存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
在一方面，公开了一种存储器装置。存储器装置包括存储器单元和外围电路。存储器单元包括具有第一端子和第二端子的垂直晶体管、具有耦接到垂直晶体管的第一端子的第一端部的存储单元、以及耦接到垂直晶体管的第二端子的位线。外围电路耦接到位线。垂直晶体管包括在第一方向上延伸的半导体本体、以及耦接到半导体本体的至少一侧的栅极结构。位线沿着所述第一方向设置在所述垂直晶体管与所述外围电路之间。
在一些实施方式中，位线经由触点耦接到垂直晶体管的第二端子，并且在垂直于所述第一方向的第二方向上延伸。
在一些实施方式中，栅极结构沿着所述第二方向耦接到半导体本体的两侧。
在一些实施方式中，栅极结构与半导体本体的一侧或多侧接触。
在一些实施方式中，存储器装置还包括设置在存储器单元与外围电路之间的键合界面。位线通过键合界面的金属键合焊盘耦接到外围电路。
在一些实施方式中，存储器装置还包括设置在位线与键合界面之间的再分布层。存储单元的第二端部通过触点结构耦接到再分布层，位线耦接到再分布层，并且再分布层耦接到键合界面。
在另一方面，公开了一种存储器系统。所述存储器系统包括被配置为存储数据的存储器装置，和耦接到所述存储器装置的存储器控制器。存储器装置包括存储器单元和外围电路。存储器单元包括具有第一端子和第二端子的垂直晶体管、具有耦接到垂直晶体管的第一端子的第一端部的存储单元、以及耦接到垂直晶体管的第二端子的位线。外围电路耦接到位线。垂直晶体管包括在第一方向上延伸的半导体本体、以及耦接到半导体本体的至少一侧的栅极结构。位线沿着所述第一方向设置在所述垂直晶体管与所述外围电路之间。所述存储器控制器被配置为通过所述外围电路控制所述存储器单元。
在又一方面，公开了一种用于形成存储器装置的方法。在第一衬底上形成具有第一端子和第二端子的垂直晶体管。在第二端子上形成位线。在垂直晶体管上形成键合界面。在第二衬底上形成外围电路。外围电路以面对面的方式与键合界面键合。去除第一衬底以暴露垂直晶体管。在第一端子上形成存储单元。
在一些实施方式中，第一沟槽沿着第一方向形成在第一衬底中并且沿着垂直于第一方向的第二方向延伸。在第一沟槽中形成第一沟槽隔离。第二沟槽沿着第一方向形成在第一衬底中，并且沿着垂直于第一方向和第二方向的第三方向延伸。在第二沟槽中形成栅极结构。
在一些实施方式中，在形成第二沟槽之后，形成在第二沟槽和第一沟槽隔离之间沿着第一方向延伸的半导体本体。
在一些实施方式中，第三沟槽沿着第一方向形成并且沿着第三方向延伸以划分半导体本体，并且在第三沟槽中形成第二沟槽隔离。
在一些实施方式中，在半导体本体的第一端部上执行掺杂操作以形成第二端子。
在一些实施方式中，执行平坦化操作，使第二衬底作为支撑衬底。
在一些实施方式中，在暴露的半导体本体上执行注入操作和热扩散操作，以在半导体本体的第二端部处形成第一端子。
在一些实施方式中，在将外围电路与键合界面键合之后形成存储单元。
在又一方面，公开了一种用于形成存储器装置的方法。在第一衬底上形成垂直晶体管。在第二衬底上形成外围电路。外围电路以面对面的方式与垂直晶体管键合。去除第一衬底以暴露垂直晶体管，并且在垂直晶体管上形成存储单元。
在一些实施方式中，在第一衬底上形成沿着第一方向延伸的半导体本体。在半导体本体的一侧处形成栅极结构。在半导体本体的第一端部处形成第二端子。在去除第一衬底以暴露垂直晶体管之后，在半导体本体的第二端部处形成第一端子。
在一些实施方式中，在垂直晶体管上形成键合界面，并且将外围电路键合到键合界面。
在一些实施方式中，在第二端子上形成位线，在位线上形成再分布层，在再分布层上形成键合界面，并且将外围电路键合到键合界面。
在一些实施方式中，使用第二衬底作为支撑衬底来去除第一衬底以暴露垂直晶体管。
在一些实施方式中，在将外围电路与垂直晶体管键合之后形成存储单元。
附图说明
并入本文并形成说明书一部分的附图示出了本公开内容的各方面，并且附图与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够做出和使用本公开内容。
图1A示出了根据本公开内容的一些方面的存储器装置的截面的示意图。
图1B示出了根据本公开内容的一些方面的另一存储器装置的截面的示意图。
图2示出了根据本公开内容的一些方面的包括外围电路和各自具有垂直晶体管的存储器单元阵列的存储器装置的示意图。
图3示出了根据本公开内容的一些方面的包括外围电路和动态随机存取存储器(DRAM)单元阵列的存储器装置的示意性电路图。
图4示出了根据本公开内容的一些方面的包括外围电路和相变存储器(PCM)单元阵列的存储器装置的示意性电路图。
图5示出了根据本公开内容的一些方面的存储器装置的截面的示意图。
图6示出了根据本公开内容的一些方面的垂直晶体管的透视图的示意图。
图7示出了根据本公开内容的一些方面的存储器装置的平面图的示意图。
图8示出了根据本公开内容的一些方面的存储器装置的平面图的示意图。
图9示出了根据本公开内容的一些方面的存储器装置的平面图的示意图。
图10-16示出了根据本公开内容的一些方面的用于形成包括垂直晶体管的存储器装置的制造过程。
图17示出了根据本公开内容的一些方面的用于形成存储器装置的方法的流程图。
图18示出了根据本公开内容的一些方面的用于形成存储器装置的方法的流程图。
图19示出了根据本公开内容的一些方面的具有存储器装置的示例性系统的框图。
将参考附图来描述本公开内容。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用中。本公开内容中描述的功能和结构特征可以彼此并且以附图中未具体描绘的方式进行组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一(a)”、“一(an)”或“该(the)”之类的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“它在某物上方”或“它在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等之类的空间相对术语，来描述如图所示的一个元件或特征与另外的(一个或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖装置在使用或操作中的不同取向。该设备可以以其他方式取向(旋转90度或在其他取向)，并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是同质或异质连续结构的区域，该区域具有的厚度小于该连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或垂直互连通路(过孔)触点)以及一个或多个电介质层。
晶体管用作一些存储器装置(例如DRAM、PCM、和铁电DRAM(FRAM))的存储器单元中的切换或选择装置。然而，通常用于现有存储器单元中的平面晶体管通常具有水平结构，其中掩埋字线在衬底中且位线在衬底上方。由于平面晶体管的源极和漏极横向设置在不同的位置，这增加了晶体管占据的面积。平面晶体管的设计还使耦接到存储器单元的互连结构(诸如字线和位线)的布置复杂化，例如，限制了字线和/或位线的间距，从而增加了制造复杂性并降低了产量。此外，因为位线和存储单元(例如，电容器或PCM元件)布置在平面晶体管的同一侧(在晶体管和衬底上方)，所以位线工艺裕度受到存储单元的限制，并且位线和存储单元(诸如电容器)之间的耦合电容增加。当饱和漏极电流持续增加时，平面晶体管也可能遭受高泄漏电流，这对于存储器装置的性能是不期望的。
另一方面，存储器单元阵列和用于控制存储器单元阵列的外围电路通常并排布置在同一平面中。随着存储器单元的数量不断增加，为了维持相同芯片大小，存储器单元阵列中的部件(例如晶体管、字线和/或位线)的尺寸需要不断减小，以便不显著降低存储器单元阵列效率。
为了解决前述问题中的一个或多个，本公开内容引入一种解决方案，其中垂直晶体管代替平面晶体管作为存储器装置(例如，DRAM、PCM和FRAM)的存储器单元阵列中的切换和选择装置。与平面晶体管相比，垂直布置的晶体管(例如，漏极和源极在平面图中重叠)可以减小晶体管的面积以及简化互连结构(例如，金属布线字线和位线)的布局，这可以降低制造复杂性并提高产量。例如，可减小字线和/或位线的间距以便于制造。晶体管的垂直结构还允许位线和存储单元(诸如电容器)在垂直方向上布置在晶体管的相反侧上(例如，晶体管上方的一个和晶体管下方的一个)，使得可以增加位线的工艺裕度并且可以减小位线与存储单元之间的耦合电容。
与本公开内容的范围一致，根据本公开内容的一些方面，具有垂直晶体管的存储器单元阵列和存储器单元阵列的外围电路可形成在不同晶圆上且以面对面方式键合在一起。因此，用于制造存储器单元阵列的热预算不影响外围电路的制造。与并排布置相比，堆叠的存储器单元阵列和外围电路还可以减小芯片尺寸，从而提高阵列效率。在一些实施方式中，使用键合技术将多于一个存储器单元阵列彼此上下堆叠以进一步提高阵列效率。在一些实施方式中，由于垂直布置的晶体管，字线和位线靠近键合界面设置，所述垂直布置的晶体管可以通过跨键合界面的大量(例如，数百万)平行键合触点耦接到外围电路，跨键合界面的大量(例如，数百万)平行键合触点可以在存储器单元阵列和外围电路之间进行直接的短距离(例如，微米级)电连接，以增加存储器装置的吞吐量和输入/输出(I/O)速度。
在一些实施方式中，本文公开的垂直晶体管包括多栅极晶体管(例如，全环栅(GAA)晶体管、三栅极晶体管、或双栅极晶体管)，其可以具有更大的栅极控制区，以用较小的亚阈值摆幅实现更好的沟道控制。由于沟道被完全耗尽，因此多栅极晶体管的泄漏电流也可以显著减小。因此，使用多栅极晶体管代替平面晶体管可以实现好得多的速度(饱和漏极电流)/泄漏电流性能。
在一些实施方式中，由于使用沿着字线方向延伸的沟槽隔离来分割多栅极晶体管(例如，双栅极晶体管)，本文公开的垂直晶体管包括在位线方向上相对于相邻晶体管镜像对称布置的单栅极晶体管(也称为单侧栅极晶体管)。因此，与使用例如自对准双重图案化(SADP)的工艺相比，位线方向上的存储器单元密度可显著增加(例如，加倍)而不会使制造工艺过度复杂化。此外，与平面晶体管或多栅极垂直晶体管(例如，具有双侧或全环栅极)相比，镜像对称的单栅极晶体管具有针对字线、位线和晶体管间距减小的更大的工艺窗口。
图1A示出了根据本公开内容的一些方面的存储器装置100的截面的示意图。存储器装置100表示键合芯片的示例。存储器装置100的部件(例如，存储器单元阵列和外围电路)可以单独形成在不同衬底上且接着接合以形成键合芯片。存储器装置100可以包括包含存储器单元阵列的外围电路的第一半导体结构102。存储器装置100还可以包括包含存储器单元阵列的第二半导体结构104。外围电路(也称为控制和感测电路)可以包括用于促进存储器单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压参考、上文所提及的功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。根据一些实施方式，第一半导体结构102中的外围电路使用互补金属氧化物半导体(CMOS)技术，例如，所述互补金属氧化物半导体技术可利用逻辑工艺(例如，90nm、65nm、60nm、45nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)实施。
如图1A中所示，存储器装置100还可以包括第二半导体结构104，其包括可使用晶体管作为切换和选择装置的存储器单元的阵列(存储器单元阵列)。在一些实施方式中，存储器单元阵列包括DRAM单元阵列。为了易于描述，DRAM单元阵列可用作用于描述本公开内容中的存储器单元阵列的示例。但应理解，存储器单元阵列不限于DRAM单元阵列，且可以包括可使用晶体管作为切换和选择装置的任何其他合适类型的存储器单元阵列，仅举几例，例如PCM单元阵列、静态随机存取存储器(SRAM)单元阵列、FRAM单元阵列、电阻性存储器单元阵列、磁性存储器单元阵列、自旋转移矩(STT)存储器单元阵列、或其任何组合。
第二半导体结构104可以是DRAM装置，其中存储器单元以DRAM单元阵列的形式提供。在一些实施方式中，每个DRAM单元包括用于将数据位存储为正电荷或负电荷的电容器、以及控制(例如，切换和选择)对其的访问的一个或多个晶体管(也称为传输晶体管)。在一些实施方式中，每个DRAM单元是单晶体管、单电容器(1T1C)单元。由于晶体管总是泄漏少量电荷，因此电容器将缓慢放电，导致存储在其中的信息漏出。因此，根据一些实施方式，必须例如通过第一半导体结构102中的外围电路刷新DRAM单元以保持数据。
如图1A所示，存储器装置100还包括垂直地位于第一半导体结构102和第二半导体结构104之间(在垂直方向上，例如，图1A中的Z方向)的键合界面106。如下面详细描述的，第一半导体结构102和第二半导体结构104可以单独地(并且在一些实施方式中并行地)制造，使得制造第一半导体结构102和第二半导体结构104中的一个的热预算不限制制造第一半导体结构102和第二半导体结构104中的另一个的工艺。此外，可以通过键合界面106形成大量互连(例如，键合触点)，以在第一半导体结构102和第二半导体结构104之间进行直接的短距离(例如，微米级)电连接，而不是电路板(例如印刷电路板(PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线，从而消除芯片接口延迟并以降低的功耗实现高速I/O吞吐量。第二半导体结构104中的存储器单元阵列与第一半导体结构102中的外围电路之间的数据传送可通过跨键合界面106的互连(例如，键合触点)来执行。通过垂直集成第一半导体结构102和第二半导体结构104，可以减小芯片尺寸，并且可以增加存储器单元密度。
应当理解，堆叠的第一半导体结构102和第二半导体结构104的相对位置不受限制。图1B示出了根据一些实施方式的另一示例性存储器装置101的截面的示意图。不同于图1A中的存储器装置100，其中包括存储器单元阵列的第二半导体结构104在包括外围电路的第一半导体结构102上方，在图1B中的存储器装置101中，包括外围电路的第一半导体结构102在包括存储器单元阵列的第二半导体结构104上方。然而，根据一些实施方式，键合界面106垂直地形成在存储器装置101中的第一半导体结构102和第二半导体结构104之间，并且第一半导体结构102和第二半导体结构104通过键合(例如，混合键合)垂直地接合。混合键合(也称为“金属/电介质混合键合”)是一种直接键合技术(例如，在表面之间形成键合而不使用中间层，例如焊料或粘合剂)，并且可以同时获得金属-金属(例如，铜到铜)键合和电介质-电介质(例如，氧化硅到氧化硅)键合。第二半导体结构104中的存储器单元阵列与第一半导体结构102中的外围电路之间的数据传送可通过跨键合界面106的互连(例如，键合触点)来执行。
应注意，图1A和图1B中包括X、Y和Z轴以进一步说明存储器装置100和101中的部件的空间关系。存储器装置的衬底包括在X-Y平面中横向延伸的两个横向表面：晶圆的正面上的顶表面(半导体装置可形成在该顶表面上)、和与晶圆的正面相反的背面上的底表面。Z轴垂直于X轴和Y轴两者。如本文所使用的，当衬底在Z方向(垂直于X-Y平面的垂直方向，例如，衬底的厚度方向)上位于存储器装置的最低平面中时，在Z方向上相对于存储器装置的衬底确定一个部件(例如，层或装置)是在存储器装置的另一部件(例如，层或装置)“上”、“上方”还是“下方”。贯穿本公开内容应用用于描述空间关系的相同概念。
图2示出了根据本公开内容的一些方面的包括外围电路和各自具有垂直晶体管的存储器单元阵列的存储器装置200的示意图。存储器装置200可以包括存储器单元阵列201和耦接到存储器单元阵列201的外围电路202。存储器装置100和101可以是存储器装置200的示例，其中存储器单元阵列201和外围电路202可分别包括在第二半导体结构104和第一半导体结构102中。存储器单元阵列201可以是任何合适的存储器单元阵列，其中每个存储器单元208包括垂直晶体管210和耦接到垂直晶体管210的存储单元212。在一些实施方式中，存储器单元阵列201是DRAM单元阵列，并且存储单元212是用于将电荷存储为由相应DRAM单元存储的二进制信息的电容器。在一些实施方式中，存储器单元阵列201是PCM单元阵列，并且存储单元212是用于基于非晶相和晶相中的PCM元件的不同电阻率来存储相应的PCM单元的二进制信息的PCM元件(例如，包括硫属化物合金)。在一些实施方式中，存储器单元阵列201是FRAM单元阵列，并且存储单元212是用于基于在外部电场下铁电材料的两个极化状态之间的切换来存储相应的FRAM单元的二进制信息的铁电电容器。
如图2中所示，存储器单元208可布置成具有行和列的二维(2D)阵列。存储器装置200可以包括耦接外围电路202和存储器单元阵列201以用于控制位于行中的存储器单元208中的垂直晶体管210的切换的字线204、以及耦接外围电路202和存储器单元阵列201以用于将数据发送到位于列中的存储器单元208和/或从位于列中的存储器单元208接收数据的位线206。即，每条字线204耦接到存储器单元208的相应行，并且每条位线耦接到存储器单元208的相应列。
与本公开内容的范围一致，垂直晶体管210(诸如垂直金属氧化物半导体场效应晶体管(MOSFET))可以代替平面晶体管作为存储器单元208的传输晶体管，以减小由传输晶体管占据的面积、耦合电容、以及互连布线复杂性，如下面详细描述的。如图2所示，在一些实施方式中，与其中有源区域形成在衬底中的平面晶体管不同，垂直晶体管210包括在衬底(未示出)上方垂直(在Z方向上)延伸的半导体本体214。即，半导体本体214可以在衬底的顶表面上方延伸，以允许不仅在半导体本体214的顶表面处而且在其一个或多个侧表面处形成沟道。如图2所示，例如，半导体本体214可以具有长方体形状以暴露其四个侧面。应当理解，半导体本体214可以具有任何合适的3D形状，诸如多面体形状或圆柱形状。即，半导体本体214在平面图中(例如，在X-Y平面中)的截面可以具有正方形形状、矩形形状(或梯形形状)、圆形(或椭圆形形状)、或任何其他合适的形状。应当理解，与本公开内容的范围一致，对于在平面图中具有其截面的圆形或椭圆形形状的半导体本体，半导体本体仍然可以被认为具有多个侧面，使得栅极结构与半导体本体的多于一个侧面接触。如下文关于制造过程所述，半导体本体214可以由衬底形成(例如，通过蚀刻或外延)，并且因此具有与衬底(例如，硅衬底)相同的半导体材料(例如，硅晶体硅)。
如图2所示，垂直晶体管210还可以包括例如在有源区域的(一个或多个)侧表面的一个或多个平面中与半导体本体214的一个或多个侧面接触的栅极结构216。换言之，垂直晶体管210的有源区域(例如，半导体本体214)可以至少部分地被栅极结构216围绕。栅极结构216可以包括在半导体本体214的一个或多个侧面之上的栅极电介质218，例如，与半导体本体214的四个侧表面接触，如图2所示。栅极结构216还可以包括在栅极电介质218之上并与栅极电介质218接触的栅电极220。栅极电介质218可以包括任何合适的电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或高k电介质。例如，栅极电介质218可以包括氧化硅，其是一种形式的栅极氧化物。栅电极220可以包括任何合适的导电材料，例如多晶硅、金属(例如钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如氮化钛(TiN)、氮化钽(TaN)等)、或硅化物。例如，栅电极220可以包括掺杂多晶硅，其是一种形式的栅极多晶硅。在一些实施方式中，栅电极220包括多个导电层，例如TiN层之上的W层。应理解，在一些示例中，栅电极220和字线204可以是连续导电结构。换言之，栅电极220可以被视为字线204的形成栅极结构216的部分，或者字线204可以被视为要耦接到外围电路202的栅电极220的延伸。
如图2所示，垂直晶体管210还可以包括分别在垂直方向(Z方向)上形成在半导体本体214的两端部处的一对源极和漏极(S/D，掺杂区域，也称为源电极和漏电极)。源极和漏极可以掺杂有任何合适的P型掺杂剂(例如硼(B)或镓(Ga))、或任何合适的N型掺杂剂(例如磷(P)或砷(As))。源极和漏极可以在垂直方向(Z方向)上由栅极结构216分离。换言之，栅极结构216垂直地形成在源极和漏极之间。结果，当施加到栅极结构216的栅电极220的栅极电压高于垂直晶体管210的阈值电压时，可以在源极和漏极之间垂直地在半导体本体214中形成垂直晶体管210的一个或多个沟道(未示出)。即，根据一些实施方式，在半导体本体214沿其延伸的垂直方向上也形成垂直晶体管210的每个沟道。
在一些实施方式中，如图2所示，垂直晶体管210是多栅极晶体管。即，栅极结构216可以与半导体本体214的多于一个侧面(例如，图2中的四个侧面)接触以形成多于一个栅极，使得可以在操作中在源极和漏极之间形成多于一个沟道。即，与仅包括单个平面栅极(并且导致单个平面沟道)的平面晶体管不同，由于半导体本体214的3D结构和围绕半导体本体214的多个侧面的栅极结构216，图2中所示的垂直晶体管210可以包括半导体本体214的多个侧面上的多个垂直栅极。结果，与平面晶体管相比，图2中所示的垂直晶体管210可以具有更大的栅极控制区，以便以更小的亚阈值摆幅实现更好的沟道控制。由于沟道被完全耗尽，因此垂直晶体管210的泄漏电流(Ioff)也可以显著减小。如下面详细描述的，多栅极垂直晶体管可以包括双栅极垂直晶体管(例如，双侧栅极垂直晶体管)、三栅极垂直晶体管(例如，三侧栅极垂直晶体管)和GAA垂直晶体管。
应当理解，尽管垂直晶体管210在图2中被示出为多栅极晶体管，但是本文公开的垂直晶体管还可以包括如下面详细描述的单栅极晶体管。即，栅极结构216可以与半导体本体214的单个侧面接触，例如，为了增加晶体管和存储器单元密度的目的。还应当理解，尽管栅极电介质218被示出为与相邻垂直晶体管(未示出)的其他栅极电介质分离(分离结构)，但是栅极电介质218可以是具有垂直晶体管的多个栅极电介质的连续电介质层的一部分。
在平面晶体管和一些横向多栅极晶体管(例如，FinFET)中，诸如半导体本体(例如，鳍状物)的有源区域横向延伸(在X-Y平面中)，并且源极和漏极设置在相同横向平面(X-Y平面)中的不同位置处。相比之下，根据一些实施方式，在垂直晶体管210中，半导体本体214垂直(在Z方向上)延伸，并且源极和漏极设置在不同的横向平面中。在一些实施方式中，源极和漏极分别在垂直方向(Z方向)上形成在半导体本体214的两端部处，从而在平面图中重叠。结果，与平面晶体管和横向多栅极晶体管相比，可以减小由垂直晶体管210占据的面积(在X-Y平面中)。此外，也可以简化耦接到垂直晶体管210的金属布线，因为互连可以在不同的平面中布线。例如，位线206和存储单元212可以形成在垂直晶体管210的相反侧面上。在一个示例中，位线206可以耦接到半导体本体214的上端处的源极或漏极，而存储单元212可以耦接到半导体本体214的下端处的另一源极或漏极。
如图2所示，存储单元212可以耦接到垂直晶体管210的源极或漏极。存储单元212可以包括能够存储二进制数据(例如，0和1)的任何装置，包括但不限于用于DRAM单元和FRAM单元的电容器和用于PCM单元的PCM元件。在一些实施方式中，垂直晶体管210控制耦接到垂直晶体管210的相应存储单元212的选择和/或状态切换。
图3示出了根据本公开内容的一些方面的包括外围电路和各自具有垂直晶体管的存储器单元阵列的存储器装置200的示意图。在如图3所示的一些实施方式中，每个存储器单元208是DRAM单元302，其包括晶体管304(例如，使用图2中的垂直晶体管210实现)和电容器306(例如，图2中的存储单元212的示例)。晶体管304的栅极(例如，对应于栅电极220)可以耦接到字线204，晶体管304的源极和漏极中的一个可以耦接到位线206，晶体管304的源极和漏极中的另一个可以耦接到电容器306的一个电极，并且电容器306的另一个电极可以耦接到地。
图4示出了根据本公开内容的一些方面的包括外围电路和各自具有垂直晶体管的存储器单元阵列的存储器装置200的示意图。在如图4所示的一些实施方式中，每个存储器单元208是PCM单元402，其包括晶体管404(例如，使用图2中的垂直晶体管210实现)和PCM元件406(例如，图2中的存储单元212的示例)。晶体管404的栅极(例如，对应于栅电极220)可以耦接到字线204，晶体管404的源极和漏极中的一个可以耦接到地，晶体管404的源极和漏极中的另一个可以耦接到PCM元件406的一个电极，并且PCM元件406的另一个电极可以耦接到位线206。
图5示出了根据本公开内容的一些方面的存储器装置500的截面的示意图。如图5中所示，存储器装置500包括存储器单元502和外围电路532。存储器单元502包括沿Z方向延伸的垂直晶体管504。在一些实施方式中，垂直晶体管504包括在Z方向上延伸的半导体本体506、第一端子508(例如，源极端子)和第二端子510(例如，漏极端子)。如图5所示，第一端子508和第二端子510沿着Z方向形成在半导体本体506的两端部处，Z方向是存储器单元502和外围电路532的堆叠方向。垂直晶体管504还包括耦接到半导体本体506的至少一侧的栅极结构512。在一些实施方式中，栅极结构512可以形成在半导体本体506的一侧上，例如，单侧栅极结构。在一些实施方式中，栅极结构512可以形成在半导体本体506的两侧上，例如，双栅极结构。在一些实施方式中，栅极结构512可以形成在半导体本体506周围，例如，全环栅(GAA)结构。在一些实施方式中，栅极结构512可以是多层结构，包括栅极电介质层、阻挡层和金属栅极层。
在一些实施方式中，存储器单元502还包括具有耦接到垂直晶体管504的第一端子508的第一端部的存储单元516。位线514耦接到垂直晶体管504的第二端子510。如图5所示，键合界面530形成在存储器单元502与外围电路532之间。在一些实施方式中，键合界面530可以是存储器单元502与外围电路532之间的边界。在一些实施方式中，键合界面530可以是在存储器单元502和外围电路532的键合操作期间的界面。
外围电路532(也称为控制和感测电路536)可以包括用于促进存储器单元502的操作的任何合适数字、模拟和/或混合信号电路。例如，外围电路532可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压参考、上文所提及的功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。根据一些实施方式，使用互补金属氧化物半导体(CMOS)技术在衬底534上形成外围电路532，例如，所述互补金属氧化物半导体技术可利用逻辑工艺(例如，90nm、65nm、60nm、45nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)实施。
如图5中所示，位线514沿着Z方向设置在垂直晶体管504与外围电路532之间，且外围电路532通过键合界面530耦接到位线514。在一些实施方式中，位线514经由触点耦接到垂直晶体管504的第二端子510，并且在垂直于Z方向的X方向上延伸。在一些实施方式中，键合界面530布置在存储器单元502与外围电路532之间。位线514通过键合界面530的金属键合焊盘，耦接到外围电路532。在一些实施方式中，存储器装置500还包括被设置在位线514与键合界面530之间的再分布层524。存储单元516的第二端通过触点结构518耦接到再分布层524，位线514耦接到再分布层524，并且再分布层524耦接到键合界面530。在一些实施方式中，存储器装置500还包括形成在外围电路532中的再分布层538，并且外围电路532中的装置可以通过再分布层538耦接到键合界面530。在一些实施方式中，存储器装置500还包括穿透存储器装置500的结构以将焊盘522耦接到再分布层524的触点结构520。
图6示出了根据本公开内容的一些方面的垂直晶体管504的透视图的示意图。在一些实施方式中，垂直晶体管504包括在Z方向上延伸的半导体本体506。第一端子508(例如，源极端子)和第二端子510(例如，漏极端子)沿着Z方向形成在半导体本体506的两端部处，Z方向是存储器单元502和外围电路532的堆叠方向。在一些实施方式中，源极端子和漏极端子的位置在不同的应用中可以交换。例如，第一端子508可以是漏极端子，并且第二端子510可以是源极端子。垂直晶体管504还包括耦接到半导体本体506的至少一侧的栅极结构512。在一些实施方式中，栅极结构512可以形成在半导体本体506的一侧上，例如，单侧栅极结构。在一些实施方式中，栅极结构512可以形成在半导体本体506的两侧上，例如，双栅极结构。在一些实施方式中，栅极结构512可以形成在半导体本体506(例如，GAA结构)周围。在一些实施方式中，栅极结构512可以是多层结构，包括栅极电介质层、阻挡层和金属栅极层。
图7示出了根据本公开内容的一些方面的存储器装置700的平面图的示意图。如图7所示，栅极结构512可以形成在半导体本体506的两侧上，并且垂直晶体管504是双栅极晶体管。换言之，栅极结构512可以从半导体本体506的两侧控制垂直晶体管504。在一些实施方式中，栅极结构512可以是多层结构，包括栅极电介质层、阻挡层和金属栅极层。
图8示出了根据本公开内容的一些方面的存储器装置800的平面图的示意图。如图8所示，栅极结构512可以仅形成在半导体本体506的一侧上，并且垂直晶体管504是单侧栅极晶体管。换言之，栅极结构512可以从半导体本体506的一侧控制垂直晶体管504。在一些实施方式中，栅极结构512可以是多层结构，包括栅极电介质层、阻挡层和金属栅极层。
图9示出了根据本公开内容的一些方面的存储器装置900的平面图的示意图。如图9所示，栅极结构512可以围绕半导体本体506形成，并且垂直晶体管504是GAA晶体管。换言之，栅极结构512可以从半导体本体506的周围控制垂直晶体管504。在一些实施方式中，栅极结构512可以是多层结构，包括栅极电介质层、阻挡层和金属栅极层。
通过形成垂直晶体管504而不是水平单元晶体管结构，可以在阵列晶圆的面向外围电路532的正面形成位线514。阵列晶圆可以仅具有垂直晶体管504、位线514和金属再分布层，并且包括感测放大器、字线(WL)驱动器、解码器、电源等的所有外围电路形成在CMOS晶圆中。然后，利用高密度Cu到Cu键合过孔将阵列晶圆和CMOS晶圆键合(例如，混合键合)在一起。在一些实施方式中，可以减薄阵列晶圆的背面以暴露垂直晶体管504的底侧(例如，源极端子)，并且存储单元516形成在垂直晶体管504的源极端子的顶部上。然后，在形成存储单元516之后，在阵列晶圆的背面处形成包括触点结构518和触点结构520的金属布线层以及包括焊盘522的焊盘输出结构。
通过在单元阵列的第一侧上形成位线514并且在单元阵列的第二侧上形成存储单元516，可以避免复杂的位线工艺，并且位线之间的耦合电容也可以显著减小。此外，通过使用混合键合工艺来键合阵列晶圆和CMOS晶圆，包括位线控制电路、字线控制电路、感测放大器、字线驱动器/解码器等的所有控制电路可以放置在单元阵列下方，并因此可以显著提高阵列效率，并且也可以缩小单元尺寸。
图10-16示出了根据本公开内容的一些方面的用于形成包括垂直晶体管504的存储器装置500的制造过程。图17示出了根据本公开内容的一些方面的用于形成存储器装置500的方法1700的流程图。出于更好地描述本公开内容的目的，将一起论述图10-16中的存储器装置500和图17中的方法1700。应当理解，方法1700中所示的操作不是详尽无遗的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图10-16和图17所示不同的顺序执行。
如图10和图17中的操作1702所示，在衬底550上形成垂直晶体管504。在一些实施方式中，垂直晶体管504包括在Z方向上延伸的半导体本体506。第一端子508和第二端子510可以位于半导体本体506的两侧上。在一些实施方式中，在稍后执行激活操作之后，第一端子508和第二端子510可以是垂直晶体管504的源极端子和漏极端子。
在一些实施方式中，在形成半导体本体506之后，可以在半导体本体506的至少一侧上形成栅极结构512。在一些实施方式中，栅极结构512可以是多层结构，包括栅极电介质层、阻挡层和金属栅极层。在一些实施方式中，可以执行平坦化操作以暴露半导体本体506。
在一些实施方式中，第一沟槽可以沿着Z方向形成在衬底550中且沿着垂直于Z方向的X方向延伸，且然后可以在第一沟槽中形成第一沟槽隔离。然后第二沟槽可以沿着Z方向形成在衬底550中并且沿着垂直于Z方向和X方向的Y方向延伸，然后可以在第二沟槽中形成栅极结构512。
在一些实施方式中，在形成第二沟槽之后，形成半导体本体506，半导体本体506沿着Z方向在第二沟槽与第一沟槽隔离之间延伸。可以形成沿着Z方向并沿着Y方向延伸的第三沟槽，以划分用于多个存储器单元的半导体本体506，然后可以在第三沟槽中形成第二沟槽隔离。结果，形成半导体本体506，如图10所示。
在一些实施方式中，为了形成栅极结构512，在半导体本体506的暴露部分之上形成栅极电介质，在栅极电介质之上沉积导电层，且图案化导电层以在栅极电介质之上形成栅电极。结果，栅极结构512可以成为各自在字线方向(Y方向)上延伸的字线。
如图11和图17中的操作1704所示，在垂直晶体管504的第二端子510上形成位线514。首先，掺杂垂直晶体管504的第二端子510(半导体本体506的第二端子510)以形成源极/漏极端子，例如垂直晶体管504的漏极端子。在一些实施方式中，执行注入工艺和/或热扩散工艺以将P型掺杂剂或N型掺杂剂掺杂到半导体本体506的暴露的上端部以形成源极/漏极端子。在一些实施方式中，通过在半导体本体506的暴露的上端部处执行硅化工艺，在第二端子510上形成硅化物层。然后，在第二端子510上形成位线514。
在一些实施方式中，在第二端子510上形成位线514之后，可在位线514上形成一些分布层(例如，再分布层524)。
如图12和图17中的操作1706所示，在垂直晶体管504上形成键合界面530。应当理解，键合界面530是准备用于在稍后操作中键合阵列晶圆和CMOS晶圆的界面。键合界面530可以包括形成在阵列晶圆和/或CMOS晶圆上的一些高密度金属触点，例如Cu触点。
如图13和图17中的操作1708所示，在衬底534上形成外围电路532。外围电路532(包括控制和感测电路536)可以包括用于促进存储器单元502的操作的任何合适数字、模拟和/或混合信号电路。例如，外围电路532可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压参考、上文所提及的功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。根据一些实施方式，使用CMOS技术在衬底534上形成外围电路532，例如，所述CMOS技术可以利用逻辑工艺(例如，90nm、65nm、60nm、45nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)实施。
如图14和图17中的操作1710所示，外围电路532以面对面的方式与键合界面530键合。换言之，外围电路532以面对面的方式与垂直晶体管504键合，并且键合界面530是阵列晶圆和CMOS晶圆的接触边界或界面。
如图15和图17中的操作1712所示，去除衬底550以暴露垂直晶体管504。然后，掺杂半导体本体506的第一端子508以形成源极/漏极端子，例如垂直晶体管504的源极端子。在一些实施方式中，执行注入工艺和/或热扩散工艺以将P型掺杂剂或N型掺杂剂掺杂到半导体本体506的暴露的上端部以形成源极/漏极端子。在一些实施方式中，通过在半导体本体506的暴露的端部处执行硅化工艺，在第一端子508上形成硅化物层。
如图16和图17中的操作1714所示，在第一端子508上形成存储单元516。然后，在形成存储单元516之后，在阵列晶圆的背面处形成包括触点结构518和触点结构520的金属布线层以及包括焊盘522的焊盘输出结构。
图18示出了根据本公开内容的一些方面的用于形成存储器装置500的方法1800的流程图。如图10-12和图18中的操作1802所示，在衬底550上形成垂直晶体管504。在一些实施方式中，在衬底550上形成沿着Z方向延伸的半导体本体506。栅极结构512形成在半导体本体506的一侧。第二端子510形成在半导体本体506的第一端部处。在后续操作中去除衬底550以暴露垂直晶体管504之后，在半导体本体506的第二端部处形成第一端子508。
在一些实施方式中，如图12所示，在垂直晶体管504上形成键合界面530，并且外围电路532稍后键合到键合界面530。在一些实施方式中，在第二端子510上形成位线514，在位线514上形成再分布层524，并且在再分布层524上形成键合界面530。应当理解，键合界面530是准备用于在稍后操作中键合阵列晶圆和CMOS晶圆的界面。键合界面530可以包括形成在阵列晶圆和/或CMOS晶圆上的一些高密度金属触点，例如Cu触点。
如图13和图18中的操作1804所示，在衬底534上形成外围电路532。外围电路532(包括控制和感测电路536)可以包括用于促进存储器单元502的操作的任何合适数字、模拟和/或混合信号电路。例如，外围电路532可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压参考、上文所提及的功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。根据一些实施方式，使用CMOS技术在衬底534上形成外围电路532，例如，所述CMOS技术可以利用逻辑工艺(例如，90nm、65nm、60nm、45nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)实施。
如图14和图18中的操作1806所示，外围电路532以面对面的方式与垂直晶体管504键合。换言之，外围电路532以面对面的方式与垂直晶体管504键合，并且键合界面530是阵列晶圆和CMOS晶圆的接触边界或界面。
如图15和图18中的操作1808所示，去除衬底550以暴露垂直晶体管504。然后，掺杂半导体本体506的第一端子508以形成源极/漏极端子，例如垂直晶体管504的源极端子。在一些实施方式中，执行注入工艺和/或热扩散工艺以将P型掺杂剂或N型掺杂剂掺杂到半导体本体506的暴露的上端部以形成源极/漏极端子。在一些实施方式中，通过在半导体本体506的暴露的端部处执行硅化工艺，在第一端子508上形成硅化物层。
如图16和图18中的操作1810所示，在垂直晶体管504上形成存储单元516。然后，在形成存储单元516之后，在阵列晶圆的背面处形成包括触点结构518和触点结构520的金属布线层以及包括焊盘522的焊盘输出结构。
通过形成垂直晶体管504而不是水平单元晶体管结构，可以在阵列晶圆的面向外围电路532的正面处形成位线514。阵列晶圆可以仅具有垂直晶体管504、位线514和金属再分布层，并且在CMOS晶圆中形成包括感测放大器、字线(WL)驱动器、解码器、电源等的所有外围电路。然后，利用高密度Cu到Cu键合过孔将阵列晶圆和CMOS晶圆键合(例如，混合键合)在一起。在一些实施方式中，可以减薄阵列晶圆的背面以暴露垂直晶体管504的底侧(例如，源极端子)，并且在垂直晶体管504的源极端子的顶部上形成存储单元516。然后，在形成存储单元516之后，在阵列晶圆的背面处形成包括触点结构518和触点结构520的金属布线层以及包括焊盘522的焊盘输出结构。
通过在单元阵列的第一侧上形成位线514并且在单元阵列的第二侧上形成存储单元516，可以避免复杂的位线工艺，并且位线之间的耦合电容也可以显著减小。此外，通过使用混合键合工艺来键合阵列晶圆和CMOS晶圆，包括位线控制电路、字线控制电路、感测放大器、字线驱动器/解码器等的所有控制电路可以放置在单元阵列下方，并因此可以显著提高阵列效率，并且也可以缩小单元尺寸。
图19示出了根据本公开内容的一些方面的具有存储器装置的系统1900的框图。系统1900可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储体的任何其他合适的电子装置。如图19中所示，系统1900可以包括主机1908和具有一个或多个存储器装置1904和存储器控制器1906的存储器系统1902。主机1908可以是电子装置的处理器(诸如中央处理单元(CPU))、或片上系统(SoC)(诸如应用处理器(AP))。主机1908可被配置为将数据发送到存储器装置1904或从存储器装置1904接收数据。
存储器装置1904可以是本文公开的任何存储器装置，诸如存储器装置500、700、800或900。在一些实施方式中，存储器装置1904包括存储器单元阵列，每个存储器单元包括垂直晶体管，如上面详细描述的。
根据一些实施方式，存储器控制器1906耦接到存储器装置1904和主机1908，并且被配置为控制存储器装置1904。存储器控制器1906可管理存储在存储器装置1904中的数据且与主机1908通信。存储器控制器1906可以被配置为控制存储器装置1904的操作，诸如读取、写入和刷新操作。存储器控制器1906还可以被配置为管理关于存储或将要存储在存储器装置1904中的数据的各种功能，包括但不限于刷新和定时控制、命令/请求转换、缓冲和调度、以及功率管理。在一些实施方式中，存储器控制器1906还被配置为确定计算机系统可以使用的最大存储器容量、存储器组的数量、存储器类型和速度、存储器粒子数据深度和数据宽度、以及其他重要参数。也可以由存储器控制器1906执行任何其他合适的功能。存储器控制器1906可根据特定通信协议与外部装置(例如，主机1908)通信。例如，存储器控制器1906可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
可以针对各种应用容易地修改和/或调整特定实施方式的前述描述。因此，基于本文呈现的教导和指导，这样的调整和修改旨在在所公开的实施方式的等同体的含义和范围内。
本公开内容的广度和范围不应受任何上述示例性实施方式的限制，而应仅根据所附权利要求及其等同体来限定。

Claims (21)

1.一种存储器装置，包括：
存储器单元，所述存储器单元包括：
垂直晶体管，具有第一端子和第二端子；
存储单元，具有耦接到所述垂直晶体管的所述第一端子的第一端部；以及
位线，耦接到所述垂直晶体管的所述第二端子；以及
外围电路，所述外围电路耦接到所述位线，
其中，所述垂直晶体管包括在第一方向上延伸的半导体本体、以及耦接到所述半导体本体的至少一侧的栅极结构；并且
所述位线沿着所述第一方向设置在所述垂直晶体管与所述外围电路之间。
2.根据权利要求1所述的存储器装置，其中，所述位线经由触点耦接到所述垂直晶体管的所述第二端子，并且在垂直于所述第一方向的第二方向上延伸。
3.根据权利要求2所述的存储器装置，其中，所述栅极结构沿着所述第二方向耦接到所述半导体本体的两侧。
4.根据权利要求2所述的存储器装置，其中，所述栅极结构与所述半导体本体的一侧或多侧接触。
5.根据权利要求1所述的存储器装置，还包括：
键合界面，设置在所述存储器单元与所述外围电路之间，
其中，所述位线通过所述键合界面的金属键合焊盘耦接到所述外围电路。
6.根据权利要求5所述的存储器装置，还包括：
再分布层，设置在所述位线与所述键合界面之间，
其中，所述存储单元的第二端部通过触点结构耦接到所述再分布层；
所述位线耦接到所述再分布层；并且
所述再分布层耦接到所述键合界面。
7.一种存储器系统，包括：
存储器装置，所述存储器装置被配置为存储数据，并且包括：
存储器单元，所述存储器单元包括：
垂直晶体管，具有第一端子和第二端子；
存储单元，具有耦接到所述垂直晶体管的所述第一端子的第一端部；以及
位线，耦接到所述垂直晶体管的所述第二端子；以及
外围电路，所述外围电路耦接到所述位线，
其中，所述垂直晶体管包括在第一方向上延伸的半导体本体、以及耦接到所述半导体本体的至少一侧的栅极结构；并且
所述位线沿着所述第一方向设置在所述垂直晶体管与所述外围电路之间；以及
存储器控制器，所述存储器控制器耦接到所述存储器装置，且被配置为通过所述外围电路控制所述存储器单元。
8.一种用于形成存储器装置的方法，包括：
在第一衬底上形成具有第一端子和第二端子的垂直晶体管；
在所述第二端子上形成位线；
在所述垂直晶体管上形成键合界面；
在第二衬底上形成外围电路；
将所述外围电路以面对面的方式与所述键合界面键合；
去除所述第一衬底以暴露所述垂直晶体管；以及
在所述第一端子上形成存储单元。
9.根据权利要求8所述的方法，其中，在所述第一衬底上形成具有所述第一端子和所述第二端子的所述垂直晶体管包括：
在所述第一衬底中沿着第一方向形成第一沟槽，并且所述第一沟槽沿着垂直于所述第一方向的第二方向延伸；
在所述第一沟槽中形成第一沟槽隔离；
在所述第一衬底中沿着所述第一方向形成第二沟槽，并且所述第二沟槽沿着垂直于所述第一方向和所述第二方向的第三方向延伸；以及
在所述第二沟槽中形成栅极结构。
10.根据权利要求9所述的方法，其中，在形成所述第二沟槽之后，形成在所述第二沟槽和所述第一沟槽隔离之间沿着所述第一方向延伸的半导体本体。
11.根据权利要求10所述的方法，还包括：
沿着所述第一方向形成第三沟槽，并且所述第三沟槽沿着所述第三方向延伸以划分所述半导体本体；以及
在所述第三沟槽中形成第二沟槽隔离。
12.根据权利要求10所述的方法，还包括：
在所述半导体本体的第一端部上执行掺杂操作以形成所述第二端子。
13.根据权利要求8所述的方法，其中，去除所述第一衬底以暴露所述垂直晶体管包括：
执行平坦化操作，使所述第二衬底作为支撑衬底。
14.根据权利要求13所述的方法，还包括：
在暴露的半导体本体上执行注入操作和热扩散操作，以在所述半导体本体的第二端部处形成所述第一端子。
15.根据权利要求8所述的方法，其中，在将所述外围电路与所述键合界面键合之后形成所述存储单元。
16.一种用于形成存储器装置的方法，包括：
在第一衬底上形成垂直晶体管；
在第二衬底上形成外围电路；
将所述外围电路以面对面的方式与所述垂直晶体管键合；
去除所述第一衬底以暴露所述垂直晶体管；以及
在所述垂直晶体管上形成存储单元。
17.根据权利要求16所述的方法，其中，在所述第一衬底上形成所述垂直晶体管包括：
在所述第一衬底上形成沿着第一方向延伸的半导体本体；
在所述半导体本体的一侧处形成栅极结构；
在所述半导体本体的第一端部处形成第二端子；以及
在去除所述第一衬底以暴露所述垂直晶体管之后，在所述半导体本体的第二端部处形成第一端子。
18.根据权利要求17所述的方法，其中，将所述外围电路以面对面的方式与所述垂直晶体管键合包括：
在所述垂直晶体管上形成键合界面；以及
将所述外围电路键合到所述键合界面。
19.根据权利要求17所述的方法，其中，以面对面的方式将所述外围电路与所述垂直晶体管键合包括：
在所述第二端子上形成位线；
在所述位线上形成再分布层；
在所述再分布层上形成键合界面；以及
将所述外围电路键合到所述键合界面。
20.根据权利要求16所述的方法，其中，去除所述第一衬底以暴露所述垂直晶体管包括：
使用所述第二衬底作为支撑衬底来去除所述第一衬底以暴露所述垂直晶体管。
21.根据权利要求16所述的方法，其中，在将所述外围电路与所述垂直晶体管键合之后形成所述存储单元。
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