CN117641894A - 存储装置及其形成方法 - Google Patents

Abstract

公开了一种存储装置，其包括存储单元的阵列、耦合到存储单元的位线、第一气隙和第二气隙。每个存储单元包括垂直晶体管。垂直晶体管包括在第一方向上延伸的半导体本体。每条位线连接到半导体本体的第一端。第一气隙中的至少一个位于相邻位线之间。第二气隙中的至少一个位于相邻存储单元的相邻半导体本体之间。

Description

存储装置及其形成方法

相关申请的交叉引用

本申请要求2022年8月26日提交的美国临时申请No.63/401,530的优先权，由此通过引用将该申请的全部内容并入本文。

背景技术

本公开涉及存储装置及其制造方法。

通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。

三维(3D)存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于促进存储阵列的操作的外围电路。

发明内容

在一个方面，存储装置包括存储单元的阵列、耦合到存储单元的位线、第一气隙和第二气隙。存储单元中的每个存储单元包括垂直晶体管。垂直晶体管包括在第一方向上延伸的半导体本体。位线中的每条位线连接到半导体本体的第一端。第一气隙中的至少一个第一气隙位于相邻位线之间。第二气隙中的至少一个第二气隙位于相邻存储单元的相邻半导体本体之间。

在一些实施方式中，存储装置还包括耦合到存储单元的字线。字线中的每条字线连接到垂直晶体管的栅极结构。栅极结构与半导体本体的第一侧接触。

在一些实施方式中，第一气隙中的每个第一气隙在第二方向上延伸，位线中的每条位线在第二方向上延伸，第二气隙中的每个第二气隙在第三方向上延伸，并且字线中的每条字线在第三方向上延伸。第一方向垂直于第二方向，并且第二方向垂直于第三方向。

在一些实施方式中，第一气隙中的至少一个第一气隙在第一方向上延伸到半导体本体。

在一些实施方式中，第一气隙中的至少一个第一气隙和第二气隙中的一个第二气隙是互连的。

在一些实施方式中，存储单元中的每个存储单元还包括耦合到半导体本体的第二端的存储结构。

在一些实施方式中，存储装置还包括远离垂直晶体管的耦合到存储结构的衬底。

在一些实施方式中，半导体本体包括单晶半导体材料。

在一些实施方式中，存储装置还包括第一接触层。第一接触层中的每个第一接触层位于对应的字线与对应的栅极结构之间。

在一些实施方式中，存储装置还包括第二接触层。第二接触层中的每个第二接触层位于对应的位线和对应的半导体本体之间。

在一些实施方式中，存储装置还包括第一电介质层。第一电介质层的至少一部分包封对应的第一气隙或对应的第二气隙中的至少一个。

在一些实施方式中，存储装置还包括第一电介质层。第一电介质层的至少一部分位于相邻存储单元的两个相邻半导体本体之间。

在一些实施方式中，存储装置还包括第二电介质层。每两条相邻的字线耦合到对应的第二电介质层。

在一些实施方式中，第一电介质层和第二电介质层包括不同的材料。

在另一方面，一种用于制造存储装置的方法包括：去除半导体衬底的一部分以在第一方向和第二方向上形成第一沟槽，用第一电介质材料填充第一沟槽以形成第一电介质层，在第一方向和第三方向上形成第二沟槽以形成半导体本体，用第一牺牲材料填充第二沟槽以形成第一牺牲层，去除第一组第一牺牲层以形成第三沟槽，在第三沟槽中形成第一金属材料以形成字线，形成第四沟槽，通过第四沟槽去除第二组第一牺牲层以形成第五沟槽，以及填充第一电介质材料以在第四沟槽中形成第一气隙并在第五沟槽中形成第二气隙。第一方向垂直于第二方向，并且第二方向垂直于第三方向。第四沟槽中的每个第四沟槽位于相邻位线之间。

在一些实施方式中，该方法还包括填充第二电介质材料以在第三沟槽的底部中形成第二电介质层。

在一些实施方式中，在第三沟槽中形成第一金属材料以形成字线包括在第三沟槽中的第二电介质层上形成第一金属材料以形成牺牲字线，以及去除牺牲字线中的每条牺牲字线的一部分以形成两条对应的字线。

在一些实施方式中，去除牺牲字线中的每条牺牲字线的一部分以形成两条对应的字线包括施加干法蚀刻直到第三沟槽的底部中的第二电介质层。

在一些实施方式中，第一组第一牺牲层和第二组第一牺牲层间隔布置。

在一些实施方式中，第一牺牲层包括碳。

在一些实施方式中，去除第一组第一牺牲层以形成第三沟槽或去除第二组第一牺牲层以形成第四沟槽包括施加热处理来去除第一牺牲层。

在一些实施方式中，第三沟槽中的每个第三沟槽具有比第四沟槽中的每个第四沟槽更大的宽度。

在一些实施方式中，形成第四沟槽包括：去除第一电介质层的一部分以暴露第二组第一牺牲层。

在一些实施方式中，填充第一电介质材料，以在同一工艺期间在第五沟槽中形成第一气隙并且在第四沟槽中形成第二气隙。

在一些实施方式中，该方法还包括：去除半导体本体的一部分以形成第六沟槽，以及在第六沟槽中沉积第二金属材料以形成位线。

在又一方面，一种存储器系统包括存储装置以及耦合到存储装置的存储器控制器。该存储装置包括存储单元的阵列、耦合到存储单元的位线、第一气隙和第二气隙。存储单元中的每个存储单元包括垂直晶体管。垂直晶体管包括在第一方向上延伸的半导体本体。位线中的每条位线连接到半导体本体的第一端。第一气隙中的至少一个第一气隙位于相邻位线之间。第二气隙中的至少一个第二气隙位于相邻存储单元的相邻半导体本体之间。

附图说明

附图被并入本文并形成说明书的一部分，附图示出了本公开的各方面，并且与描述一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1A示出了根据本公开的一些方面的存储装置的横截面的示意图。

图1B示出了根据本公开的一些方面的另一存储装置的横截面的示意图。

图2示出了根据本公开的一些方面的包括外围电路和均具有垂直晶体管的存储单元的阵列的存储装置的示意图。

图3示出了根据本公开的一些方面的包括外围电路和动态随机存取存储器(DRAM)单元的阵列的存储装置的示意性电路图。

图4A示出了根据本公开的一些方面的存储装置的平面图的示意图。

图4B和图4C示出了根据本公开的一些方面的存储装置的横截面的示意图。

图5A-5O示出了根据本公开的一些方面的用于形成包括垂直晶体管的存储装置的制造工艺。

图6示出了根据本公开的一些方面的用于形成存储装置的方法的流程图。

图7示出了根据本公开的一些方面的具有存储装置的示例系统的框图。

将参考附图描述本公开。

具体实施方式

尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。

通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。

应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。

此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个(或多个)元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。

如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料制成。

如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连接入(过孔)触点)和一个或多个电介质层。

晶体管被用作一些存储装置的存储单元中的开关或选择装置，所述存储装置例如动态随机存取存储器(DRAM)、相变存储器(PCM)和铁电随机存取存储器(FRAM)。然而，现有存储单元中常用的平面晶体管通常具有水平结构，在衬底中具有掩埋字线，并且在衬底上方具有位线。由于平面晶体管的源极和漏极横向设置在不同的位置处，这增加了晶体管所占用的面积。平面晶体管的设计还使耦合到存储单元的互连结构(例如字线和位线)的布置复杂化，例如，限制了字线和/或位线的间距，从而增加了制造复杂性并降低了生产良率。此外，由于位线和存储件(例如，电容器或PCM元件)布置在平面晶体管的同一侧上(晶体管和衬底上方)，位线工艺裕量受到存储件的限制，并且位线和存储件(例如电容器)之间的耦合电容增大。随着饱和漏极电流不断增加，平面晶体管还可能遭受高漏电流，这对于存储装置的性能来说是不希望的。

另一方面，存储单元阵列和用于控制存储单元阵列的外围电路通常并排布置在同一平面中。随着存储单元的数量不断增加，为了维持相同的芯片尺寸，存储单元阵列中的部件(例如晶体管、字线和/或位线)的尺寸需要不断减小，以免显著减小存储单元阵列效率。

此外，根据一些实施方式，构建3D存储器架构可以进一步减少对相邻位线之间的附加存储节点触点(SNC)的需要。相邻位线通过电介质材料直接彼此耦合，从而增大了相邻位线之间的耦合电容。这些增大的耦合电容可以减少读取操作期间的感测裕量并且还减少存储单元的保留时间。而且，相邻的半导体本体经由电介质材料直接彼此耦合，从而增大了相邻晶体管的相邻半导体本体之间的耦合电容。这些增大的耦合电容还可能减少读取操作期间的感测裕量并减少存储单元的保留时间。

为了解决一个或多个前述问题，本公开引入了一种解决方案，其中垂直晶体管代替平面晶体管作为存储装置(例如，DRAM、PCM和FRAM)的存储单元阵列中的开关和选择装置。与平面晶体管相比，垂直布置的晶体管(例如，在平面图中漏极和源极重叠)可以减少晶体管的面积并简化互连结构的布局，例如字线和位线的金属布线，这可以降低制造复杂性并提高良率。例如，可以减小字线和/或位线的间距以便于制造。晶体管的垂直结构还允许位线和存储件(例如电容器)在垂直方向上布置在晶体管的相对侧上(例如，一个在晶体管上方，一个在晶体管下方)，使得可以增加位线的工艺裕量并且可以减小位线与存储件之间的耦合电容。

根据本公开的一些方面，气隙在不同方向上形成在相邻位线和半导体本体之间。这些气隙可以减少相邻位线和半导体本体之间的耦合电容，从而增加读取操作期间的感测裕量并增加存储单元的保留时间。根据本公开的一些方面，制造工艺在形成位线期间利用自对准技术来形成用于气隙的沟槽，从而降低了在相邻位线之间形成气隙的复杂性。根据本公开的一些方面，制造工艺还在单个工艺中利用相邻位线之间和相邻半导体本体之间的气隙，从而降低形成气隙的复杂性。

图1A示出了根据本公开的一些方面的存储装置100的横截面的示意图。存储装置100代表键合芯片的示例。存储装置100的部件(例如，存储单元阵列和外围电路)可以单独形成在不同的衬底上，并且然后被接合以形成键合芯片。存储装置100可以包括第一半导体结构102，第一半导体结构102包括存储单元阵列的外围电路。存储装置100还可以包括包含存储单元阵列的第二半导体结构104。外围电路(也称为控制和感测电路)可以包括用于促进存储单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压基准、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。根据一些实施方式，第一半导体结构102中的外围电路使用例如可以通过逻辑工艺(例如，90nm、65nm、60nm、45nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)实施的互补金属氧化物半导体(CMOS)技术。

如图1A所示，存储装置100还可以包括第二半导体结构104，第二半导体结构104包括可以使用晶体管作为开关和选择装置的存储单元的阵列(存储单元阵列)。在一些实施方式中，存储单元阵列包括DRAM单元的阵列。为了便于描述，可以使用DRAM单元阵列作为示例来描述本公开中的存储单元阵列。但应当理解，存储单元阵列不限于DRAM单元阵列，并且可以包括任何其他合适类型的可以使用晶体管作为开关和选择装置的存储单元阵列，例如PCM单元阵列、静态随机存取存储器(SRAM)单元阵列、FRAM单元阵列、电阻式存储单元阵列、磁存储单元阵列、自旋转移矩(STT)存储单元阵列(仅举几例)或其任何组合。

第二半导体结构104可以是DRAM装置，其中以DRAM单元的阵列的形式提供存储单元。在一些实施方式中，每个DRAM单元包括用于将一位数据作为正电荷或负电荷存储的电容器以及控制(例如，开关和选择)对其的访问的一个或多个晶体管(也称为通过晶体管)。在一些实施方式中，每个DRAM单元是一个晶体管、一个电容器(1T1C)单元。由于晶体管总是泄漏少量电荷，因此电容器会缓慢放电，导致存储在其中的信息耗尽。因此，根据一些实施方式，必须例如通过第一半导体结构102中的外围电路来刷新DRAM单元以保留数据。

如图1A所示，存储装置100还包括垂直地(在垂直方向上，例如图1A中的Z方向)位于第一半导体结构102和第二半导体结构104之间的键合界面106。如下文详细描述的，第一半导体结构102和第二半导体结构104可以单独地制造(并且在一些实施方式中并行地制造)，使得制造第一和第二半导体结构102和104中的一个的热预算不限制制造第一和第二半导体结构102和104中的另一个的工艺。此外，可以通过键合界面106形成大量互连(例如，键合触点)，以在第一半导体结构102和第二半导体结构104之间形成直接、短距离(例如，微米级)电连接，其与诸如印刷电路板(PCB)的电路板上的长距离(例如毫米或厘米级)芯片到芯片数据总线相反，从而消除了芯片接口延迟并以降低的功耗实现了高速I/O吞吐量。第二半导体结构104中的存储单元阵列与第一半导体结构102中的外围电路之间的数据传输可以通过跨键合界面106的互连(例如，键合触点)来执行。通过垂直集成第一和第二半导体结构102和104，芯片尺寸可以减小，并且存储单元密度可以增加。

应当理解，堆叠的第一半导体结构102和第二半导体结构104的相对位置不受限制。图1B示出了根据一些实施方式的另一示例存储装置101的横截面的示意图。在图1A的存储装置100中，包括存储单元阵列的第二半导体结构104位于包括外围电路的第一半导体结构102上方，与图1A中的存储装置100不同，在图1B的存储装置101中，包括外围电路的第一半导体结构102位于包括存储单元阵列的第二半导体结构104上方。然而，根据一些实施方式，键合界面106垂直地形成在存储装置101中的第一半导体结构102和第二半导体结构104之间，并且第一半导体结构102和第二半导体结构104通过键合(例如，混合键合)而垂直地接合。混合键合，也称为“金属/电介质混合键合”，是一种直接键合技术(例如，在表面之间形成键合，而不使用中间层，例如焊料或粘合剂)，并且可以同时获得金属-金属(例如，铜-到-铜)键合和电介质-电介质(例如，氧化硅-到-氧化硅)键合。第二半导体结构104中的存储单元阵列与第一半导体结构102中的外围电路之间的数据传输可以通过跨键合界面106的互连(例如，键合触点)来执行。

注意，图1A和图1B中包括X、Y和Z轴以进一步示出存储装置100和101中的部件的空间关系。存储装置的衬底包括在X-Y平面中横向延伸的两个横向表面：在晶片的正面上的顶表面，在其上可以形成半导体装置，以及在晶片的与正面相对的背面上的底表面。Z轴垂直于X轴和Y轴。如本文所使用的，当衬底在Z方向(垂直于X-Y平面的垂直方向)上位于存储装置的最低平面中时，在Z方向上存储装置的一个部件(例如，层或装置)是在另一个部件(例如，层或装置)“上”、“上方”还是“下方”是相对于存储装置的衬底确定的。贯穿本公开应用用于描述空间关系的相同概念。

图2示出了根据本公开的一些方面的包括外围电路和均具有垂直晶体管的存储单元的阵列的存储装置200的示意图。存储装置200可以包括存储单元阵列201和耦合到存储单元阵列201的外围电路202。存储装置200可以是或者包括半导体装置或半导体阵列晶片。在一些实施方式中，存储单元阵列201被包括在半导体装置或半导体阵列晶片中。存储装置100和101可以是其中存储单元阵列201和外围电路202可以分别包括在第二半导体结构104和第一半导体结构102中的存储装置200的示例。存储单元阵列201可以是半导体装置或半导体阵列晶片。存储单元阵列201可以是任何合适的存储单元阵列，其中每个存储单元208包括垂直晶体管210和耦合到垂直晶体管210的存储件212。在一些实施方式中，存储单元阵列201是DRAM单元阵列，并且存储件212是用于存储电荷作为由相应DRAM单元存储的二进制信息的电容器。在一些实施方式中，存储单元阵列201是PCM单元阵列，并且存储件212是PCM元件(例如，包括硫属化物合金)，用于基于PCM元件在非晶相和结晶相中的不同电阻率来存储相应PCM单元的二进制信息。在一些实施方式中，存储单元阵列201是FRAM单元阵列，并且存储件212是铁电电容器，用于基于外部电场下铁电材料的两个极化状态之间的切换来存储相应FRAM单元的二进制信息。

如图2所示，存储单元208可以布置成具有行和列的二维(2D)阵列。存储装置200可以包括耦合外围电路202和存储单元阵列201的字线204以及耦合外围电路202和存储单元阵列201的位线206，字线204用于控制位于行中的存储单元208中的垂直晶体管210的开关，位线206用于向位于列中的存储单元208发送数据和/或从位于列中的存储单元208接收数据。也就是说，每条字线204耦合到相应行的存储单元208，并且每条位线耦合到相应列的存储单元208。

与本公开的范围一致，诸如垂直金属氧化物半导体场效应晶体管(MOSFET)的垂直晶体管210可以代替平面晶体管作为存储单元208的通过晶体管，以减少由通过晶体管所占用的面积、耦合电容以及互连布线复杂性，如下面详细描述的。如图2所示，在一些实施方式中，与有源区形成在衬底中的平面晶体管不同，垂直晶体管210包括在衬底(未示出)上方垂直(在Z方向上)延伸的半导体本体214。也就是说，半导体本体214可以在衬底的顶表面上方延伸，以允许不仅在半导体本体214的顶表面处而且在其一个或多个侧表面处形成沟道。如图2所示，例如，半导体本体214可以具有长方体形状以暴露其四个侧面。应当理解，半导体本体214可以具有任何合适的3D形状，例如多面体形状或圆柱体形状。也就是说，半导体本体214在平面图中(例如，在X-Y平面中)的横截面可以具有正方形形状、矩形形状(或梯形形状)、圆形(或椭圆形形状)、或任何其他合适的形状。应当理解，与本公开的范围一致，对于在平面图中具有圆形或椭圆形形状的横截面的半导体本体，半导体本体仍然可以被认为具有多个侧面，使得栅极结构与半导体本体的多于一侧接触。如下文关于制造工艺所述，半导体本体214可以由衬底形成(例如，通过蚀刻或外延)，并且因此具有与衬底(例如，硅衬底)相同的半导体材料(例如，单晶硅)。

如图2所示，垂直晶体管210还可以包括与半导体本体214的一侧或多侧接触(例如，在有源区的(一个或多个)侧表面的一个或多个平面中)的栅极结构216。换句话说，垂直晶体管210的有源区(例如，半导体本体214)可以至少部分地被栅极结构216包围。栅极结构216可以包括在半导体本体214的一侧或多侧之上(例如，与半导体本体214的四个侧表面接触)的栅极电介质218，如图2所示。栅极结构216还可以包括在栅极电介质218之上并与其接触的栅电极220。栅极电介质218可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，栅极电介质218可以包括氧化硅，其是栅极氧化物的一种形式。栅电极220可以包括任何合适的导电材料，例如多晶硅、金属(例如，钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。例如，栅电极220可以包括掺杂多晶硅，其是栅极多晶硅的一种形式。在一些实施方式中，栅电极220包括多个导电层，例如TiN层之上的W层。应当理解，在一些示例中，栅电极220和字线204可以是连续的导电结构。换句话说，栅电极220可以被视为字线204的形成栅极结构216的部分，或者字线204可以被视为栅电极220的要耦合到外围电路202的延伸部。

如图2所示，垂直晶体管210还可以包括在垂直方向(Z方向)上分别形成在半导体本体214的两端处的一对源极和漏极(S/D，掺杂区，又名源电极和漏电极)。源极和漏极可以掺杂有任何合适的P型掺杂剂，例如硼(B)或镓(Ga)，或者任何合适的N型掺杂剂，例如磷(P)或砷(As)。源极和漏极可以在垂直方向(Z方向)上被栅极结构216分隔开。换句话说，栅极结构216垂直地形成在源极和漏极之间。结果，当施加到栅极结构216的栅电极220的栅极电压高于垂直晶体管210的阈值电压时，垂直晶体管210的一个或多个沟道(未示出)可以形成在垂直位于源极和漏极之间的半导体本体214中。即，根据一些实施方式，垂直晶体管210的每个沟道也形成在半导体本体214沿其延伸的垂直方向上。

在一些实施方式中，如图2所示，垂直晶体管210是多栅极晶体管。也就是说，栅极结构216可以与半导体本体214的多于一侧(例如，图2中的四侧)接触以形成多于一个栅极，使得在操作中可以在源极和漏极之间形成多于一个沟道。即，与仅包括单个平面栅极(并导致单个平面沟道)的平面晶体管不同，由于半导体本体214的3D结构和围绕半导体本体214的多个侧面的栅极结构216，图2所示的垂直晶体管210可以在半导体本体214的多个侧面上包括多个垂直栅极。结果，与平面晶体管相比，图2所示的垂直晶体管210可以有更大的栅极控制面积，从而以更小的亚阈值摆幅实现更好的沟道控制。由于沟道完全耗尽，垂直晶体管210的漏电流(Ioff)也可以显著减小。如下文详细描述的，多栅极垂直晶体管可以包括双栅极垂直晶体管(例如，双侧栅极垂直晶体管)、三栅极垂直晶体管(例如，三侧栅极垂直晶体管)和GAA垂直晶体管。

应当理解，虽然垂直晶体管210在图2中被示为多栅极晶体管，但是本文公开的垂直晶体管也可以包括如下详细描述的单栅极晶体管。也就是说，栅极结构216可以与半导体本体214的单侧接触，例如，以实现增加晶体管和存储单元密度的目的。还应当理解，虽然栅极电介质218被示出为与相邻垂直晶体管(未示出)的其他栅极电介质分隔开(单独的结构)，但是栅极电介质218可以是具有垂直晶体管的多个栅极电介质的连续电介质层的部分。

在平面晶体管和一些横向多栅极晶体管(例如，FinFET)中，有源区(例如，半导体本体(例如，鳍))横向延伸(在X-Y平面中)，并且源极和漏极设置在同一横向平面(X-Y平面)中的不同位置处。相反，根据一些实施方式，在垂直晶体管210中，半导体本体214垂直延伸(在Z方向上)，并且源极和漏极设置在不同的横向平面中。在一些实施方式中，源极和漏极在垂直方向(Z方向)上分别形成在半导体本体214的两端处，从而在平面图中是重叠的。结果，与平面晶体管和横向多栅极晶体管相比，可以减小垂直晶体管210所占用的面积(在X-Y平面中)。而且，由于互连可以被布线在不同的平面中，也可以简化耦合到垂直晶体管210的金属布线。例如，位线206和存储件212可以形成在垂直晶体管210的相对侧上。在一个示例中，位线206可以耦合到位于半导体本体214的上端处的源极或漏极，而存储件212可以耦合到位于半导体本体214的下端处的另一个源极或漏极。

如图2所示，存储件212可以耦合到垂直晶体管210的源极或漏极。存储件212可以包括能够存储二进制数据(例如，0和1)的任何装置，包括但不限于用于DRAM单元和FRAM单元的电容器，以及用于PCM单元的PCM元件。在一些实施方式中，垂直晶体管210控制耦合到垂直晶体管210的相应存储件212的选择和/或状态切换。

图3示出了根据本公开的一些方面的包括外围电路和均具有垂直晶体管的存储单元的阵列的存储装置200的示意图。在一些实施方式中，如图3所示，每个存储单元208是包括晶体管304(例如，使用图2中的垂直晶体管210实施)和电容器306(例如，图2中的存储件212的示例)的DRAM单元302。晶体管304的栅极(例如，对应于栅电极220)可以耦合到字线204，晶体管304的源极和漏极之一可以耦合到位线206，晶体管304的源极和漏极中的另一个可以耦合到电容器306的一个电极，并且电容器306的另一个电极可以耦合到地。

图4A示出了根据本公开的一些方面的存储装置400的平面图的示意图。图4B和图4C示出了根据本公开的一些方面的存储装置的横截面的示意图。特别地，图4B示出了图4A所示的存储装置沿AA平面的横截面的示意图。图4C示出了如图4B所示的存储装置沿BB平面的横截面的示意图。

如图4A所示，存储装置400包括形成在包括存储单元阵列的第二半导体结构421(例如，图1中的第二半导体结构104)中的存储单元(例如，图2中的存储单元208)的阵列。存储单元中的每个存储单元包括垂直晶体管(例如，图2中的垂直晶体管210)和在第一方向(例如，垂直方向或Z方向)上耦合到垂直晶体管的存储结构(例如，图2中的存储件212)。垂直晶体管包括在第一方向上延伸的半导体本体401(例如，图2中的半导体本体214)和与半导体本体401的第一侧接触的栅极结构(例如，图2中的栅极结构216)。如上所述，栅极结构可以与半导体本体的多于一侧(例如，图2中的四侧)接触以形成多于一个的栅极，使得在操作中可以在源极和漏极之间形成多于一个的沟道。

存储装置400还可以包括耦合到存储单元的位线(例如，第一位线4031和第二位线4033)。每条位线电连接到半导体本体的第一端(例如，在朝向存储件的相反方向上)。半导体本体的第一端例如可以是半导体本体的源极端。存储装置400可以包括第一气隙4111和第二气隙4113。第一气隙4111中的至少一个位于沿X方向的相邻位线(例如，第一位线4031和第二位线4033)之间。如上所述，相邻位线之间的这些气隙可以减小相邻位线之间的耦合电容，从而增加读取操作期间的感测裕量并增加存储单元的保留时间。位线可以包括任何合适的导电材料，例如多晶硅、金属(例如，钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。例如，位线可以包括钨。第二气隙4113中的至少一个位于沿Y方向的相邻半导体本体(例如，半导体本体401)之间。如上所述，相邻半导体本体之间的这些气隙可以减小相邻半导体本体之间的耦合电容，从而增加读取操作期间的感测裕量并且增加存储单元的保留时间。

存储装置400还可以包括耦合到存储单元的字线405。每条字线405电连接到与半导体本体401的第一侧接触的栅极结构(例如，图2中的栅极结构216)。在一些实施方式中，如图4A所示，第一气隙4111中的每一个在第二方向(例如，Y方向)上延伸。每条位线(例如，第一位线4031和第二位线4033)在第二方向上延伸。第二气隙4113中的每一个在第三方向(例如，X方向)上延伸。每条字线405在第三方向(例如，X方向)上延伸。第一方向垂直于第二方向，并且第二方向垂直于第三方向。字线可以包括任何合适的导电材料，例如多晶硅、金属(例如，钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。例如，字线可以包括氮化钛。

存储装置400还可以包括第一电介质层413。如图4B所示，第一电介质层413的至少一部分位于相邻位线之间，并且第一气隙4111中的至少一个被第一电介质层413的一部分包封。也就是说，第一电介质层413的一些部分可以包封第一气隙4111，而第一电介质层413的一些部分可以在第一气隙4111的顶部或侧面上具有开口。在一些实施方式中，第一气隙4111至少部分地被第一电介质层413包围。在一些实施方式中，第一气隙4111可以在第一方向(例如，Z方向)上延伸与位线相同或相似的深度。在一些实施方式中，第一气隙4111可以进一步在第一方向(例如，Z方向)上延伸到半导体本体401的相同或相似的深度，使得第一气隙4111可以沿X方向位于相邻的半导体本体401之间。在一些实施方式中，第一气隙4111中的至少一个可以互连到第二气隙4113中的至少一个。在一些实施方式中，第一气隙4111中的至少一个和第二气隙4113中的至少一个可以至少部分地被第一电介质层413分隔开。

如图4C所示，第一电介质层413的至少一部分位于相邻的半导体本体之间，并且第二气隙4113中的至少一个被第一电介质层413的一部分包封。在一些实施方式中，第二气隙4113至少部分地被第一电介质层413包围。在一些实施方式中，第二气隙4113可以在第一方向(例如，Z方向)上在半导体本体401之间延伸，使得第二气隙4113可以具有与半导体本体401相同或相似的高度。在一些实施方式中，第一电介质层413可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，第一电介质层413可以包括氧化硅。

如图4B和图4C所示，存储装置400还可以包括位线触点409。位线触点409中的每一个位于每条位线(例如，第一位线4031和第二位线4033)和对应的半导体本体401之间。位线触点409可以包括任何合适的导电材料，例如多晶硅、金属(例如钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。例如，位线触点409可以包括掺杂多晶硅。在一些实施方式中，位线触点409可以包括金属硅化物。在一些实施方式中，位线触点409用于减小位线和半导体本体之间的接触电阻。

如图4B和图4C所示，存储装置400可以包括字线405。两条相邻的字线405位于相邻的半导体本体401之间。字线405可以至少部分地被第一电介质层413的一部分包围。如图4B和图4C所示，存储装置400还可以包括耦合到字线405的第二电介质层417。在一些实施方式中，第二电介质层417中的每一个耦合到两条相邻的字线405并且在相邻的半导体本体401之间。在一些实施方式中，第二电介质层417可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，第二电介质层417可以包括与第一电介质层413的材料不同的任何合适的电介质材料。例如，第二电介质层417可以包括氮化硅。

如图4C所示，存储装置400还可以包括存储件407(例如，图2中的存储件212)。存储件407中的每一个耦合到对应的半导体本体401的第二端(沿Z方向与半导体本体401的第一端相对)。半导体本体的第二端例如可以是半导体本体的漏极端。在一些实施方式中，存储件407中的每一个经由存储件触点415耦合到对应的半导体本体401的第二端。

如图4C所示，存储装置400包括第一半导体结构423(例如，图1中的第一半导体结构102)，其包括耦合到第二半导体结构421的存储单元阵列的外围电路。可以在第一半导体结构423和第二半导体结构421之间形成键合界面。在一些实施方式中，键合界面可以是第二半导体结构421中的存储单元阵列与第一半导体结构423中的外围电路之间的边界。

图5A-5O示出了根据本公开的一些方面的用于形成包括垂直晶体管的存储装置的制造工艺。图6示出了根据本公开的一些方面的用于形成存储装置的方法的流程图。为了更好地描述本公开的目的，将一起讨论图5A-5O中的存储装置和图6中的方法600。应当理解，方法600中所示的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图5A-5O和图6中的方法600中所示的顺序不同的顺序执行。

参考图6，方法600开始于操作602，其中提供第一半导体衬底，在第一半导体衬底中沿第一方向形成第一沟槽，并且沉积第一电介质材料以填充第一沟槽，以在第一沟槽的底表面和侧壁上形成第一电介质层。在一些实施方式中，沉积第一电介质材料以填充第一沟槽，以形成填充第一沟槽的第一电介质层。如图5A所示，去除第一半导体衬底521的一部分以在第一方向(例如，Z方向)上形成第一沟槽531。此后形成牺牲半导体本体5011。第一沟槽531可以在第二方向(例如，Y方向)和第一方向(例如，Z方向)上延伸。接下来，沉积第一电介质材料以在第一沟槽531的底表面和侧壁上形成第一电介质层5411，并且还在牺牲半导体本体5011的第一端和侧表面上形成第一电介质层5411。

接下来，如图5B所示，进一步沉积第一电介质材料以填充第一沟槽531。在一些实施方式中，可以施加蚀刻工艺(例如，化学机械抛光(CMP))以暴露牺牲半导体本体5011的第一端。

在沿第二方向(例如，Y方向)形成并填充第一沟槽531的处理之后，参考图6，方法600进行到操作604，其中在第三方向上形成第二沟槽，并且在第二沟槽中沉积并填充第一牺牲材料以形成第一牺牲层。如图5C所示，在牺牲半导体本体5011中沿第三方向(例如，X方向)和第一方向(例如，Z方向)形成第二沟槽533，以形成半导体本体501。接下来，在一些实施方式中，沉积第一电介质材料以在第二沟槽533的底表面和侧壁上形成第一电介质层5411，并且还在半导体本体501的第一端和侧表面上形成第一电介质层5411。在一些实施方式中，可以省略第一电介质层5411的形成。接下来，沉积第一牺牲材料并将其填充在第二沟槽533中，以在第一电介质层5411之上形成第一牺牲层551。接下来，在一些实施方式中，如图5D所示，用硬掩模(例如光刻胶层)覆盖第一组第一牺牲层5513，并稍微去除第二组第一牺牲层5511以形成第一孔。之后，进一步沉积第一电介质材料以在第一孔中形成第一电介质层5411。可以施加另一蚀刻工艺(例如，CMP)以暴露半导体本体501的第一端。第一组第一牺牲层5513和第二组第一牺牲层5511沿着第二方向(例如，Y方向)间隔布置。注意，随后去除第一组第一牺牲层5513以形成字线，并且随后去除第二组第一牺牲层5511以形成气隙。这些将在稍后进一步详细讨论。在一些实施方式中，第一牺牲层的材料包括碳或其他合适的材料，其可以通过施加热处理(例如，烧毁材料的高温工艺)来去除。

接下来，参考图6，方法600进行到操作606，其中去除第一组第一牺牲层以形成第三沟槽，并且在第三沟槽的底部中沉积第二电介质材料以形成第二电介质层。如图5E所示，去除第一组第一牺牲层5513以形成第三沟槽535。在第三沟槽535的底部中沉积第二电介质材料以形成第二电介质层517。注意，可以有多种方式来形成第三沟槽，并且不限于本申请中公开的工艺。例如，在一些实施方式中，如图5C所示，可以用硬掩模覆盖第二组第一牺牲层5511，并且去除第一组第一牺牲层5513以形成第三沟槽。通过使用该工艺，第二组第一牺牲层5511不会被轻微去除以形成第一孔。并且还可以省略在第一孔中进一步沉积第一材料以在第一孔中形成第一电介质层5411的工艺。

接下来，参考图6，方法600进行到操作608，其中在第三沟槽中形成第一金属材料以在第二电介质层上形成字线层。如图5E所示，沿着第二电介质层517的顶表面、第一电介质层5411和半导体本体501的侧壁、以及半导体本体501的第一端沉积牺牲字线层5051。接下来，施加蚀刻工艺(例如，干法蚀刻工艺)以穿透(例如，穿通)牺牲字线层5051，以暴露出第二电介质层517的顶表面的一部分。接下来，如图5F所示，可以施加另一蚀刻工艺来去除第一电介质层5411的侧壁的一部分(例如，靠近侧壁的顶侧)上的牺牲字线层5051、以及半导体本体501的第一端，并且在此后形成字线505。

接下来，如图5G所示，存储件触点515形成为与半导体本体501的第二端(例如，半导体本体501的漏极端)接触，并且存储件507形成在存储件触点515上。

接下来，如图5G所示，形成第二半导体衬底523并将其耦合到第一半导体衬底521。第二半导体衬底523可以用于形成包括存储单元阵列的外围电路的第一半导体结构102，如图1所示。在一些实施方式中，第一电介质材料沉积在存储件507上以形成中间层。并且，在形成存储件507之后，可以通过中间层键合第二半导体衬底523(例如，载体衬底)。接下来，如图5H所示，在键合到载体衬底之后，第一半导体衬底521被减薄以暴露第一电介质层5411和第二电介质层517(图5H中未示出)以及半导体本体501。在一些实施方式中，第二半导体衬底523可以仅是临时载体衬底，并且如图1所示，包括存储单元阵列的外围电路的第一半导体结构102可以通过在形成位线之后键合至第一半导体衬底521的位线侧来形成。

接下来，参考图6，方法600进行到操作610，其中去除半导体本体的一部分以形成第六沟槽，在这些第六沟槽中沉积第二金属材料以形成位线层，并且去除第一电介质层的一部分以在相邻位线层之间形成第四沟槽。如图5I和图5J所示，去除半导体本体501的一部分以形成第六沟槽538，在第六沟槽538中沉积第二金属材料以形成位线层(例如，第一位线层5031和第二位线层5033)，并且去除第一电介质层5411的一部分以在相邻位线层之间形成第四沟槽537。在一些实施方式中，位线触点509形成在位线层(例如，第一位线层5031和第二位线层5033)与半导体本体501之间的第六沟槽538中。在沉积位线层之后，可以施加例如CMP的另一蚀刻工艺来去除第一电介质层5411之上的附加的第二金属材料。将第一电介质层5411的部分去除至与位线层和/或位线触点相同或相似的预定高度。也就是说，第四沟槽537形成在相邻位线层之间并且具有与位线层和/或位线触点的高度相同或相似的高度。第四沟槽537可以像位线层那样在第二方向(例如，Y方向)上延伸；它们还延伸穿过第二方向以连接到第一牺牲层。在一些实施方式中，第三沟槽535中的每一个具有比第四沟槽537中的每一个更大的宽度。注意，存在多种形成位线层的方法，并且不限于本申请中公开的工艺。例如，在一些实施方式中，如图5H所示，在不形成如上所述的第六沟槽的情况下，在半导体本体501和第一电介质层5411上沉积第二金属材料，并且去除第二金属材料的沉积在第一电介质层5411上的部分，以在半导体本体501上形成位线层。在另一个示例中，如图5H所示，在不形成如上所述的第六沟槽的情况下，在半导体本体501和第一电介质层5411上沉积第二金属材料，并且可以施加热处理(例如，快速热处理)，使得第二金属材料与半导体本体501的一部分(例如，顶部部分)接触的一部分与半导体本体501的该部分发生反应，以形成位线触点509。然后，去除沉积在第一电介质层5411上的第二金属材料的部分以在位线触点509和半导体本体501上形成位线层。

接下来，参考图6，方法600开始于操作612，其中经由第四沟槽去除第二组第一牺牲层以形成第五沟槽。图5K示出了如图5J所示的存储装置沿CC平面的横截面的示意图。图5L示出了如图5J所示的存储装置沿DD平面的横截面的示意图。如图5K和图5L所示，通过第四沟槽537去除第二组第一牺牲层5511(如图5G所示)以形成第五沟槽539。如上所述，第四沟槽537可以与位线层一样在第二方向(例如，Y方向)上延伸，它们连接到第二组第一牺牲层5511。因此，可以通过经由第四沟槽537施加的蚀刻工艺来形成第五沟槽539。在一些实施方式中，如上所述，由于第一牺牲层的材料可以包括碳或可以通过施加热处理(例如，烧掉材料的高温处理)去除的其他合适的材料，因而可以经由第四沟槽537施加热处理，以通过烧掉第二组第一牺牲层5511来形成第五沟槽539。第五沟槽539可以与字线层一样在第三方向(例如，X方向)上延伸。

接下来，参考图6，方法600进行到操作614，其中沉积第一电介质材料以在第四沟槽中形成第一气隙并且在第五沟槽中形成第二气隙。图5M示出了存储装置沿X方向的横截面的示意图。并且图5L示出了如图5M所示的存储装置沿EE平面(例如，Y方向)的横截面的示意图。如图5M和图5N所示，沉积第一电介质材料以在相邻位线层(例如，第一位线层5031和第二位线层5033)之间形成第一气隙5111以及在相邻半导体本体501之间形成第二气隙5113。第一气隙5111可以像位线层一样在第二方向(例如，Y方向)上延伸，而第二气隙5113可以像字线层一样在第三方向(例如，X方向)上延伸。在一些实施方式中，第一气隙5111和第二气隙5113互连。第一气隙5111和/或第二气隙5113的至少一部分被第一电介质层5411包封。注意，第四沟槽的宽度大于第五沟槽的宽度。这样，当沉积第一电介质材料以形成第一气隙5111和第二气隙5113时，第二气隙5113比第一气隙5111更容易且更快地被第一电介质层5411包封。第一电介质层5411的包封可以将第一气隙5111和第二气隙5113分隔开。然而，在一些实施方式中，因为第一气隙5111和/或第二气隙5113的一些部分可能没有被很好地包封，所以第一气隙5111和第二气隙5113因此变得互连。

接下来，如图5O所示，在位线层5031上沉积第一电介质材料以形成第一氧化物层5417，然后通过第一氧化物层5417中的沟槽形成与位线层5031接触的位线引出结构5035。在一些实施方式中，第一氧化物层5417和第一电介质层5411是相同的材料(例如，第一电介质材料)。

图7示出了根据本公开的一些方面的具有存储装置的示例系统700的框图。系统700可以是移动电话、台式计算机、笔记本计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储的任何其他合适的电子装置。如图7所示，系统700可以包括主机708和具有一个或多个存储装置704和存储器控制器706的存储器系统702。主机708可以是电子装置的处理器，例如中央处理单元(CPU)，或者主机708可以是片上系统(SoC)，例如应用处理器(AP)。主机708可以被配置为向存储装置704发送数据或从存储装置704接收数据。

存储装置704可以是本文所公开的任何存储装置，例如存储装置100、101、200或400。在一些实施方式中，存储装置704包括存储单元的阵列，每个存储单元包括垂直晶体管，如上详细所述。

根据一些实施方式，存储器控制器706耦合到存储装置704和主机708并且被配置为控制存储装置704。存储器控制器706可以管理存储在存储装置704中的数据并且与主机708通信。存储器控制器706可以被配置为控制存储装置704的操作，例如读、写和刷新操作。存储器控制器706还可以被配置为管理关于存储在或将要存储在存储装置704中的数据的各种功能，包括但不限于刷新和时序控制、命令/请求转换、缓冲器和调度以及功率管理。在一些实施方式中，存储器控制器706还被配置为确定计算机系统可以使用的最大存储器容量、存储器组的数量、存储器类型和速度、存储器颗粒数据深度和数据宽度、以及其他重要参数。存储器控制器706也可以执行任何其他合适的功能。存储器控制器706可以根据特定通信协议与外部装置(例如，主机708)通信。例如，存储器控制器706可以通过各种接口协议中的至少一种与外部装置通信，例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、Firewire协议等。

具体实施方式的前述描述可以容易地修改和/或调整以用于各种应用。因此，基于本文呈现的教导和指导，这样的调整和修改旨在处于所公开的实施方式的等同物的含义和范围内。本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应仅根据所附权利要求及其等同物来限定。

Claims (26)

1.一种存储装置，包括：

存储单元的阵列，其中，所述存储单元中的每个存储单元包括垂直晶体管，其中，所述垂直晶体管包括在第一方向上延伸的半导体本体；

耦合到所述存储单元的位线，其中，所述位线中的每条位线连接到所述半导体本体的第一端；

第一气隙，其中，所述第一气隙中的至少一个第一气隙位于相邻位线之间；以及

第二气隙，其中，所述第二气隙中的至少一个第二气隙位于相邻存储单元的相邻半导体本体之间。

2.根据权利要求1所述的存储装置，还包括：

耦合到所述存储单元的字线，其中，所述字线中的每条字线连接到所述垂直晶体管的栅极结构，其中，所述栅极结构与所述半导体本体的第一侧接触。

3.根据权利要求2所述的存储装置，其中：

所述第一气隙中的每个第一气隙在第二方向上延伸；

所述位线中的每条位线在所述第二方向上延伸；

所述第二气隙中的每个第二气隙在第三方向上延伸；并且

所述字线中的每条字线在所述第三方向上延伸，并且其中，所述第一方向垂直于所述第二方向，并且所述第二方向垂直于所述第三方向。

4.根据权利要求3所述的存储装置，其中，所述第一气隙中的至少一个第一气隙在所述第一方向上延伸到所述半导体本体。

5.根据权利要求1所述的存储装置，其中，所述第一气隙中的至少一个第一气隙和所述第二气隙中的一个第二气隙互连。

6.根据权利要求1所述的存储装置，其中，所述存储单元中的每个存储单元还包括：

耦合到所述半导体本体的第二端的存储结构。

7.根据权利要求6所述的存储装置，还包括：

远离所述垂直晶体管的耦合到所述存储结构的衬底。

8.根据权利要求1所述的存储装置，其中，所述半导体本体包括单晶半导体材料。

9.根据权利要求2所述的存储装置，还包括：

第一接触层，其中，所述第一接触层中的每个第一接触层位于对应的字线与对应的栅极结构之间。

10.根据权利要求1所述的存储装置，还包括：

第二接触层，其中，所述第二接触层中的每个第二接触层位于对应的位线和对应的半导体本体之间。

11.根据权利要求1所述的存储装置，还包括：

第一电介质层，其中，所述第一电介质层的至少一部分包封对应的第一气隙或对应的第二气隙中的至少一个。

12.根据权利要求1所述的存储装置，还包括：

第一电介质层，其中，所述第一电介质层的至少一部分位于相邻存储单元的两个相邻半导体本体之间。

13.根据权利要求2所述的存储装置，还包括：

第二电介质层，其中，每两条相邻的字线耦合到对应的第二电介质层。

14.根据权利要求13所述的存储装置，其中，所述第一电介质层和所述第二电介质层包括不同的材料。

15.一种用于制造存储装置的方法，包括：

去除半导体衬底的一部分以在第一方向和第二方向上形成第一沟槽；

用第一电介质材料填充所述第一沟槽以形成第一电介质层；

在所述第一方向和第三方向上形成第二沟槽以形成半导体本体，其中，所述第一方向垂直于所述第二方向，并且所述第二方向垂直于所述第三方向；

用第一牺牲材料填充所述第二沟槽以形成第一牺牲层；

去除第一组所述第一牺牲层以形成第三沟槽；

在所述第三沟槽中形成第一金属材料以形成字线；

形成第四沟槽，其中，所述第四沟槽中的每个第四沟槽位于相邻位线之间；

经由所述第四沟槽去除第二组所述第一牺牲层以形成第五沟槽；以及

填充所述第一电介质材料以在所述第四沟槽中形成第一气隙并且在所述第五沟槽中形成第二气隙。

16.根据权利要求15所述的方法，还包括：

填充第二电介质材料以在所述第三沟槽的底部中形成第二电介质层。

17.根据权利要求16所述的方法，其中，在所述第三沟槽中形成第一金属材料以形成字线包括：

在所述第三沟槽中的所述第二电介质层上形成所述第一金属材料，以形成牺牲字线；以及

去除所述牺牲字线中的每条牺牲字线的一部分以形成两条对应的字线。

18.根据权利要求17所述的方法，其中，去除所述牺牲字线中的每条牺牲字线的一部分以形成两条对应的字线包括：

施加干法蚀刻直到所述第三沟槽的底部中的所述第二电介质层。

19.根据权利要求15所述的方法，其中，所述第一组所述第一牺牲层和所述第二组所述第一牺牲层间隔布置。

20.根据权利要求15所述的方法，其中，所述第一牺牲层包括碳。

21.根据权利要求15所述的方法，其中，去除第一组所述第一牺牲层以形成第三沟槽或去除第二组所述第一牺牲层以形成第四沟槽包括：

施加热处理以去除所述第一牺牲层。

22.根据权利要求15所述的方法，其中，所述第三沟槽中的每个第三沟槽具有的宽度大于所述第四沟槽中的每个第四沟槽的宽度。

23.根据权利要求15所述的方法，其中，形成第四沟槽包括：去除所述第一电介质层的一部分以暴露所述第二组所述第一牺牲层。

24.根据权利要求15所述的方法，其中，填充所述第一电介质材料以在同一工艺期间在所述第五沟槽中形成第一气隙并在所述第四沟槽中形成第二气隙。

25.根据权利要求15所述的方法，还包括：

去除所述半导体本体的一部分以形成第六沟槽；以及

在所述第六沟槽中沉积第二金属材料以形成所述位线。

26.一种存储器系统，包括：

存储装置；以及

耦合到所述存储装置的存储器控制器，其中，所述存储装置包括：

存储单元的阵列，其中，所述存储单元中的每个存储单元包括垂直晶体管，其中，所述垂直晶体管包括在第一方向上延伸的半导体本体；

耦合到所述存储单元的位线，其中，所述位线中的每条位线连接到所述半导体本体的第一端；

第一气隙，其中，所述第一气隙中的至少一个第一气隙位于相邻位线之间；以及

第二气隙，其中，所述第二气隙中的至少一个第二气隙位于相邻存储单元的相邻半导体本体之间。