KR20210028306A - 반도체 장치의 레이아웃 설계 방법 - Google Patents

반도체 장치의 레이아웃 설계 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치의 레이아웃 설계 방법은, 복수의 IC(Integrated Circuit) 블록들을 포함하는 반도체 장치에서 레이아웃을 변경할 선택 IC 블록을 결정하는 단계, 상기 선택 IC 블록에 포함되는 핀 구조체들의 제1 방향에서의 간격을, 제1 간격에서 제2 간격으로 변경하는 단계, 상기 선택 IC 블록에서 상기 핀 구조체들에 연결되는 소스/드레인 영역들의 위치를 결정하는 단계, 상기 선택 IC 블록에서 상기 핀 구조체들을 분리하는 컷 영역의 위치를 결정하는 단계, 및 상기 선택 IC 블록에서 상기 소스/드레인 영역들 및 게이트 전극 중 적어도 하나에 연결되는 컨택의 위치를 결정하는 단계를 포함한다.

Description

반도체 장치의 레이아웃 설계 방법{METHOD FOR DESIGNING LAYOUT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 레이아웃 설계 방법에 관한 것이다.
반도체 장치의 집적도가 점점 증가함에 따라, 그에 대응하는 공정 기술의 개발 역시 활발히 진행되는 추세이다. 반도체 장치의 제조 방법은 순차적으로 진행되는 복수의 설계 작업들을 포함할 수 있다. 따라서 신규 공정이 개발 완료되면, 이미 설계가 완료된 반도체 장치에 신규 공정을 적용하기 위해서 설계를 변경해야 할 필요가 있다. 설계 변경은 긴 시간을 필요로 하므로, 이는 생산성을 저하시킬 뿐만 아니라 비즈니스 측면에서도 큰 손해를 가져올 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 이미 설계 완료된 반도체 장치의 레이아웃을 필요에 따라 새로운 레이아웃으로 변경함으로써, 설계 변경에 필요한 시간 및 리소스를 최소화하고, 개발 완료된 신규 공정을 빠르게 적용할 수 있는 반도체 장치의 레이아웃 설계 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법은, 복수의 IC(Integrated Circuit) 블록들을 포함하는 반도체 장치에서 레이아웃을 변경할 선택 IC 블록을 결정하는 단계, 상기 선택 IC 블록에 포함되는 핀 구조체들의 제1 방향에서의 간격을, 제1 간격에서 제2 간격으로 변경하는 단계, 상기 선택 IC 블록에서 상기 핀 구조체들에 연결되는 소스/드레인 영역들의 위치를 결정하는 단계, 상기 선택 IC 블록에서 상기 핀 구조체들을 분리하는 컷 영역의 위치를 결정하는 단계, 및 상기 선택 IC 블록에서 상기 소스/드레인 영역들 및 게이트 전극 중 적어도 하나에 연결되는 컨택의 위치를 결정하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법은, 원본 레이아웃에 의해 설계된 반도체 장치에서, 상기 원본 레이아웃을 새로운 레이아웃으로 변경할 선택 영역 및 상기 원본 레이아웃을 유지할 비선택 영역을 결정하는 단계, 기판의 상면에 평행한 제1 방향에서 상기 선택 영역에 포함되는 핀 구조체들의 간격이 상기 비선택 영역에 포함되는 핀 구조체들 사이의 간격보다 작도록, 상기 선택 영역의 상기 원본 레이아웃을 상기 새로운 레이아웃으로 변경하는 단계, 상기 선택 영역과 상기 비선택 영역을 병합하여 상기 반도체 장치에 대한 전체 레이아웃을 생성하는 단계, 및 상기 전체 레이아웃을 검증하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법은, 제1 방향에서 제1 간격을 갖는 원본 핀 구조체들을, 상기 제1 방향에서 상기 제1 간격보다 작은 제2 간격을 갖는 신규 핀 구조체들로 대체하는 단계, 상기 제1 방향과 교차하는 제2 방향에 평행한 상기 신규 핀 구조체들의 경계를 기준으로 신규 소스/드레인 영역들을 배치하는 단계, 상기 제2 방향에 평행한 상기 신규 소스/드레인 영역들의 경계를 기준으로 상기 신규 핀 구조체들을 분리하는 컷 영역을 배치하는 단계, 및 상기 제2 방향에 평행한 상기 신규 핀 구조체들의 경계를 기준으로 상기 신규 소스/드레인 영역들에 연결되는 신규 활성 컨택들을 배치하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향에서 제1 간격으로 배치되는 제1 핀 구조체들을 갖는 제1 IC 블록, 및 상기 제1 방향에서 상기 제1 간격보다 작은 제2 간격으로 배치되는 제2 핀 구조체들을 갖는 제2 IC 블록을 포함하며, 상기 제2 IC 블록에 포함되는 더미 핀 구조체들의 개수는, 상기 제1 IC 블록에 포함되는 더미 핀 구조체들의 개수보다 많다.
본 발명의 일 실시예에 따르면, 설계 완료된 원본 레이아웃의 적어도 일부를 새로운 레이아웃으로 변경할 선택 영역으로 결정하고, 선택 영역에 포함되는 핀 구조체들 사이의 간격, 소스/드레인 영역의 위치 등을 변경할 수 있다. 따라서, 레이아웃 설계가 완료된 상황에서 소모 전력과 성능 등을 개선할 수 있는 신규 공정이 개발되는 경우, 원본 레이아웃에서 신규 공정을 적용 가능한 선택 영역을 새로운 레이아웃으로 간단히 변경할 수 있다. 결과적으로, 설계 변경에 필요한 시간 및 리소스를 최소화하여 신규 공정을 실제 제품 생산에 빠르게 적용할 수 있으며, 반도체 장치의 소모 전력과 성능 등을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
도 4와 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 흐름도들이다.
도 6과 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 도면들이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 핀 구조체들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
도 11과 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 소스/드레인 영역들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 컷 영역들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 컨택들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
도 19는 본 발명의 일 실시예에 따른 방법에 의해 생산되는 반도체 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 복수의 IC(Integrated Circuit) 블록들(100)을 포함할 수 있다. IC 블록들(100)은 도전성 물질로 형성되는 배선에 의해 서로 연결될 수 있다. 실시예들에 따라 IC 블록들(100)은 전원 전압 발생 회로, 클럭 생성 회로, 인터페이스 회로, 페이지 버퍼 회로, 샘플링 회로 등을 제공할 수 있다. IC 블록들(100)이 제공하는 회로의 종류와 개수 등은, 반도체 장치(10)에 따라 달라질 수 있다.
IC 블록들(100) 각각은 복수의 표준 셀들(SC)을 포함할 수 있다. IC 블록들(100) 각각이 제공하는 기능은, 라이브러리에 저장된 표준 셀들(SC) 중 적어도 일부를 선택하여 배치 및 배선(Place and Route)함으로써 결정될 수 있다. 따라서, 하나의 반도체 장치(10)에 포함되는 IC 블록들(100) 중 적어도 일부에 포함되는 표준 셀들(SC)의 종류와 배치 형태들은 서로 다를 수 있다.
표준 셀(SC)은 IC 블록들(100) 각각을 구현하기 위한 레이아웃의 단위로서, 미리 정해진 규격에 따른 구조를 가질 수 있다. 예를 들어, 표준 셀(SC)은 제1 방향을 따라 연장되고 제1 방향과 교차하는 제2 방향에서 서로 분리되는 적어도 하나의 게이트 전극을 포함할 수 있다. 또한 표준 셀(SC)은 제2 방향을 따라 연장되고 제1 방향에서 서로 분리되는 적어도 하나의 핀 구조체를 포함할 수 있다. 핀 구조체 상에는 소스/드레인 영역이 배치될 수 있으며, 게이트 전극과 소스/드레인 영역에 연결되는 컨택의 위치가 표준 셀(SC)에서 정의될 수 있다. 실시예들에 따라, 컨택에 연결되는 비아 및 메탈 배선의 위치 역시 표준 셀(SC)에서 정의될 수 있다.
일반적으로 반도체 장치(10)의 레이아웃 설계 방법은, 표준 셀들(SC) 및 IC 블록들(100)을 배치하여 레이아웃을 설계하는 작업 및 설계된 레이아웃 검증하는 작업 등을 포함할 수 있다. 레이아웃을 설계하는 작업에서는, 레이아웃 설계에 필요한 디자인 룰을 제공하는 디자인 룰 매뉴얼(Design Rule Manual, DRM) 및 디자인 키트(Design Kit) 등을 이용할 수 있으며, 디자인 룰 매뉴얼과 디자인 키트는 반도체 장치(10)를 생산하기 위한 제조 공정에 의해 결정될 수 있다. 따라서, 새로 개발된 신규 공정을 반도체 장치(10)에 적용하고자 할 경우, 디자인 룰 매뉴얼과 디자인 키트를 업데이트하고, 업데이트된 디자인 키트를 이용하여 표준 셀(SC)의 레이아웃을 변경한 후에 변경된 표준 셀(SC)을 이용하여 IC 블록들(100)의 레이아웃을 변경하는 등의 절차가 필요할 수 있다. 이러한 절차는 매우 긴 시간을 필요로 하므로, 생산성과 효율성 및 비즈니스 측면에서 매우 불리할 수 있다.
본 발명의 일 실시예에서는, 디자인 룰 매뉴얼과 디자인 키트를 업데이트하고 표준 셀(SC)의 레이아웃을 변경하는 과정없이, 이미 설계 완료된 반도체 장치(10)에서 선택 영역의 원본 레이아웃을 신규 공정에 적합한 새로운 레이아웃으로 변경할 수 있는 방법을 제안한다. 따라서 성능과 소모 전력 등을 개선할 수 있는 신규 공정이 개발된 경우, 신규 공정을 반도체 장치(10)에 실제로 적용하는 데에 필요한 시간을 대폭 감소시켜 비즈니스 측면에서 시간과 비용, 리소스 등을 크게 절감할 수 있으며, 생산성과 효율성을 빠르게 개선할 수 있다.
또한 본 발명의 일 실시예에서는, 반도체 장치(10)에 포함되는 IC 블록들(100) 중에서 적어도 일부를 선택하여 선택 영역을 결정하고, 선택 영역에 대해서만 원본 레이아웃을 새로운 레이아웃으로 변경할 수 있다. 따라서, 하나의 반도체 장치(10)에 포함되는 IC 블록들(100) 중 적어도 일부에서, 핀 구조체들 사이의 간격 및 더미 핀 구조체들의 개수가 서로 다르게 나타날 수 있다. 이하, 도 2 및 도 3을 참조하여 더욱 자세히 설명하기로 한다.
도 2는 반도체 장치(10)에 포함되는 IC 블록들(100) 중에서 제1 IC 블록(110)을 간단하게 나타낸 도면일 수 있다. 도 2를 참조하면, 제1 IC 블록(110)은 복수의 표준 셀들(SC)을 포함할 수 있으며, 제1 IC 블록(110)에 포함되는 표준 셀들(SC)에서 핀 구조체들 사이의 간격은 동일할 수 있다.
일례로, 제1 IC 블록(110)에 포함되는 표준 셀(SC)은 제1 핀 구조체들(F1)을 포함할 수 있다. 제1 핀 구조체들(F1)은 제1 방향(세로 방향)에서 제1 간격(D1)만큼 분리되어 배치될 수 있으며, 소정의 폭(T)을 가질 수 있다. 제1 방향에서 표준 셀(SC)의 높이(H)는, 표준 셀(SC)에 포함되는 제1 핀 구조체들(F1)의 폭(T) 및 개수와, 제1 핀 구조체들(F1) 사이의 제1 간격(D1)에 의해 결정될 수 있다.
도 3은 반도체 장치(10)에 포함되는 IC 블록들(100) 중에서 제2 IC 블록(120)을 간단하게 나타낸 도면일 수 있다. 도 3을 참조하면, 제2 IC 블록(120)은 복수의 표준 셀들(SC)을 포함할 수 있다. 도 2를 참조하여 설명한 바와 유사하게, 제2 IC 블록(120)에 포함되는 표준 셀들(SC)에서 핀 구조체들 사이의 간격은 동일할 수 있다.
일례로, 제2 IC 블록(120)에 포함되는 표준 셀(SC)은 제2 핀 구조체들(F2)을 포함할 수 있다. 제2 핀 구조체들(F2)은 제1 방향(세로 방향)에서 제2 간격(D2)만큼 분리되어 배치될 수 있으며, 소정의 폭(T)을 가질 수 있다. 제1 방향에서 표준 셀(SC)의 높이(H)는, 표준 셀(SC)에 포함되는 제2 핀 구조체들(F2)의 폭(T) 및 개수와, 제2 핀 구조체들(F2) 사이의 제2 간격(D2)에 의해 결정될 수 있다.
도 2와 도 3의 표준 셀들(SC)을 비교하면, 제1 핀 구조체들(F1)과 제2 핀 구조체들(F2) 각각의 폭(T)은 서로 같을 수 있으며, 제1 간격(D1)이 제2 간격(D2)보다 클 수 있다. 다만 실시예들에 따라, 제1 핀 구조체들(F1)과 제2 핀 구조체들(F2) 각각의 폭(T)은 서로 다를 수도 있다. 또한, 제2 IC 블록(120)의 표준 셀(SC)에서, 제2 핀 구조체들(F2) 중 적어도 일부는 더미 핀 구조체들(DF)일 수 있다. 일례로, 제2 IC 블록(120)의 레이아웃을 변경하여 핀 구조체들이 제1 핀 구조체들(F1)로부터 제2 핀 구조체들(F2)로 변경됨에 따라, 여유 공간에 더미 핀 구조체들(DF)이 삽입될 수 있다. 따라서, 제2 IC 블록(120)은 제1 IC 블록(110)에 비해 상대적으로 작은 간격으로 배치되는 핀 구조체들을 포함하는 한편, 상대적으로 더 많은 더미 핀 구조체들을 포함할 수 있다.
따라서 제1 IC 블록(110)과 제2 IC 블록(120)이 서로 같은 면적을 갖는 경우, 제2 IC 블록(120)은 제1 IC 블록(110)에 비해 더 많은 핀 구조체들을 포함할 수 있다. 제1 IC 블록(110)과 제2 IC 블록(120)은 핀 구조체들의 폭, 간격 등에서 서로 차이를 가지므로, 서로 다른 디자인 룰에 따른 레이아웃을 가질 수 있다. 다만, 일 실시예에서, 제1 IC 블록(110)과 제2 IC 블록(120) 각각에 포함되는 게이트 전극들은, 같은 간격을 갖도록 배치될 수 있다. 다시 말해, 제1 IC 블록(110)과 제2 IC 블록(120)은 핀 구조체들 및 그에 따른 활성 영역과 컷 영역, 컨택의 배치에서 차이를 가지며, 게이트 전극들의 배치 형태는 서로 같을 수 있다.
도 4와 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 흐름도들이다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법은, 원본 레이아웃에서 선택 영역 및 비선택 영역을 결정하는 것으로 시작될 수 있다(S10). 일례로 원본 레이아웃은, 기존 공정에서 구현 가능한 디자인 룰이 반영된 디자인 룰 매뉴얼 및 그에 따른 디자인 키트에 의해 설계된 레이아웃일 수 있다.
S10 단계에서 결정되는 선택 영역은, 원본 레이아웃을 새로운 레이아웃으로 변경하고자 하는 영역일 수 있다. 새로운 레이아웃은 기존 공정과 다른 신규 공정에서 구현 가능한 디자인 룰에 따른 레이아웃일 수 있다. 다시 말해, 선택 영역의 레이아웃이 원본 레이아웃에서 새로운 레이아웃으로 변경되는 경우, 성능 및/또는 소모 전력에서 변화가 발생할 수 있으나, 선택 영역에서 수행하는 기능 자체는 동일할 수 있다. 한편, 비선택 영역은 선택 영역 외의 영역으로, 원본 레이아웃을 그대로 유지하고자 하는 영역일 수 있다.
선택 영역과 비선택 영역이 결정되면, 선택 영역의 레이아웃을 새로운 레이아웃으로 변경할 수 있다(S20). S20 단계에서, 선택 영역의 레이아웃이 원본 레이아웃으로부터 새로운 레이아웃으로 변경될 수 있다. 원본 레이아웃을 새로운 레이아웃으로 변경하기 위한 방법에 대해서는, 도 5를 참조하여 더욱 구체적으로 설명하기로 한다. 이하, 설명의 편의를 위하여, 레이아웃 변경의 기초가 되는 신규 공정은, 기존의 공정에 비해 더 작은 간격으로 핀 구조체들을 형성할 수 있는 공정임을 가정하기로 한다.
도 5를 참조하면, 선택 영역의 레이아웃을 원본 레이아웃으로부터 새로운 레이아웃으로 변경하는 방법은, 선택 영역에 포함된 선택 IC 블록의 레이아웃을 획득하는 것으로 시작될 수 있다(S21). 선택 영역은 적어도 하나의 선택 IC 블록을 포함할 수 있으며, 본 발명에 따른 방법에서는 선택 영역에 포함된 적어도 하나의 선택 IC 블록의 레이아웃을 가져올 수 있다.
다음으로, 선택 IC 블록의 레이아웃을 참조하여, 선택 IC 블록에 포함된 핀 구조체들의 간격을 변경할 수 있다(S22). 일례로, 본 발명의 일 실시예에 따른 방법에서는, 선택 IC 블록을 표준 셀들로 구분하고, 표준 셀들 각각에 포함되는 핀 구조체들 사이의 간격을 신규 공정에 따른 더 좁은 간격으로 축소할 수 있다. 실시예들에 따라, 핀 구조체들 각각의 폭은 일정하게 유지되거나 또는 함께 변경될 수도 있다.
핀 구조체들 사이의 간격이 변경되면, 그에 따라 선택 IC 블록에 포함된 소스/드레인 영역들의 위치가 결정될 수 있다(S23). 일례로, S22 단계에서는 표준 셀들 사이의 경계는 유지한 상태에서 핀 구조체들 사이의 간격을 축소할 수 있도록, 핀 구조체들의 위치가 변경될 수 있다. 따라서, 원본 레이아웃에 따른 소스/드레인 영역들을 그대로 유지할 경우, 선택 IC 블록의 동작에 문제가 발생할 수 있다. S23 단계에서는, S22 단계에서 변경된 핀 구조체들의 위치를 고려하여, 소스/드레인 영역들의 위치를 조정할 수 있다. 이때, 실시예들에 따라, 새로운 레이아웃에서 소스/드레인 영역들 중 적어도 하나에 연결되는 핀 구조체들의 개수가, 원본 레이아웃과 달라질 수도 있다.
다음으로, 핀 구조체들을 분리하는 컷 영역의 위치가 결정될 수 있다(S24). 컷 영역의 위치는, S23 단계에서 결정된 소스/드레인 영역들을 참조하여 결정될 수 있다. 일 실시예에서, 컷 영역의 위치는, 컷 영역의 경계와 소스/드레인 영역들의 경계 사이의 간격을 정의하는 디자인 룰을 참조하여 결정될 수 있다.
다음으로, 소스/드레인 영역들 및 게이트 전극에 연결되는 컨택의 위치가 결정될 수 있다(S25). 소스/드레인 영역들에 연결되는 컨택의 위치는, S23 단계에서 결정된 소스/드레인 영역들의 위치에 따라 함께 변경될 수 있다. 소스/드레인 영역들에 연결되는 컨택의 위치를 결정함에 있어서는, 소스/드레인 영역들에 연결되는 핀 구조체들의 경계와 컨택의 경계 사이의 간격을 정의하는 디자인 룰이 고려될 수 있다. 또한, 서로 인접한 소스/드레인 영역들에 연결되는 컨택들 사이의 간격 등이 함께 고려될 수 있다.
도 5에 도시한 일 실시예에 따른 방법 등에 의해 선택 영역의 레이아웃이 새로운 레이아웃으로 변경되면, 본 발명의 일 실시예에 따른 방법에서는 선택 영역과 비선택 영역을 병합할 수 있다(S30). 따라서, 하나의 반도체 장치를 나타내는 레이아웃 내에, 신규 공정을 적용하기 위한 디자인 룰에 따른 새로운 레이아웃과 기존 공정을 적용하기 위한 디자인 룰에 따른 원본 레이아웃이 혼재할 수 있다.
반도체 장치에 대한 전체 레이아웃이 완성되면, 전체 레이아웃에 대한 검증을 실행할 수 있다(S40). S40 단계의 검증은 디자인 룰 체크(Design Rule Check, DRC), 레이어와 레이어 비교(Layer Versus Layer, LVL), 커넥티비티 체크 등의 작업을 포함할 수 있다. S40 단계의 검증이 완료되면, 전체 레이아웃이 검증을 통과하였는지를 판단할 수 있다(S50).
S50 단계에서 전체 레이아웃이 검증을 통과한 것으로 판단되면, 해당 레이아웃에 대한 광학 근접 보정(Optical Proximity Correction), MTO(Mask Tape-Out), MDP(Mask Data Preparation) 등을 수행하여 반도체 장치를 제조하기 위한 마스크를 생성할 수 있으며, 반도체 공정을 진행하여 반도체 장치를 생산할 수 있다(S60).
S50 단계에서 전체 레이아웃이 검증을 통과하지 못한 것으로 판단되면, 선택 영역의 새로운 레이아웃을 재설계하고(S70), 재설계된 새로운 레이아웃으로 선택 영역의 레이아웃을 변경할 수 있다. S70 단계에는 선택 영역에 적용하고자 하는 신규 공정에 대한 모니터링 절차 등이 포함될 수 있다.
도 6과 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 도면들이다.
일 실시예에서 도 6은, 반도체 장치에서 원본 레이아웃을 새로운 레이아웃으로 변경하고자 하는 선택 영역에 포함되는 단위 영역(UA)을 나타낸 도면일 수 있다. 원본 레이아웃과 새로운 레이아웃은 서로 다른 공정들에 의해 결정되는 디자인 룰에 따른 레이아웃들일 수 있다.
단위 영역(UA)은 다양한 방식으로 결정될 수 있으며, 일 실시예에서는 단위 영역(UA)이 표준 셀에 대응할 수 있다. 단위 영역(UA)이 표준 셀에 대응하는 경우, 단위 영역(UA)의 제1 경계(E1)와 제2 경계(E2)는, 서로 다른 전원 전압을 공급하는 전원 라인들의 중심 라인(center line)에 대응할 수 있다. 단위 영역(UA)의 높이(H)는 표준 셀의 높이와 같을 수 있다. 다만 실시예들에 따라, 단위 영역(UA)의 제1 경계(E1)와 제2 경계(E2)는 다른 방식으로 정의될 수도 있다. 도 6의 좌측에 도시된 단위 영역(UA)은 원본 레이아웃에 따라 설계된 원본 핀 구조체들(OF)을 포함할 수 있으며, 우측에 도시된 단위 영역(UA)은 새로운 레이아웃에 따라 설계된 신규 핀 구조체들(NF)을 포함할 수 있다.
도 6을 참조하면, 원본 핀 구조체들(OF)의 폭(T)과 신규 핀 구조체들(NF)의 폭(T)은 같을 수 있다. 다만 실시예들에 따라, 원본 핀 구조체들(OF)과 신규 핀 구조체들(NF)이 서로 다른 폭을 가질 수도 있다. 또한 원본 핀 구조체들(OF) 사이의 간격(OD)은, 신규 핀 구조체들(NF) 사이의 간격(ND)과 다를 수 있다. 일례로, 원본 핀 구조체들(OF) 사이의 간격(OD)이, 신규 핀 구조체들(NF) 사이의 간격(ND)보다 작을 수 있다.
도 7은 원본 핀 구조체들(OF)이 신규 핀 구조체들(NF)로 변경되고, 원본 소스/드레인 영역들(OSD), 원본 컨택(OCA) 및 원본 컷 영역들(OFC)이 그대로 유지되는 경우를 나타낸 도면일 수 있다. 도 7을 참조하면, 원본 소스/드레인 영역들(OSD), 원본 컨택(OCA) 및 원본 컷 영역들(OFC)이 그대로 유지됨에 따라 설계 및/또는 공정 상에 문제가 발생할 수 있다.
일례로, 도 7의 우측에 도시된 레이아웃을 참조하면, 원본 컨택(OCA) 중 일부에서, 원본 컨택(OCA)의 경계와 신규 핀 구조체들(NF)의 경계 사이의 간격이 충분히 확보되지 않을 수 있다. 일례로 컨택과 핀 구조체들 사이의 간격은 디자인 룰 상에 정의된 최소 간격 이상으로 확보되어야 할 수 있다. 따라서, 도 7에 도시한 바와 같이 원본 핀 구조체들(OF)만을 신규 핀 구조체들(NF)로 변경하고, 나머지 구성 요소들, 예를 들어 원본 소스/드레인 영역들(OSD), 원본 컨택(OCA) 및 원본 컷 영역들(OFC)을 그대로 유지할 경우에는 설계 및/또는 공정 상에 문제가 발생할 수 있다.
본 발명의 실시예들에서는, 원본 핀 구조체들(OF)의 간격 및/또는 폭을 조정하여 신규 핀 구조체들(NF)을 생성하고, 신규 핀 구조체들(NF)에 따라 소스/드레인 영역들, 컨택들, 및 컷 영역들의 위치 및/또는 크기가 변경될 수 있다. 따라서 선택 영역의 원본 레이아웃을 새로운 레이아웃으로 변경하는 데에 따른 설계 및/또는 공정 상의 문제를 최소화할 수 있다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 핀 구조체들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
먼저 도 8을 참조하면, 도 8에 도시한 일 실시예에서는 단위 영역(UA)을 설정하고, 단위 영역(UA)의 중심 라인(CL)을 기준으로 신규 핀 구조체들(NF)의 위치를 지정할 수 있다. 일례로 중심 라인(CL)은 표준 셀의 중심 라인일 수 있으며, 이 경우 단위 영역(UA)의 제1 경계(E1)와 제2 경계(E2)는 표준 셀의 상하 경계에 배치되는 전원 라인들의 중심 라인에 대응할 수 있다. 또한 일 실시예에서, 중심 라인(CL)은 전원 라인들 중 하나의 중심 라인일 수 있으며, 이때 제1 경계(E1)와 제2 경계(E2)는 표준 셀의 중심 라인일 수 있다.
도 8을 참조하면, 중심 라인(CL)에서 제1 방향(Y축 방향)을 따라 상부 및 하부에서 제1 핀 경계들(A1, B1)이 정의될 수 있다. 제1 핀 경계들(A1, B1)은 제1 외부 핀 경계(A1)와 제1 내부 핀 경계(B1)를 포함할 수 있다. 제1 방향과 교차하는 제2 방향(X축 방향)으로 연장되는 신규 핀 구조체(NF)가 제1 핀 경계들(A1, B1) 사이에 형성될 수 있다. 이때, 중심 라인(CL)을 기준으로 제1 방향에서 인접하는 제1 내부 핀 경계들(B1) 사이의 간격은, 신규 핀 구조체들(NF) 사이의 간격(ND)과 같을 수 있다. 중심 라인(CL)의 상부 및 하부 각각에서 제1 외부 핀 경계(A1)와 제1 내부 핀 경계(B1)의 차이는, 신규 핀 구조체들(NF) 각각의 폭(T)에 대응할 수 있다.
다음으로, 제1 방향을 따라 중심 라인(CL)의 상부 및 하부에서 제2 핀 경계들(A2, B2)이 정의될 수 있다. 제2 핀 경계들(A2, B2)은 제2 외부 핀 경계(A2)와 제2 내부 핀 경계(B2)를 포함할 수 있다. 제2 핀 경계들(A2, B2) 사이에서 제2 방향으로 연장되는 신규 핀 구조체(NF)가 형성될 수 있다.
도 8에 도시한 일 실시예에서는, 중심 라인(CL)을 기준으로 제1 방향의 상부 및 하부에서 신규 핀 구조체들(NF)의 위치를 지정할 수 있다. 일례로, 하나의 단위 영역(UA) 내에 N 개의 신규 핀 구조체들(NF)을 배치해야 하는 경우, N/2 번의 작업을 반복하여 신규 핀 구조체들(NF) 각각의 위치를 지정할 수 있다. 신규 핀 구조체들(NF) 각각의 위치를 지정하기 위한 n번째 핀 경계들(n은 N/2 이하의 자연수)의 값은 아래의 수학식 1과 같이 표현될 수 있다.
Figure pat00001
Figure pat00002
다음으로 도 9를 참조하면, 도 9에 도시한 일 실시예에서는 단위 영역(UA)의 제1 경계(E1) 및 제2 경계(E2) 중 하나를 기준으로 신규 핀 구조체들(NF)의 위치를 지정할 수 있다. 일례로 단위 영역(UA)은 표준 셀에 대응할 수 있으며, 이 경우 제1 경계(E1)와 제2 경계(E2)는 제2 방향을 따라 연장되는 전원 라인들의 중심 라인에 대응할 수 있다. 이하 설명의 편의를 위하여 제2 경계(E2)를 기준으로 신규 핀 구조체들(NF)의 위치를 정의하는 방법에 대해 설명하기로 한다.
도 9를 참조하면, 제2 경계(E2)로부터 제1 방향을 따라 제1 핀 경계들(A1, B1)이 정의될 수 있다. 제1 핀 경계들(A1, B1)은 제1 외부 핀 경계(A1)와 제1 내부 핀 경계(B1)를 포함할 수 있으며, 제1 외부 핀 경계(A1)와 제1 내부 핀 경계(B1) 사이에서 신규 핀 구조체(NF)가 형성될 수 있다. 유사한 방식으로, 제2 경계(E2)로부터 제2 핀 경계들(A2, B2)이 정의되고, 제2 핀 경계들(A2, B2) 사이에 신규 핀 구조체(NF)가 형성될 수 있다. 하나의 단위 영역(UA) 내에 N 개의 신규 핀 구조체들(NF)을 배치해야 하는 경우, N 번의 작업을 반복하여 신규 핀 구조체들(NF) 각각의 위치를 지정할 수 있다. 일례로, 신규 핀 구조체들(NF) 각각의 위치를 지정하기 위한 n번째 핀 경계들(n은 N 이하의 자연수)의 값은 아래의 수학식 2와 같이 표현될 수 있다.
Figure pat00003
Figure pat00004
다음으로 도 10을 참조하면, 도 10에 도시한 일 실시예에서는 원본 핀 구조체들(OF)의 위치를 정의하는 원본 핀 경계들을, 신규 핀 구조체(NF)의 위치를 정의하는 신규 핀 경계들로 각각 변환할 수 있다. 일례로, 단위 영역(UA)의 제1 경계(E1)와 제2 경계(E2) 사이에 중심 라인(CL)이 정의될 수 있다. 중심 라인(CL)과 제1 경계(E1) 사이에 위치한 원본 핀 구조체들(OF)과 신규 핀 구조체들(NF)을 예시로 설명하면, 원본 핀 경계들은 아래의 수학식 3에 따라 신규 핀 경계들로 변환될 수 있다. 아래의 수학식 3에서 An은 원본 핀 구조체들(OF)과 그에 대응하는 신규 핀 구조체들(NF)의 상부 핀 경계들의 위치 차이일 수 있다. 한편, Bn은 원본 핀 구조체들(OF)과 그에 대응하는 신규 핀 구조체들(NF)의 하부 핀 경계들의 위치 차이일 수 있다.
Figure pat00005
Figure pat00006
수학식 3에 따라 원본 핀 구조체들(OF)의 위치를 정의하는 원본 핀 경계들이 신규 핀 구조체들(NF)의 위치를 정의하는 신규 핀 경계들로 변환될 수 있다. 또한, 원본 핀 경계들이 신규 핀 경계들로 변환됨에 따라 중심 라인(CL)의 주변에 발생하는 공간에는 더미 핀 구조체들(DF)이 추가로 배치될 수 있다. 더미 핀 구조체들(DF)의 위치 역시 위의 수학식 3에 따라 정의될 수 있다.
한편, 본 발명의 실시예들에 따라, 원본 핀 구조체들(OF)을 신규 핀 구조체들(NF)로 변경하는 방법은 도 8 내지 도 10을 참조하여 설명한 방법들과 다를 수도 있다. 일례로, 레이아웃을 변경하고자 하는 선택 영역 내에서 임의의 영역을 정의하고, 정의된 영역에서 일정한 간격과 폭을 갖도록 신규 핀 구조체들을 형성할 수도 있다. 이때, 선택 영역 내에서 정의되는 영역은 표준 셀이 차지하는 면적과 같은 면적을 가질 수도 있으나, 반드시 이러한 형태로 한정되는 것은 아니다.
도 11과 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 소스/드레인 영역들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
먼저 도 11을 참조하면, 반도체 장치에서 레이아웃을 변경하고자 하는 선택 영역이 결정되며, 선택 영역에 포함된 원본 핀 구조체들(OF)이 신규 핀 구조체들(NF)로 변환될 수 있다. 도 11에 도시한 일 실시예에서, 원본 핀 구조체들(OF)의 폭(OT)과 신규 핀 구조체들(NF)의 폭(NT)은 같거나, 또는 다를 수도 있다. 또한, 원본 핀 구조체들(OF) 사이의 간격(OD)보다 좁은 간격(ND)을 갖도록 신규 핀 구조체들(NF)이 형성될 수 있다.
원본 소스/드레인 영역들(OSD) 각각은, 2개의 원본 핀 구조체들(OF)에 연결될 수 있다. 선택 영역의 레이아웃 변경에 따른 전기적 특성 변화를 최소화하기 위해서는, 소스/드레인 영역들에 연결되는 핀 구조체들의 개수를 그대로 유지할 수 있다. 따라서 도 11에 도시한 바와 같이, 신규 소스/드레인 영역들(NSD) 각각이 2개의 신규 핀 구조체들(NF)에 연결될 수 있다.
원본 소스/드레인 영역들(OSD)에 연결되는 원본 핀 구조체들(OF)의 개수와, 신규 소스/드레인 영역들(NSD)에 연결되는 신규 핀 구조체들(NF)의 개수를 동일하게 유지하기 위해서, 원본 소스/드레인 영역들(OSD)의 활성(active) 경계들(OE1-OE4)을 이용하여 신규 소스/드레인 영역들(NSD)의 활성 경계들(NE1-NE4)을 결정할 수 있다. 활성 경계들(OE1-OE4, NE1-NE4)은 제1 방향(Y축 방향)에서 소스/드레인 영역들(OSD, NSD)의 위치를 결정할 수 있다. 레이아웃 변경과 관계없이, 소스/드레인 영역들의 제2 방향(X축 방향)에서의 너비(WSD)는 일정하게 유지될 수 있다. 다만, 실시예들에 따라 너비(WSD) 역시 신규 소스/드레인 영역들(NSD)에서 달라질 수 있다.
원본 소스/드레인 영역들(OSD)의 활성 경계들(OE1-OE4)을 신규 소스/드레인 영역들(NSD)의 활성 경계들(NE1-NE4)로 변환하는 방법은, 아래의 수학식 4에 따를 수 있다.
Figure pat00007
수학식 4에서 n은 경계들(OE1-OE4, NE1-NE4)과 제1 경계(E1) 또는 제2 경계(E2) 사이에 배치되는 원본 핀 구조체들(OF) 또는 신규 핀 구조체들(NF)의 개수일 수 있다. 일례로 원본 소스/드레인 영역들(OSD)의 제1 활성 경계(OE1)와 제1 경계(E1) 사이에는 하나의 원본 핀 구조체(OF)가 배치될 수 있다. 또한 원본 소스/드레인 영역들(OSD)의 제1 활성 경계(OE1)는 위의 수학식 4에 따라 신규 소스/드레인 영역들(NSD)의 제1 활성 경계(NE1)로 변환될 수 있다.
다음으로 도 12를 참조하여, 레이아웃이 변경되는 선택 영역에서, 소스/드레인 영역들에 연결되는 핀 구조체들의 개수가 변경되는 경우에 대해 설명하기로 한다. 도 12를 참조하면, 원본 소스/드레인 영역(OSD)은 L자 형상을 가질 수 있으며, 원본 핀 구조체들(OF)과 평행하게 연장되는 영역은 제1 폭(T1)을 가질 수 있다.
레이아웃이 변경되면, 원본 핀 구조체들(OF)의 간격(OD)보다 작은 간격(ND)을 갖는 신규 핀 구조체들(NF)이 선택 영역에 형성될 수 있다. 신규 소스/드레인 영역(NSD)은 원본 소스/드레인 영역(OSD)과 마찬가지로 L자 형상을 가질 수 있다. 공정 마진 확보를 위해, 신규 소스/드레인 영역(NSD)에서 신규 핀 구조체들(NF)과 평행하게 연장되는 영역은 제1 폭(T1)보다 작은 제2 폭(T2)을 가질 수 있다.
다만, 제2 폭(T2)의 값에 따라 신규 소스/드레인 영역(NSD)을 형성하기 위한 공정이 불가능할 수 있다. 이 경우, 도 12에 도시한 바와 같이 신규 소스/드레인 영역(NSD)에 연결되는 신규 핀 구조체들(NF)의 개수를 증가시켜 공정 상의 문제를 해결할 수 있다. 따라서, 신규 소스/드레인 영역(NSD)에서 신규 핀 구조체들(NF)과 평행하게 연장되는 영역이 제1 폭(T1)보다 큰 제3 폭(T3)을 가질 수 있다. 실시예들에 따라, 도 12를 참조하여 설명한 바와 반대로, 신규 소스/드레인 영역(NSD)에 연결되는 신규 핀 구조체들(NF)의 개수가, 원본 소스/드레인 영역(OSD)에 연결되는 원본 핀 구조체들(OF)의 개수보다 감소하는 경우 역시 발생할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 컷 영역들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
도 13을 참조하면, 반도체 장치에는 핀 구조체들(OF, NF)을 분할하는 컷 영역들(OFC, NFC)이 존재할 수 있다. 먼저 도 13에 도시된 원본 레이아웃의 단위 영역(UA)을 참조하면, 원본 컷 영역들(OFC)은 원본 소스/드레인 영역들(OSD)을 기준으로 정의될 수 있다. 일례로, 원본 컷 영역들(OFC) 각각의 경계와 원본 소스/드레인 영역들(OSD) 각각의 경계는, 제1 간격(P1)을 가질 수 있다. 제1 간격(P1)은 원본 레이아웃의 디자인 룰에 의해 정의되는 값을 가질 수 있다.
도 13의 중앙에 도시한 도면은, 신규 핀 구조체들(NF) 및 신규 소스/드레인 영역들(NSD)을 정의하고, 원본 컷 영역들(OFC)이 그대로 유지된 경우를 나타낸 도면일 수 있다. 원본 컷 영역들(OFC)이 그대로 유지되면, 도 13에 도시한 바와 같이 신규 소스/드레인 영역들(NSD) 각각의 경계와 원본 컷 영역들(OFC) 사이의 간격이 제2 간격(P2), 제3 간격(P3), 제4 간격(P4) 등으로 달라질 수 있다. 또한 일부 신규 소스/드레인 영역(NSD)의 경계와 원본 컷 영역(OFC) 사이의 경계가 중첩되거나, 또는 원본 컷 영역(OFC)에 의해 신규 소스/드레인 영역(NSD)의 일부 영역이 분할되지 않을 수도 있다.
따라서 도 13에 도시한 바와 같이, 원본 컷 영역들(OFC)을 신규 컷 영역들(NFC)로 변경할 수 있다. 일 실시예에서 신규 컷 영역들(NFC) 각각의 경계는, 신규 소스/드레인 영역들(NSD) 각각의 경계와 제1 간격(P1)만큼 분리될 수 있다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법에서, 컨택들을 설계하는 방법을 설명하기 위해 제공되는 도면들이다.
먼저 도 14를 참조하면, 원본 레이아웃에 따른 단위 영역(UA)에 원본 핀 구조체들(OF)과 원본 소스/드레인 영역들(OSD)이 배치될 수 있다. 원본 소스/드레인 영역들(OSD)에는 원본 활성 컨택들(OCA)이 연결될 수 있다. 일례로 원본 활성 컨택들(OCA)은 제1 방향(Y축 방향) 및 제2 방향(X축 방향)에 수직하는 방향으로 연장되어 원본 소스/드레인 영역들(OSD)의 일부 영역을 파고 들어가는 형상을 가질 수 있다.
원본 활성 컨택들(OCA) 각각의 경계는, 원본 소스/드레인 영역들(OSD)에 연결되는 원본 핀 구조체들(OF)의 경계와 제1 간격(P1)을 가질 수 있다. 제1 간격(P1)은 원본 레이아웃의 디자인 룰에 의해 결정될 수 있다.
도 14의 중앙에 도시한 도면은, 신규 핀 구조체들(NF) 및 신규 소스/드레인 영역들(NSD)을 정의하고, 원본 활성 컨택들(OCA)이 그대로 유지된 경우를 나타낸 도면일 수 있다. 원본 활성 컨택들(OCA)의 위치가 그대로 유지되면, 도 14에 도시한 바와 같이 원본 활성 컨택들(OCA)과 신규 소스/드레인 영역들(NSD) 사이에 정렬 오차가 발생할 수 있다. 또한, 원본 활성 컨택들(OCA) 각각의 경계와, 신규 소스/드레인 영역들(NSD)에 연결되는 신규 핀 구조체들(NF)의 경계 사이의 간격이 제1 간격(P1)이 아닌 제2 내지 제5 간격들(P2-P5)로 바뀔 수 있다.
따라서 도 14에 도시한 바와 같이, 원본 활성 컨택들(OCA)을 신규 활성 컨택들(NCA)로 변경할 수 있다. 일 실시예에서 신규 활성 컨택들(NCA) 각각의 경계는, 신규 소스/드레인 영역들(NSD) 각각의 경계와 제1 간격(P1)만큼 분리될 수 있다.
도 15 및 도 16은 신규 활성 컨택들(NCA)의 위치를 결정할 때, 신규 소스/드레인 영역들(NSD)의 위치 외에 고려해야 할 설계 상의 특징들을 설명하기 위해 제공되는 도면들이다. 도 15 및 도 16에 도시한 실시예들에서는, 레이아웃을 변경하고자 하는 반도체 장치의 선택 영역에서, 신규 핀 구조체들(NF)과 신규 소스/드레인 영역들(NSD) 및 신규 활성 컨택들(NCA)의 위치가 변경될 수 있다.
먼저 도 15를 참조하면, 신규 활성 컨택들(NCA) 중 적어도 하나에 비아(V0)가 연결될 수 있다. 이때, 비아(V0)의 경계는, 비아(V0)와 연결되는 신규 활성 컨택(NCA)의 경계와 제1 공정 마진(M1)을 가질 수 있다. 제1 공정 마진(M1)은 디자인 룰 등에 의해 결정될 수 있다.
한편, 제1 방향(Y축 방향)에서 서로 인접한 신규 활성 컨택들(NCA) 사이에도 공정 마진이 필요할 수 있다. 도 15를 참조하면, 제1 방향에서 인접한 서로 다른 신규 소스/드레인 영역들(NSD)에 연결되는 신규 활성 컨택들(NCA) 사이에, 제2 공정 마진(M2)이 확보될 수 있다. 제1 공정 마진(M1)에 의해 비아(V0)에 연결되는 신규 활성 컨택(NCA)의 위치 및 크기 등이 결정되므로, 제2 공정 마진(M2)을 확보하기 위해 신규 활성 컨택들(NCA) 중 일부가 제1 방향에서 상대적으로 짧게 형성될 수 있다.
다음으로 도 16을 참조하면, 신규 활성 컨택들(NCA) 중 적어도 하나가, 신규 게이트 컨택(NCB)과 연결될 수 있다. 신규 게이트 컨택(NCB)의 경계는, 신규 게이트 컨택(NCB)에 연결되는 신규 활성 컨택(NCA)의 경계와 제3 공정 마진(M3)을 가질 수 있다. 제3 공정 마진(M3)은 디자인 룰 등에 따라 결정될 수 있다.
도 15에 도시한 일 실시예와 유사하게, 제1 방향(Y축 방향)에서 서로 인접한 신규 활성 컨택들(NCA) 사이에도 공정 마진이 필요할 수 있다. 다만 도 16에 도시한 일 실시예에서는 신규 게이트 컨택(NCB)에 연결되는 신규 활성 컨택(NCA)에서 제3 공정 마진(M3)이 확보되어야 할 수 있다. 따라서, 신규 게이트 컨택(NCB)에 연결되는 신규 활성 컨택(NCA)과 제1 방향에서 인접한 다른 신규 활성 컨택들(NCA)이 상대적으로 짧은 길이를 가질 수 있다.
도 17 및 도 18은 레이아웃 변경에 따른 게이트 컨택의 위치 변경 방법을 설명하기 위해 제공되는 도면들이다. 일례로, 본 발명의 실시예들에 따른 레이아웃 설계 방법에서, 게이트 전극(GT)의 위치는 변경되지 않을 수 있다. 다만, 게이트 전극(GT)에 연결되는 게이트 컨택의 위치는 변경될 수 있다.
먼저 도 17을 참조하면, 원본 레이아웃의 단위 영역(UA)은 원본 핀 구조체들(OF), 원본 소스/드레인 영역들(OSD) 및 게이트 전극들(GT1, GT2)을 포함할 수 있다. 게이트 전극들(GT1, GT2) 각각은 원본 게이트 컨택(OCB)에 연결되며, 일 실시예에서 원본 게이트 컨택(OCB)은 원본 핀 구조체들(OF) 중 하나의 상부에 배치될 수 있다.
레이아웃이 변경되면, 원본 핀 구조체들(OF)과 원본 소스/드레인 영역들(OSD)이 신규 핀 구조체들(NF) 및 신규 소스/드레인 영역들(NSD)로 대체될 수 있다. 따라서, 원본 게이트 컨택(OCB)을 그대로 유지할 경우, 원본 게이트 컨택(OCB)이 신규 핀 구조체들(NF) 중 하나의 상부에 배치되지 못할 수 있다. 도 17을 참조하면, 레이아웃 변경에 따라 원본 게이트 컨택(OCB)은 제1 방향(Y축 방향)에서 신규 핀 구조체들(NF) 사이에 배치될 수 있다.
본 발명의 일 실시예에서는, 원본 게이트 컨택(OCB)의 중심 라인과, 원본 게이트 컨택(OCB)에 인접한 신규 핀 구조체들(NF) 각각의 중심 라인 사이의 거리를 고려하여 신규 게이트 컨택(NCB)의 위치를 결정할 수 있다. 도 17을 참조하면, 제1 게이트 전극(GT1)에서 원본 게이트 컨택(OCB)은 상하로 인접한 신규 핀 구조체들(NF) 각각과 제1 거리(X1) 및 제2 거리(X2)를 가질 수 있다. 도 17에 도시한 일 실시예에서는 제1 거리(X1)가 제2 거리(X2)보다 작을 수 있다. 따라서 제1 게이트 전극(GT1)에 연결되는 신규 게이트 컨택(NCB)의 위치는, 단위 영역(UA)의 제1 경계(E1)로부터 세 번째 신규 핀 구조체(NF)의 상부로 결정될 수 있다.
또한 도 17을 참조하면, 제2 게이트 전극(GT2)에서 원본 게이트 컨택(OCB)은 상하로 인접한 신규 핀 구조체들(NF) 각각과 제3 거리(X3) 및 제4 거리(X4)를 가질 수 있다. 도 17에 도시한 일 실시예에서는 제4 거리(X4)가 제3 거리(X3)보다 작을 수 있다. 따라서 제2 게이트 전극(GT2)에 연결되는 신규 게이트 컨택(NCB)의 위치는, 단위 영역(UA)의 제2 경계(E2)로부터 네 번째 신규 핀 구조체(NF)의 상부로 결정될 수 있다.
다음으로 도 18을 참조하면, 레이아웃 변경에 따라, 원본 핀 구조체들(OF)과 원본 소스/드레인 영역들(OSD)이 신규 핀 구조체들(NF) 및 신규 소스/드레인 영역들(NSD)로 대체될 수 있다. 도 18에 도시한 일 실시예에서 원본 레이아웃을 참조하면, 원본 게이트 컨택(OCB)에 비아(V0)가 연결될 수 있다.
따라서 레이아웃 변경에 따라 원본 게이트 컨택(OCB)의 위치를 변경할 경우, 비아(V0)의 위치가 함께 변경되어야 할 수 있다. 비아(V0)의 위치가 변경되면 비아(V0)의 상부에 연결되는 메탈 배선의 위치까지 함께 변경되어야 하므로, 도 18에 도시한 바와 같이 원본 게이트 컨택(OCB)에 비아(V0)가 연결된 경우에는 원본 게이트 컨택(OCB)의 위치를 그대로 유지할 수 있다. 본 발명의 일 실시예에 따른 레이아웃 설계 방법에서는, 메탈 배선의 배치는 가능한 그대로 유지하면서 핀 구조체들과 활성 영역, 및 컨택의 위치를 재배치할 수 있다.
한편, 비아(V0)가 원본 게이트 컨택(OCB)이 아닌 원본 활성 컨택(OCA)에만 연결되는 경우에는 원본 게이트 컨택(OCB)의 위치를 변경할 수 있다. 원본 게이트 컨택(OCB)의 위치를 변경하는 방법은 앞서 도 17을 참조하여 설명한 바와 같을 수 있다.
도 19는 본 발명의 일 실시예에 따른 방법에 의해 생산되는 반도체 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 19에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 19에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다. 센서부(1020)는 주변 정보를 수집하는 다양한 센서들을 포함할 수 있으며, 예를 들어 음향 센서, 이미지 센서, GPS 센서 등을 포함할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다.
도 19에 도시한 실시예에 따른 전자 기기(1000)에서, 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050) 등은 다양한 반도체 장치들을 포함할 수 있다. 상기 반도체 장치들은 앞서 도 1 내지 도 18을 참조하여 설명한 레이아웃 설계 방법에 의해 제조/생산될 수 있다. 반도체 장치들의 성능과 소모 전력 등을 개선할 수 있는 신규 공정이 개발될 경우, 기존 공정에 적합한 원본 레이아웃을 신규 공정에 적합한 새로운 레이아웃으로 빠르게 변경하고 검증함으로써, 반도체 장치들의 생산 공정에 신규 공정을 신속하게 적용할 수 있다. 따라서 반도체 장치들의 성능 및 소모 전력은 물론, 생산성을 개선할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
SC: 표준 셀
UA: 단위 영역
E1: 제1 경계
E2: 제2 경계
OF: 원본 핀 구조체들
OSD: 원본 소스/드레인 영역들
OFC: 원본 컷 영역들
OCA: 원본 활성 컨택들
OCB: 원본 게이트 컨택들
NF: 신규 핀 구조체들
NSD: 신규 소스/드레인 영역들
NFC: 신규 컷 영역들
NCA: 신규 활성 컨택들
NCB: 신규 게이트 컨택들

Claims (10)

  1. 복수의 IC(Integrated Circuit) 블록들을 포함하는 반도체 장치에서 레이아웃을 변경할 선택 IC 블록을 결정하는 단계;
    상기 선택 IC 블록에 포함되는 핀 구조체들의 제1 방향에서의 간격을, 제1 간격에서 제2 간격으로 변경하는 단계; 및
    상기 선택 IC 블록에서 상기 핀 구조체들에 연결되는 소스/드레인 영역들의 위치를 결정하는 단계; 를 포함하는 반도체 장치의 레이아웃 설계 방법.
  2. 제1항에 있어서,
    상기 선택 IC 블록에서 상기 핀 구조체들을 분리하는 컷 영역의 위치를 결정하는 단계; 및
    상기 선택 IC 블록에서 상기 소스/드레인 영역들 및 게이트 전극 중 적어도 하나에 연결되는 컨택의 위치를 결정하는 단계; 를 더 포함하는 반도체 장치의 레이아웃 설계 방법.
  3. 제1항에 있어서,
    상기 선택 IC 블록과, 상기 선택 IC 블록과 다른 비선택 IC 블록을 병합하여 상기 반도체 장치에 대한 새로운 레이아웃을 생성하는 단계; 및
    상기 새로운 레이아웃을 검증하는 단계; 를 더 포함하는 반도체 장치의 레이아웃 설계 방법.
  4. 제3항에 있어서,
    상기 비선택 IC 블록에 포함되는 핀 구조체들은, 상기 제1 방향에서 상기 제1 간격을 갖는 반도체 장치의 레이아웃 설계 방법.
  5. 제1항에 있어서,
    상기 선택 IC 블록에 포함되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 전원 라인들, 및 상기 제1 방향에서 서로 인접한 한 쌍의 상기 전원 라인들 사이에 정의되는 중심 라인들 중 적어도 하나를 기준으로 이용하여 상기 핀 구조체들의 간격을 변경하는 반도체 장치의 레이아웃 설계 방법.
  6. 제1항에 있어서,
    상기 선택 IC 블록에 소정의 단위 영역을 정의하고, 상기 단위 영역 내에 상기 제2 간격으로 상기 핀 구조체들을 배치하는 반도체 장치의 레이아웃 설계 방법.
  7. 제1항에 있어서,
    상기 제1 방향에서, 상기 선택 IC 블록에 포함되는 상기 핀 구조체들 각각의 위치를 변경하고, 상기 핀 구조체들 중 적어도 일부 사이에 더미 핀 구조체들을 추가하는 반도체 장치의 레이아웃 설계 방법.
  8. 제1항에 있어서,
    상기 소스/드레인 영역들 각각은 상기 제1 방향과 교차하는 제2 방향에 평행한 제1 경계 및 제2 경계를 포함하며, 상기 제1 경계 및 상기 제2 경계를 상기 제1 방향으로 이동시켜 상기 소스/드레인 영역들의 위치를 결정하는 반도체 장치의 레이아웃 설계 방법.
  9. 원본 레이아웃에 의해 설계된 반도체 장치에서, 상기 원본 레이아웃을 새로운 레이아웃으로 변경할 선택 영역 및 상기 원본 레이아웃을 유지할 비선택 영역을 결정하는 단계;
    기판의 상면에 평행한 제1 방향에서 상기 선택 영역에 포함되는 핀 구조체들의 간격이 상기 비선택 영역에 포함되는 핀 구조체들 사이의 간격보다 작도록, 상기 선택 영역의 상기 원본 레이아웃을 상기 새로운 레이아웃으로 변경하는 단계;
    상기 선택 영역과 상기 비선택 영역을 병합하여 상기 반도체 장치에 대한 전체 레이아웃을 생성하는 단계; 및
    상기 전체 레이아웃을 검증하는 단계; 를 포함하는 반도체 장치의 레이아웃 설계 방법.
  10. 제1 방향에서 제1 간격을 갖는 원본 핀 구조체들을, 상기 제1 방향에서 상기 제1 간격보다 작은 제2 간격을 갖는 신규 핀 구조체들로 대체하는 단계;
    상기 제1 방향과 교차하는 제2 방향에 평행한 상기 신규 핀 구조체들의 경계를 기준으로 신규 소스/드레인 영역들을 배치하는 단계;
    상기 제2 방향에 평행한 상기 신규 소스/드레인 영역들의 경계를 기준으로 상기 신규 핀 구조체들을 분리하는 컷 영역을 배치하는 단계; 및
    상기 제2 방향에 평행한 상기 신규 핀 구조체들의 경계를 기준으로 상기 신규 소스/드레인 영역들에 연결되는 신규 활성 컨택들을 배치하는 단계; 를 포함하는 반도체 장치의 레이아웃 설계 방법.
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