CN105447221B

CN105447221B - 设计半导体装置的布局的方法

Info

Publication number: CN105447221B
Application number: CN201510594079.XA
Authority: CN
Inventors: 郑光钰
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2014-09-18
Filing date: 2015-09-17
Publication date: 2020-06-16
Anticipated expiration: 2035-09-17
Also published as: CN105447221A; US10002223B2; US20160085897A1; US20180011961A1; US9811626B2

Abstract

公开了一种设计半导体装置的布局的方法。所述方法包括如下操作：由布局设计系统通过自对准双图案化工艺接收与目标芯片的尺寸和用于形成栅极线的单位布置宽度有关的信息。所述方法还包括：在所述目标芯片处分配输入和输出区、硬宏区以及标准单元区；通过应用栅极生成规则来调节所述标准单元区的宽度，所述栅极生成规则用于将位于所述标准单元区中的至少一个单元行的宽度设定为所述单位布置宽度的奇数倍。所述单位布置宽度对应于自对准双图案化工艺中的一对栅极线的中心之间的宽度。

Description

设计半导体装置的布局的方法

要求于2014年9月18日在美国专利商标局提交的第62/052,076号美国专利临时申请和于2015年3月10日在韩国知识产权局提交的第10-2015-0033280号韩国专利申请的优先权，上述专利申请的全部内容通过引用全部包含于此。

技术领域

在此描述的发明构思的示例实施例涉及一种半导体装置，更具体地讲，涉及一种设计半导体装置的布局的方法。

背景技术

诸如智能手机、平板个人电脑(PC)、数码相机、MP3播放器和个人数字助理(PDA)的移动装置的使用正在显著增加。随着这种移动装置中多媒体的驱动和各种数据的吞吐量增加，高速处理器大规模应用于移动装置。可以在移动装置上驱动各种应用程序。为了驱动各种应用程序，在移动装置中使用诸如工作存储器(例如，DRAM)、非易失性存储器和应用处理器(AP)的半导体装置。

光刻设备可以相较于设计规则的缩小版而飞快发展。因此，正在对实现比使用光刻设备实现的最小节距和/或期望节距更小的节距的方法的示例实施例进行研究。在至少一个示例实施例中，上述方法包括自对准双图案化(在下文中称为“SADP”)工艺。可以使用SADP工艺来形成比使用光刻设备实现的最小节距和/或期望节距更小的节距的结构。因此，可以通过使用SADP工艺来容易地形成具有超出光刻设备限制的精细图案或高集成度的半导体装置。

当执行用于SADP的布局设计时，观察到基于SADP的特性的约束条件。发明构思的示例实施例可以提供用于容易地实现使用SADP工艺制造的半导体装置的布局的设计和验证方法。

发明内容

在发明构思的至少一个示例实施例中，形成能够满足布局设计的约束条件的设计的方法是基于半导体装置的双图案化工艺和布局设计系统。

在发明构思的至少一个示例实施例中，一种设计半导体装置的布局的方法包括如下操作：通过布局设计系统接收与目标芯片的尺寸以及用于通过SADP工艺形成栅极线的单位布置宽度有关的信息；在所述目标芯片处分配输入和输出区、硬宏区以及标准单元区；通过应用栅极生成规则来调节所述标准单元区的宽度，所述栅极生成规则用于将位于所述标准单元区中的至少一个单元行的宽度设定为所述单位布置宽度的奇数倍。所述单位布置宽度对应于SADP工艺中的一对栅极线的中心之间的宽度。

根据发明构思的另一示例实施例，一种设计应用SADP工艺的半导体装置的布局的方法包括如下操作：接收芯片的尺寸和设计规则；在芯片处分配标准单元区和至少一个硬宏区；调节标准单元区的每个单元行的宽度以将所述宽度设定为形成有一对栅极线的单位布置宽度的奇数倍。

根据发明构思的又一示例实施例，一种用来设计半导体装置的布局的基于计算机的系统包括：输入和输出装置，用于接收半导体装置的几何信息或设计规则；工作存储器，被构造为加载栅极生成模块，所述栅极生成模块用于根据SADP工艺和被构造为产生半导体装置的布局的布局布线工具来生成将要被形成的栅极线；中央处理单元，被构造为基于从输入和输出装置提供的信息来运行布局布线工具和栅极生成模块，其中，栅极生成模块将分配给半导体装置的标准单元区的每个单元行的宽度设定为单位布置宽度的奇数倍。

在发明构思的再一示例实施性中，一种设计半导体装置的布局布线的方法包括如下操作：接收与目标芯片的栅极线的宽度有关的信息和与成对的栅极线之间的间隔有关的几何信息；在目标芯片处分配形成输入和输出焊盘的输入和输出区、至少一个硬宏区以及标准单元区；检查栅极生成规则，用于检测标准单元区的每个单元行的行方向宽度是否为所述成对的栅极线之间的间隔的奇数倍；基于检测结果将违反了栅极生成规则的标准单元区的每个单元行的行方向宽度调节成所述成对栅极线之间的间隔的奇数倍。

根据发明构思的至少一个示例实施例的设计布局的方法和布局设计系统可以解决因双图案化工艺导致的图案生成规则的约束条件。

在至少一个示例实施例中，提供了一种设计半导体装置的布局布线的方法。所述方法包括如下操作：接收与目标芯片的栅极线的宽度有关的信息；分配目标芯片的形成有输入和输出焊盘的输入和输出区以及标准单元区；检查栅极生成规则，用于检测标准单元区的每个单元行的行方向宽度是否为成对的栅极线之间的间隔的奇数倍；调节违反了栅极生成规则的标准单元区的每个单元行的行方向宽度。

在至少一个示例实施例中，调节操作包括基于检测结果将违反了栅极规则的每个单元行的行方向宽度调节成所述成对的栅极线之间的间隔的奇数倍的操作。可以通过改变与标准单元区相邻的硬宏区的光晕的尺寸来调节违反了栅极生成规则的标准单元区的每个单元行的行方向宽度。在至少一个示例实施例中，可以通过移动在标准单元区的两侧处的端单元的位置来调节违反了栅极生成规则的标准单元区的每个单元行的行方向宽度。所述方法还包括调节违反了栅极生成规则的硬宏区的行方向宽度和通过SADP工艺形成所述成对的栅极线。

附图说明

当结合附图描述具体实施方式时，这里的非限制性实施例的各种特征和优点可以变得更加明显。提供这些附图仅为了说明目的，且不应被解释为限制权利要求的范围。除非明确地指示，否则附图不被认为是按比例绘制的。出于清楚的目的，可能已经夸大了附图的各种尺寸。

图1是示出根据发明构思的至少一个示例实施例的布局设计系统的框图。

图2A至图2E是示意性地示出SADP工艺的图。

图3A和图3B是示意性地示出根据至少一个示例实施例的当应用SADP工艺时形成的栅极线图案的数量的图。

图4A和图4B是示意性地示出根据发明构思的至少一个示例实施例的栅极生成规则在特定芯片区上的布置位置的宽度的图。

图5是示出发明构思的至少一个示例实施例的布局设计系统的布局设计方法的流程图。

图6和图7是示出图5中描述的操作的芯片平面图。

图8是示意性地示出图7的标准单元区的图。

图9是示意性地示出图7的标准单元区的图。

图10是示意性地示出图7的标准单元区的图。

图11是示出根据发明构思的另一个示例实施例的调节标准单元区中的栅极的数量的方法的图。

具体实施方式

应该理解的是，当元件或层被称为“在”另一个元件或层“上”、“连接到”、“结合到”或“覆盖”另一个元件或层时，该元件或层可以直接在另一个元件或层上、直接连接到、直接结合到或直接覆盖所述另一个元件或层，或者可以存在中间元件或中间层。相反，当元件被称为“直接在”另一个元件或层“上”、“直接连接到”或“直接结合到”另一个元件或层时，不存在中间元件或中间层。同样的附图标记在说明书中始终指示同样的元件。如在这里使用的，术语“和/或”包括相关列出项中的一个或更多个的任意和全部组合。应该理解的是，虽然在此可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。

为了易于描述，在这里可以使用空间相对术语(例如“在……下面”、“在……下方”、“下面的”、“在……上方”、“上面的”等)来描述如附图中示出的一个元件或特征与另外的元件或特征的关系。应该理解的是，除了附图中绘出的方位之外，空间相对术语还旨在包含装置在使用中或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“下面”的元件将随后被定位为“在”所述其它元件或特征“上方”。因此，术语“在……下方”可以包含在……上方和在……下方两种方位。装置可以被另外定位(旋转90度或者在其它方位)并且相应地解释这里使用的空间相对描述语。

这里使用的术语仅出于描述各实施例的目的，并且不意图成为示例实施例的限制。如在这里所使用的，除非上下文另外清楚指出，否则单数形式“一个”、“一种(者)”、和“所述(该)”也意图包括复数形式。还将理解的是，术语“包括”、“包括…的”、“包含”、“包含…的”用在本说明书中时，说明存在所陈述的特征、整体、步骤、操作、元件、和/或组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

在此参照作为示例实施例的理想实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，预计将出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例实施例不应被解释为局限于这里示出的区域的形状，而是要包括由例如制造引起的形状的偏差。在图中示出的区域本质上是示意性的，并且它们的形状不是意图示出装置的区域的实际形状且不意图限制示例实施例的范围。

除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所通常理解的含义相同的含义。还将理解的是，除非这里明确定义，否则术语(包括在通用字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思相一致的意思，而不是理想地或者过于正式地解释它们的意思。

虽然可能没有示出某个或某些剖视图的对应的平面图和/或透视图，但是在此示出的器件结构的剖视图为在平面图中示出的沿两个不同方向和/或在透视图示出的在三个不同方向上延伸的多个器件结构提供支持。这两个不同方向可以或可以不彼此正交。这三个不同方向可以包括可与所述两个不同方向正交的第三方向。多个器件结构可以集成在同一个电子装置中。例如，当器件结构(例如，存储单元结构或晶体管结构)示于剖视图中时，电子装置可以包括多个器件结构(例如，存储单元结构或晶体管结构)，如电子装置的平面图所示。多个器件结构可以按阵列和/或二维图案布置。

图1是示出根据发明构思的至少一个示例实施例的布局设计系统100的框图。参照图1，布局设计系统100可以包括中央处理单元(CPU)110、工作存储器130、输入和输出装置150、存储装置170以及系统总线190。在至少一个示例实施例中，布局设计系统100可以设置为用于设计半导体装置的布局的专用装置。布局设计系统100可以是用于操作各种模拟工具或设计工具的计算机。

CPU 110可以运行将要在布局设计系统100中执行的软件(例如，应用程序、操作系统(OS)和装置驱动器)。CPU 110可以执行加载到工作存储器130上的操作系统(OS)(未示出)。CPU 110可以运行基于OS的各种应用程序或设计工具和验证工具。例如，CPU 110可以运行加载到工作存储器130上的布局设计工具、布局验证工具或设计规则检查(DRC)工具。CPU 110可以驱动作为发明构思的至少一个示例实施例中的布局设计工具而设置的栅极生成模块132。栅极生成模块132可以被构造为以SADP工艺形成偶数个栅极，而与栅极在整个芯片中的位置或环境无关。该栅极布置或生成规则被称为偶数栅极规则。此外，CPU 110可以驱动布局布线(P&R)工具134，用于在芯片上的最佳位置处布局和布线各种硬宏或单元。

OS或应用程序可以加载到工作存储器130上。在启动布局设计系统100期间，存储在存储装置170中的OS映像(未示出)可以基于启动顺序而加载到工作存储器。可以由OS来支持布局设计系统100的总体输入和输出操作。同样地，由用户选择的或者用于提供基础服务的应用程序可以加载到工作存储器130。栅极生成模块132和P&R工具134可以加载到工作存储器130。

栅极生成模块132或P&R工具134可以作为布局设计工具从存储装置170加载到工作存储器130。虽然没有示出，但是工作存储器130还可以包括用于设计和验证示意性电路的工具或用于将示意性电路自动变成布局图的布局设计工具。工作存储器130可以为诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器，或者可以为诸如相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)和NOR闪存的非易失性存储器。

栅极生成模块132可以提供无论何条件下都以SADP工艺形成偶数个栅极的栅极布置规则。例如，栅极生成模块132可以应用偶数栅极规则，从而以SADP工艺形成偶数个栅极来形成标准单元，而与栅极在芯片中的位置或环境无关。通过SADP工艺产生的栅极可以形成为偶数个，以防止和/或减少因额外校正工艺导致的成本提高。因此，栅极生成模块132可以调整栅极的布置或阵列使得在标准单元的区域中形成偶数个栅极，而与任何位置或条件无关。P&R工具134可以使用为布局设计提供的网表(netlist)，或者可以在由用户决定的位置处布置硬宏或标准单元的区域。

输入和输出装置150可以通过用户接口装置来控制用户输入和用户输出。例如，输入和输出装置150可以包括诸如键盘、鼠标和触摸板的输入装置以及诸如当完成示意性验证时接收布局的监视器的输出装置。输入和输出装置150可以显示布局设计系统100的布局设计过程或者模拟结果和验证结果。

存储装置170可以设置为布局设计系统100的存储介质。存储装置170可以存储应用程序、OS映像和各种种类的数据。存储装置170可以设置为存储卡(例如，多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、安全卡(SD)、微安全卡(MicroSD))或硬盘驱动(HDD)。存储装置170可以包括具有大存储容量的NAND闪存。另外，存储装置170可以包括诸如PRAM、MRAM、ReRAM、FRAM或NOR闪存的下一代非易失性存储器。

系统总线190可以被设置为用于在布局设计系统100中提供网络的内部连线。CPU110、工作存储器130、输入和输出装置150以及存储装置170可以通过系统总线190电连接以交换数据。然而，发明构思的范围和精神可以不限于此。例如，为了有效的管理，还可以提供仲裁方法。

根据至少一个示例实施例，布局设计系统100可以基于与为布局设计提供的各种门级(gate level)有关的信息来设计芯片的布局。布局设计系统100可以应用允许以SADP工艺形成偶数个栅极而与标准单元区的环境条件或位置无关的偶数栅极规则，从而能够减少在设计将要基于偶数栅极规则以SADP工艺制造的半导体装置的布局时发生的错误和额外成本。

图2A至图2E是示意性地示出SADP工艺的图。参照图2A至图2E，一旦基于SADP工艺形成图案，就可以形成偶数个图案。

参照图2A，可以在基底210上形成用于栅电极的多晶硅层220，并且可以在多晶硅层220上形成将要用作心轴(mandrel)的第一图案232和第二图案234。可以通过光刻工艺形成第一图案232和第二图案234。

参照图2B，可以在第一图案232和第二图案234上形成分隔层240。分隔层240可以由针对第一图案232和第二图案234具有蚀刻选择性的材料形成。可以使用诸如中温氧化物(MTO)、高温氧化物(HTO)或原子层沉积(ALD)氧化物形成分隔层240。

参照图2C，可以去除分隔层240的一部分，从而可以在第一图案232的侧壁和第二图案234的侧壁上形成分隔件242、244、246和248。例如，用于去除分隔层240的一部分的工艺可以包括回蚀工艺。可以通过对分隔层240执行回蚀工艺而在第一图案232的侧壁和第二图案234的侧壁上形成分隔件242、244、246和248。

参照图2D，可以示出去除了第一图案232、第二图案234以及多晶硅层220的作为蚀刻目标层的部分的形状。分隔层240可以是针对第一图案232和第二图案234具有蚀刻选择性的材料，因此，可以使用蚀刻第一图案232和第二图案234而几乎不蚀刻分隔件242、244、246和248的蚀刻剂来去除第一图案232和第二图案234。另外，还可以蚀刻多晶硅层220，以在分隔件242、244、246和248的下面形成多晶硅图案222、224、226和228。

参照图2E，当去除分隔件242、244、246和248时，可以保留将要用作栅极的多晶硅图案222、224、226和228。如上所述，可以借助第一图案232形成两个栅极222和224，并且可以借助第二图案234形成两个栅极226和228。可以将借助第一图案232形成的栅极222和224的中心之间的距离W称作单位布置宽度。简言之，可以借助一个心轴图案来形成两个栅极。

根据上面描述的SADP工艺的至少一个示例实施例，可以形成偶数个栅极。按照发明构思的至少一个示例实施例的栅极生成方法，当提供针对特定芯片的条件时，可以应用布置规则使得可以在标准单元区中形成偶数条栅极线。

图3A和3B示意性地示出根据至少一个示例实施例的在应用SADP工艺时形成的栅极线图案的数量的图。图3A示出由一个心轴图案确定的布置位点PS的结构。图3B示出由三个心轴图案确定的PS PS1至PS5的栅极线图案G1至G6。

参照图3A，可以在一个布置位点PS形成两个栅极GA和GB。可以如图所示地形成单位布置宽度W以及两个栅极GA和GB中的每个栅极的栅极宽度d。当限定了一个单位布置宽度W时，可以在布局设计操作中生成两条栅极线。一个单位布置宽度W可以对应于栅极GA的中心与栅极GB的中心之间的距离。即，可以在一个单位布置宽度W中分配两个栅极。例如，可以在布置宽度2W中生成三条栅极线以保持单位布置宽度W的距离。

参照图3B，可以在多个布置位点PS1至PS5形成六个栅极G1至G6。可以如图3A所示地形成六个栅极G1至G6中的每个栅极的栅极宽度d和单位布置宽度W。即，可以在标准单元区中分配的布置宽度5W中生成六个栅极G1至G6。最终，在标准单元区中，可以在全部布置位点的宽度nW(即，n为自然数)内设置形成为具有单位布置宽度W的间隔的(n+1)个栅极。然而，当标准单元区中没有适当地限制布置位点的宽度nW时，可能生成奇数个栅极。即，会需要关于标准单元区的布置位点的宽度nW的约束条件来生成偶数个栅极。可以在确定标准单元区的布置位点的宽度nW时调节标准单元区的布置位点的宽度nW以限定该布置位点的尺寸，从而形成偶数个栅极。

图4A和4B是示意性地示出根据发明构思的至少一个示例实施例的栅极生成规则确定的特定芯片区上的布置位点PS的宽度的图。

参照图4A，可以限定位于硬宏区和标准单元区中的每个区上的布置位点宽度。在此，“w”表示单位布置宽度。

首要地，可以将共用相同的栅极的单元行CR0、CR1和CR2中的每个行的布置位点宽度W1限定为(2n₂-1)w。这里，n₂是自然数。即，可以将形成偶数个栅极的布置位点宽度W1设定为单位布置宽度w的奇数倍，以在标准单元区中具有相同的单位布置宽度w。

可以将形成在单元行CR3至CR5的左侧上的每个标准单元区的布置位点宽度W2限定为(2n₃-1)w。在此，n₃是自然数。例如，可以将用于在左侧与输入和输出区相邻而右侧与硬宏区相邻的标准单元区处设置偶数个栅极的布置位点宽度W2设定为单位布置宽度w的奇数倍。

可以将形成在单元行CR3至CR5的中心区中的每个标准单元区的布置位点宽度W3限定为(2n₅-1)w。在此，n₅是自然数。可以将用于在位于硬宏之间的标准单元区处设置偶数个栅极的布置位点宽度W3设定为单位布置宽度w的奇数倍。

可以将形成在单元行CR3至CR5的右侧的每个标准单元区的布置位点宽度W4限定为(2n₇-1)w。在此，n₇是自然数。可以将用于在左侧与硬宏区相邻而右侧与输入和输出区相邻的标准单元区处提供偶数个栅极的布置位点宽度W4设定为单位布置宽度w的奇数倍。

可以将与单元行的整个区域被分配为标准单元区的单元行CR6至CR9对应的每个标准单元区的布置位点宽度W5限定为(2n₈-1)w。在此，n₈是自然数。

关于布置位点宽度W1、W2、W3、W4和W5的栅极生成规则可以在标准单元区处设置偶数个栅极。即，可以将被分配为芯片中的任意区域的标准单元区的布置位点宽度Wi(即，“i”是自然数)设定为单位布置宽度w的奇数倍。

此外，可以基于硬宏的位置而将硬宏的宽度设定为单位布置宽度w的奇数倍或偶数倍。例如，可以将位于单元行CR0、CR1和CR2的左侧上的硬宏的宽度L1限定为(2n₁)w。在此，n₁是自然数。即，与芯片的外部或输入和输出区相邻的硬宏的宽度L1可以是单位布置宽度w的偶数倍。可以将位于单元行CR0、CR1和CR2的右侧上的硬宏的宽度L2限定为(2n₉)w。

然而，可以将被标准单元区围绕的硬宏的宽度L3和L4分别限定为(2n₄-1)w和(2n₆-1)w。即，可以将被标准单元区围绕的硬宏的宽度设定为单位布置宽度w的奇数倍。无论何时应用该栅极生成规则，位于硬宏周围的标准单元区的栅极的数量可以为偶数个。当硬宏的宽度和标准单元区的宽度满足所描述的条件时，可以一起应用栅极生成规则而不会发生冲突。

图4B是根据图4A中示出的栅极生成规则来分配栅极的布局图。参照图4B，当应用根据发明构思的至少一个示例实施例的栅极生成规则时，通过芯片区300b中的硬宏区划分的栅极的数量可以为偶数个。另外，包括在标准单元区内的栅极的数量可以为偶数个。

图5是示出根据发明构思的示例实施例的布局设计系统的布局设计方法的流程图。参照图5，可以提供诸如门级网表的示意性电路上的芯片规格信息或验证信息。

在操作S110中，可以确定几何信息或芯片尺寸。可以基于各种标准单元的数量来确定芯片尺寸，其中，各种标准单元将要形成在芯片中以提供在示意性设计水平、存储器尺寸和核心块尺寸下确定的各种功能。

在操作S120中，可以确定输入和输出区，在输入和输出区中将要形成输入和输出电路以及芯片的焊盘。此外，可以将硬宏或硬块的位置确定在除了输入和输出区之外的核心区中。例如，可以将其中形成模拟电路块、静态随机存取存储器(SRAM)和CPU的硬宏形成为独立于标准单元区。

在操作S130中，可以在硬宏中设定光晕(halo)。光晕可以对应于硬宏的边缘区，用于区别形成在硬宏和标准单元区中的集成电路。可以通过调节光晕区的尺寸来调节标准单元区的宽度。

在操作S140中，布局设计系统可以确定标准单元区的宽度是否违反栅极生成规则。当标准单元区或硬宏区的宽度满足栅极生成规则时，方法可以结束。另一方面，当标准单元区或硬宏区的宽度违反栅极生成规则时，方法可以前进到操作S150。

在操作S150中，可以调节标准单元区的宽度。当标准单元区的宽度对应于单位布置宽度w的偶数倍时，可以调节标准单元区的单元行的包括起始点或结束点的单元的位置。在此，可以通过调节标准单元的起始点或结束点的位置来调节标准单元区的宽度，但是发明构思可以不限于此。可以在标准单元区中实际显示各种单元时应用该栅极生成规则。

图6和图7是示出图5中描述的操作的芯片平面图。图6示出芯片400的硬宏以及输入和输出(在下文中称为“I/O”)区被实现的形状。图7示出与芯片400的每个标准单元区相关的单元行。

参照图6，当确定了芯片的尺寸时，可以分配I/O区和硬宏区。例如，可以确定I/O区410的尺寸来分配I/O区和硬宏区，其中，在I/O区中形成用于与芯片的外部、I/O缓冲器和驱动器交换数据或信号的I/O焊盘。另外，可以确定芯片400中的硬宏区420、430、440和450来分配I/O区和硬宏区。可以基于I/O焊盘与各硬宏区420、430、440和450之间的距离、电源轨的构造、或者其它核心与各硬宏区420、430、440和450之间的相对距离来确定硬宏区420、430、440和450的位置。当确定了I/O区410以及硬宏区420、430、440和450时，可以将剩余部分分配给标准单元区460。

图7是标准单元区的宽度的平面图。参照图7，可以基于三个属性来划分标准单元区。可以将标准单元区划分为其两侧布置有硬宏区420和430的标准单元区470、位于I/O区410与硬宏区440之间的标准单元区480以及不与I/O区410中的硬宏叠置的标准单元区490。

首要地，其两侧布置有硬宏区420和430的标准单元区470的宽度W1可以对应于单位布置宽度w的奇数倍。该单元区的宽度的尺寸可以同样应用于标准单元区的宽度W3。位于I/O区410与硬宏区440之间的标准单元区480的宽度W2也可以设定为单位布置宽度w的奇数倍。同样地，标准单元区的宽度W4也可以设定为单位布置宽度w的奇数倍。该规则可以同样应用于标准单元区490。

图8是示意性地示出图7的标准单元区470的图。参照图8，在至少一个示例实施例中，硬宏HM1与硬宏HM2之间的标准单元区可以形成为遍及三个单元行SCR0、SCR1和SCR2。

左端单元FC_L可以位于标准单元区的单元行SCR0的左侧。另外，右端单元FC_R可以布置在单元行SCR0的右侧。端单元FC_L和FC_R均可以在标准单元区和硬宏之间保护包括在标准单元区中的单元。即，可以布置端单元FC_L和FC_R，其中，端单元FC_L和FC_R被配置为基本防止和/或减少因形成在硬宏中的核心与形成在标准单元区中的各种单元之间的构造差异导致的在制造工艺中发生的各种干扰。左端单元FC_L的宽度可以是D1，并且右端单元FC_R的宽度可以是D2。在此，端单元FC_L和FC_R的宽度D1和D2可以设定为彼此相同或彼此不同。

根据发明构思的示例实施例，可以将端单元FC_L和FC_R的位置移动至左侧或右侧以调节标准单元区的宽度W1。例如，可以通过将左端单元FC_L向右侧移动如间隔d1这么多来减小标准单元区的宽度W1。另外，可以移动右端单元FC_R的位置来将标准单元区的宽度W1设定为单位布置宽度w的奇数倍。可以通过沿着硬宏方向移动端单元FC_L和FC_R的位置并且增加标准单元区的宽度W1来调节标准单元区的宽度W1，以将其设定为单位布置宽度w的奇数倍。

在至少一个示例实施例中，因为位于硬宏HM1与HM2之间的单元行SCR0、SCR1和SCR2共用相同的栅极，所以端单元FC_L和FC_R的构造可以应用于两个单元行SCR1和SCR2。

图9是示意性地示出标准单元区480的图。参照图9，输入和输出区与硬宏HM3之间的标准单元区可以跨过三个单元行SCR3、SCR4和SCR5形成。

左端单元FC_L可以位于标准单元区的单元行SCR3的左侧。另外，右端单元FC_R可以布置在单元行SCR3的右侧。端单元FC_L和FC_R均可以在标准单元区和硬宏之间保护包括在标准单元区中的单元。即，可以布置端单元FC_L和FC_R，其中，端单元FC_L和FC_R用于防止和/或减少由于形成在硬宏中的核心与形成在标准单元区中的各种单元之间的构造差异导致的在制造工艺中发生的各种干扰。左端单元FC_L的宽度可以是D1'，并且右端单元FC_R的宽度可以是D2'。在此，左端单元FC_L的宽度D1'和右端单元FC_R的宽度D2'可以设定为与图8中示出的端单元FC_L和FC_R的宽度D1和D2相等，或者与图8中示出的端部单元FC_L和FC_R的宽度D1和D2不同。

根据发明构思的示例实施例，可以将端单元FC_L和FC_R的位置向左侧或右侧移动以调节标准单元区的宽度W2。例如，可以通过将左端单元FC_L向右侧移动特定距离来减小标准单元区的宽度W2。另外，可以移动右端单元FC_R的位置以将标准单元区的宽度W2设定为单位布置宽度w的奇数倍。可以通过沿任意方向移动端单元FC_L和FC_R的位置并且增大标准单元的宽度W2来调节标准单元区的宽度W2，以使其被设定为单位布置宽度w的奇数倍。可以将端单元FC_L和FC_R的构造应用于全部单元行SCR4和SCR5。

图10是示意性地示出标准单元区490的图。参照图10，输入和输出区之间的标准单元区490可以跨过四个单元行SCR6、SCR7、SCR8和SCR9形成。

左端单元FC_L可以位于标准单元区的单元行SCR6的左侧。另外，右端单元FC_R可以布置在单元行SCR6的右侧。端单元FC_L和FC_R均可以在标准单元区和硬宏之间保护包括在标准单元区中的单元。即，可以布置端单元FC_L和FC_R，其中，端单元FC_L和FC_R用于防止由于形成在硬宏中的核心与形成在标准单元区中的各种单元之间的构造差异导致的在制造工艺中发生的各种干扰。左端单元FC_L的宽度可以是D1"，并且右端单元FC_R的宽度可以是D2"。在此，左端单元FC_L的宽度D1"和右端单元FC_R的宽度D2"可以设定为与图8中示出的端部单元FC_L和FC_R的宽度D1和D2相等，或者与图8中示出的端部单元FC_L的宽度D1和D2不同。

根据发明构思的示例实施例，可以将端单元FC_L和FC_R的位置向左侧或右侧移动以调节标准单元区的宽度W0。例如，可以通过将左端单元FC_L向右侧移动如特定间隔那么多来减小标准单元区的宽度W0。另外，可以移动右端单元FC_R的位置以将标准单元区的宽度W0设定为单位布置宽度w的奇数倍。可以通过沿任意方向移动端单元FC_L和FC_R的位置并且增大标准单元的宽度W0来调节标准单元区的宽度W0，以使其被设定为单位布置宽度w的奇数倍。可以将端单元FC_L和FC_R的构造应用于全部单元行SCR7、SCR8和SCR9。

图11是示出根据发明构思的另一个示例实施例的调节标准单元区中的栅极的数量的方法的图。参照图11，硬宏HM1和HM2之间的标准单元区可以跨过三个单元行SCR0、SCR1和SCR2形成。然而，可以在布置多个标准单元471至478时确定标准单元区的宽度。即，发明构思的至少一个示例实施例的栅极生成规则可以应用于设置多个标准单元471至478。

同时，可以利用各种形状的封装件来安装根据发明构思的至少一个示例实施例的存储系统。例如，可以利用如下的封装件来安装半导体装置，诸如层叠封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装件(PDIP)、华夫裸片封装件(die in waffle pack)、晶片形式的裸片(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄型四方扁平封装件(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装件(SSOP)、薄型小外形封装件(TSOP)、、系统级封装件(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和晶片级处理堆叠封装件(WSP)。

虽然已经参照示例实施例描述了发明构思，但是对于本领域技术人员而言将明显的是，在不脱离本发明的精神和范围的情况下，可以做出各种改变和修改。因此，应该理解的是，以上实施例并非是限制性的而是说明性的。

Claims

1.一种设计半导体装置的布局的方法，所述方法包括如下操作：

通过布局设计系统的自对准双图案化工艺接收与目标芯片的尺寸和形成栅极线的单位布置宽度有关的信息；

在所述目标芯片处分配输入和输出区、硬宏区以及标准单元区；

通过应用栅极生成规则来调节所述标准单元区的宽度，所述栅极生成规则用于将位于所述标准单元区中的至少一个单元行的宽度设定为所述单位布置宽度的奇数倍，所述单位布置宽度对应于自对准双图案化工艺中的将要形成在所述标准单元区中的相邻栅极线的中心之间的宽度；和

在具有调节后宽度的单元行的所述标准单元区中，根据自对准双图案化工艺形成一组栅极线，使得

所述一组栅极线的相邻栅极线其各自的中心间隔开单位布置宽度，

所述一组栅极线延伸穿过整个所述标准单元区，并且

所述标准单元区中的所述一组栅极线的一些栅极线是偶数倍的栅极线。

2.根据权利要求1所述的方法，其中，所述栅极生成规则将位于所述硬宏区的第一区中的硬宏的宽度设定为所述单位布置宽度的偶数倍，并且将位于所述硬宏区的第二区中的硬宏的宽度设定为所述单位布置宽度的奇数倍。

3.根据权利要求2所述的方法，其中，所述第一区对应于具有至少一个面不与所述标准单元区相邻的矩形形状的芯片区。

4.根据权利要求2所述的方法，其中，所述第二区对应于具有四个面与所述标准单元区相邻的矩形形状的芯片区。

5.根据权利要求1所述的方法，其中，调节所述标准单元区的宽度的操作包括：

将所述标准单元区的栅极线的位置向左侧或右侧移动。

6.根据权利要求5所述的方法，其中，调节所述标准单元区的宽度的操作包括：

将所述标准单元区的至少一个端部处的至少一个端部单元的位置向左侧或右侧移动。

7.根据权利要求5所述的方法，其中，调节所述标准单元区的宽度的操作包括：

通过改变所述硬宏区的光晕的尺寸来调节所述标准单元区的宽度。

8.根据权利要求7所述的方法，其中，以至少一个单元行为单位调节所述标准单元区的宽度。

9.根据权利要求1所述的方法，所述方法还包括如下操作：在所述标准单元区中布置标准单元，

其中，布置标准单元的操作包括应用栅极生成规则。

10.一种设计半导体装置的布局的方法，所述方法包括如下操作：

接收芯片的尺寸；

在所述芯片处分配标准单元区和至少一个硬宏区；

通过应用栅极生成规则来调节所述标准单元区的每个单元行的宽度，所述栅极生成规则用于将位于所述标准单元区中的至少一个单元行的宽度设定为单位布置宽度的奇数倍，所述单位布置宽度与将要形成在所述标准单元区中的相邻栅极线之间的间距有关；和

所述一组栅极线延伸穿过整个所述标准单元区，并且

11.根据权利要求10所述的方法，其中，所述单位布置宽度对应于将要形成在所述标准单元区中的一对栅极线的宽度。

12.根据权利要求11所述的方法，其中，所述单位布置宽度对应于将要形成在所述标准单元区中的相邻栅极线的中心之间的距离。

13.根据权利要求10所述的方法，其中，调节宽度的操作包括移动形成在所述标准单元区的单元行中的端部单元的位置。

14.根据权利要求10所述的方法，其中，调节宽度的操作包括调节硬宏区的光晕的尺寸。

15.一种设计半导体装置的布局布线的方法，所述方法包括如下操作：

接收与目标芯片的栅极线的宽度有关的信息和与成对的栅极线之间的间隔有关的几何信息；

在所述目标芯片处分配形成有输入和输出焊盘的输入和输出区、至少一个硬宏区和标准单元区；

检查栅极生成规则，所述栅极生成规则用于检测所述标准单元区的每个单元行的行方向宽度是否为所述成对的栅极线之间的间隔的奇数倍；

基于检测结果，将违反了所述栅极生成规则的所述标准单元区的每个单元行的行方向宽度调节成所述成对栅极线之间的间隔的奇数倍；和

所述一组栅极线的所述成对的栅极线其各自的中心间隔开单位布置宽度，

所述一组栅极线延伸穿过整个所述标准单元区，并且

16.根据权利要求15所述的方法，其中，通过改变与所述标准单元区相邻的硬宏区的光晕的尺寸来调节违反了所述栅极生成规则的所述标准单元区的每个单元行的行方向宽度。

17.根据权利要求15所述的方法，其中，通过移动在所述标准单元区的两侧处的端单元的位置来调节违反了所述栅极生成规则的所述标准单元区的每个单元行的行方向宽度。

18.根据权利要求15所述的方法，其中，栅极生成规则将所述硬宏区之中的被所述标准单元区封闭的硬宏的行方向宽度设定为所述成对的栅极线之间的间隔的奇数倍，并且将所述硬宏区之中的有至少一个面不与所述标准单元区相邻的硬宏的行方向宽度设定为所述成对的栅极线之间的间隔的偶数倍。

19.根据权利要求18所述的方法，所述方法还包括调节违反了所述栅极生成规则的硬宏区的行方向宽度。

20.根据权利要求15所述的方法，其中，所述单位布置宽度对应于构成所述成对栅极线的栅极线的中心之间的宽度。

21.一种设计半导体装置的布局布线的方法，所述方法包括如下操作：

接收与目标芯片的栅极线的宽度有关的信息；

分配目标芯片的形成有输入和输出焊盘的输入和输出区及标准单元区；

检查栅极生成规则，所述栅极生成规则用于检测所述标准单元区的每个单元行的行方向宽度是否为将要形成在所述标准单元区中的相邻栅极线之间的特定间隔的奇数倍；

调节由于其宽度不是将要形成在所述标准单元区中的相邻栅极线之间的所述特定间隔的奇数倍而违反了所述栅极生成规则的所述标准单元区的每个单元行的行方向宽度，所述调节包括将所述行方向宽度调节为所述特定间隔的奇数倍；和

所述一组栅极线延伸穿过整个所述标准单元区，并且

22.根据权利要求21所述的方法，其中，所述调节包括：

基于检测所述标准单元区的每个单元行的行方向宽度是否为将要形成在所述标准单元区中的相邻栅极线之间的特定间隔的奇数倍的结果，将违反了所述栅极生成规则的每个单元行的行方向宽度调节成将要形成在所述标准单元区中的相邻栅极线之间的所述特定间隔的奇数倍。

23.根据权利要求22所述的方法，其中，通过改变与所述标准单元区相邻的硬宏区的光晕的尺寸来调节违反了所述栅极生成规则的所述标准单元区的每个单元行的行方向宽度。

24.根据权利要求22所述的方法，其中，通过移动在所述标准单元区的两侧处的端单元的位置来调节违反了所述栅极生成规则的所述标准单元区的每个单元行的行方向宽度。