KR20200086147A - 집적 회로 및 그것의 레이아웃 설계 방법 - Google Patents

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Abstract

집적 회로는, 본 개시의 예시적 실시예에 따라, 제1 회로에 대응하고, 도전층에서 스페이서(spacer)의 폭만큼 상호 이격되어 제1 수평 방향으로 상호 평행하게 연장되는 제1 더미 패턴 및 제1 신호 패턴을 포함하는 제1 영역, 및 제1 회로와 동일한 제2 회로에 대응하고, 도전층에서 스페이서의 폭만큼 상호 이격되어 제1 수평 방향으로 상호 평행하게 연장되는 제2 더미 패턴 및 제2 신호 패턴을 포함하는 제2 영역을 포함할 수 있고, 제1 신호 패턴 및 제2 신호 패턴은, 제1 회로 및 제2 회로에서 상호 대응하는 제1 신호 및 제2 신호가 각각 인가되도록 구성될 수 있다.

Description

집적 회로 및 그것의 레이아웃 설계 방법{INTEGRATED CIRCUIT AND METHOD FOR DESIGNING LAYOUT OF THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 자가 정렬 패터닝(self aligned patterning)에 의해 형성된 패턴들을 포함하는 집적 회로 및 그것의 레이아웃 설계 방법에 관한 것이다.
집적 회로의 집적도를 향상시키기 위하여 미세화된 패턴을 형성하는 것이 필수적일 수 있다. 포토리소그래피(photolithography)에 의한 패터닝의 한계를 극복하기 위하여, 다양한 방법들이 사용될 수 있다. 예를 들면, 더블 패터닝(double patterning)(또는 멀티 패터닝)은 패턴들을 홀수 그룹 및 짝수 그룹으로 그룹핑하고, 그룹들 각각에 대하여 리소그래피 및 에칭(etching)을 반복하는 과정을 지칭할 수 있다. 다른 예시로서, 자가 정렬 더블 패터닝(Self Aligned Double Patterning; SADP)은 스페이서(spacer)를 사용하여 패턴들을 분리함으로써 패턴들을 형성하는 과정을 지칭할 수 있다. 이와 같은, 미세화된 패턴을 형성하기 위한 다양한 기법들은 감소된 피치(pitch)를 가지는 패턴들을 제공할 수 있음에도 불구하고, 집적 회로의 성능에 영향을 미치는 현상들을 유발할 수 있다.
본 개시의 기술적 사상은 미세화된 패턴을 형성하기 위한 기법에 의해 발생할 수 있는 현상들을 해소하는 구조를 가지는 집적 회로 및 집적 회로의 레이아웃을 설계하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 회로에 대응하고, 도전층에서 스페이서(spacer)의 폭만큼 상호 이격되어 제1 수평 방향으로 상호 평행하게 연장되는 제1 더미 패턴 및 제1 신호 패턴을 포함하는 제1 영역, 및 제1 회로와 동일한 제2 회로에 대응하고, 도전층에서 스페이서의 폭만큼 상호 이격되어 제1 수평 방향으로 상호 평행하게 연장되는 제2 더미 패턴 및 제2 신호 패턴을 포함하는 제2 영역을 포함할 수 있고, 제1 신호 패턴 및 제2 신호 패턴은, 제1 회로 및 제2 회로에서 상호 대응하는 제1 신호 및 제2 신호가 각각 인가되도록 구성될 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로의 레이아웃 설계 방법은, 도전층에서 상호 동일한 형상이 요구되는 제1 신호 패턴 및 제2 신호 패턴에 대한 정보를 획득하는 단계, 제1 수평 방향으로 연장되는 제1 신호 패턴 및 제2 신호 패턴을 배치하는 단계, 제1 신호 패턴으로부터 제1 피치(pitch)만큼 이격되고 제1 수평 방향으로 연장되는 제1 더미 패턴을 배치하는 단계, 및 제2 신호 패턴으로부터 제1 피치만큼 이격되고 제1 수평 방향으로 연장되는 제2 더미 패턴을 배치하는 단계를 포함할 수 있고, 제1 피치는, 맨드렐(mandrel) 패턴 및 비-맨드랠(non-mandrel) 패턴 사이 피치와 일치할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로의 레이아웃 설계 방법은, 크리티컬 패스(critical path)에 포함되는 신호 패턴에 대한 정보를 획득하는 단계, 제1 수평 방향으로 연장되는 신호 패턴을 배치하는 단계, 및 신호 패턴으로부터 제1 피치(pitch)만큼 이격되고 제1 수평 방향으로 연장되는 제1 더미 패턴을 배치하는 단계를 포함할 수 있고, 제1 피치는, 맨드렐(mandrel) 패턴 및 비-맨드랠(non-mandrel) 패턴 사이 피치와 일치할 수 잇고, 제1 더미 패턴을 배치하는 단계는, 신호 패턴의 폭 및 제1 피치에 기초하여 제1 더미 패턴의 폭을 판정하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 미세한 패턴들을 형성하기 위한 패터닝에서 불가피하게 발생할 수 있는 문제들이 집적 회로의 설계 과정에서 해소될 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 높은 집적도뿐만 아니라 양호한 성능을 가지는 집적 회로가 제공될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1 및 도 2는 본 개시의 예시적 실시예에 따른 집적 회로의 일부를 개략적으로 나타내는 도면들이다.
도 3은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이다.
도 5는 본 개시의 예시적 실시예에 따른 패턴들의 예시들을 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로에 포함되는 회로의 예시를 나타내는 회로도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 패턴들의 예시들을 나타내는 도면이다.
도 9는 본 개시의 예시적 실시예에 따른 패턴들의 예시들을 나타내는 도면이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따라 집적 회로의 일부를 나타내는 도면들이다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 패턴들의 예시들을 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1 및 도 2는 본 개시의 예시적 실시예에 따른 집적 회로(10)의 일부를 개략적으로 나타내는 도면들이다. 구체적으로, 도 1은 동일한 도전층에 형성된 복수의 패턴들(P11 내지 P14)을 포함하는 집적 회로(10)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이고, 도 2는 도 1의 평면도에서 A-A' 선을 따라 집적 회로(10)를 자른 단면도(도 2의 하단)와 함께 집적 회로(10)를 제조하는 과정의 일부(도 2의 상단)를 개략적으로 나타낸다.
본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서에서 다른 언급이 없는 한, 구성요소의 길이는 연장되는 방향에서의 길이를 지칭할 수 있고, 구성요소의 폭은 연장되는 방향과 수직한 방향에서의 길이를 지칭할 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있다.
하나의 도전층에서 패턴들은 미리 정해진 방향으로 연장될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 집적 회로(10)에서 제1 내지 제4 패턴들(P11 내지 P14)은 Y축 방향으로 상호 평행하게 연장될 수 있다. 피치(pitch)는 동일한 도전층에서 상호 인접하게 연장되는 패턴들의 중심들 사이 거리를 지칭할 수 있고, 집적 회로(10)에 포함된 패턴들의 피치를 감소시키는 것은 보다 많은 패턴들이 집적 회로(10)에 집적되는 것을 초래할 수 있고, 이에 따라 패턴들의 피치를 감소시키기 위한 다양한 기법들이 채용될 수 있다.
포토리소그래피(photolithography)에 의한 패터닝의 한계를 극복하기 위하여, 더블 패터닝(double patterning)(또는 멀티 패터닝)이 채용될 수 있다. 더블 패터닝은 패턴들을 홀수 그룹 및 짝수 그룹으로 그룹핑하고, 그룹들 각각에 대하여 리소그래피 및 에칭(etching)을 반복하는 과정을 지칭할 수 있고, 예컨대 LELE(Litho-Etch-Litho-Etch)로서 지칭될 수 있다. 그러나, 첫 번째 LE(Litho-Etch)에 의해서 형성되는 패턴과 두 번째 LE(Litho-Etch)에 의해서 형성되는 패턴 사이에 오버레이(overlay) 혹은 CDU(Critical Dimension Uniformity)의 산포에 기인하여, 패턴 브릿지(pattern bridge)가 발생할 수 있다.
자가 정렬 더블 패터닝(Self Aligned Double Patterning; SADP)은 스페이서(spacer)를 채용함으로써 더블 패터닝에서 발생할 수 있는 패턴 브릿지를 방지할 수 있다. 자가 정렬 패터닝은, 만드렐(mandrel)에 의해서 형성되는 패턴 측면에 스페이서(예컨대, ALD(Atomic Layer Deposition) 스페이서)를 퇴적(deposition)시켜 스페이서들 사이 공간을 이용하여 더블 패터닝(또는 멀티 패터닝)을 수행할 수 있다. 그러나, 스페이서의 퇴적 두께를 동일한 공정에서 가변시킬 수 없는 점에 기인하여, 스페이서에 의해서 형성되는 공간을 조절하는 것이 자가 정렬 더블 패터닝에서 용이하지 아니할 수 있다.
이러한 자가 정렬 더블 패터닝(SADP)의 한계를 해소하기 위하여, 본 명세서에 전체로서 참조되어 포함되는, 동일 출원인의 한국 특허 출원 제10-2018-0041021호 및 미국 특허 출원 제16/185,137호에서, 자가 정렬 LELE(Self Aligned Litho-Etch-Litho-Etch; SA-LELE)가 제안된 바 있다. 자가 정렬 LELE(SA-LELE)에 의하면, 스페이서들 사이 공간에 대응하는 만드렐 패턴을 위한 리소그래피-에칭이 수행될 수 있고, 스페이서가 형성된 후 비-만드렐(non-mandrel) 패턴을 위한 리소그래피-에칭이 수행될 수 있다. 예를 들면, 도전층에서 상호 평행하게 연장되는 도전 라인들 중 홀수 번째(또는 짝수 번째) 도전 라인들은 만드렐 패턴들일 수 있는 한편, 짝수 번째(또는 홀수 번째) 도전 라인들은 비-만드렐 패턴들일 수 있다. 이에 따라, 만드렐 패턴 및 비-만드렐 패턴의 피치가 감소할 수 있을 뿐만 아니라 패터닝의 자유도가 상승할 수 있다. 본 명세서에서, 만드렐 패턴은 자가 정렬(Self Aligned; SA) 패턴으로 지칭될 수 있는 한편, 비-만드렐 패턴은 리소(litho) 패턴으로 지칭될 수 있다.
도 1을 참조하면, 집적 회로(10)에서 제2 패턴(P12)은 만드렐 패턴일 수 있는 한편, 제1 패턴(P11), 제3 패턴(P13) 및 제4 패턴(P14)은 비-만드렐 패턴들일 수 있다. 전술된 바와 같이, 만드렐 패턴은 스페이서들에 의해서 형상이 결정될 수 있는 한편, 비-만드렐 패턴은 리소그래피에 의해서 형상이 결정될 수 있다. 특히, 만드렐 패턴과 인접한 비-만드렐 패턴은 리소그래피뿐만 아니라 인접한 만드렐 패턴의 형성을 위하여 사용된 스페이서에 의해서 형상이 결정될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 만드렐 패턴인 제2 패턴(P12)과 인접한 비-만드렐 패턴인 제3 패턴(P13)은, 집적 회로(10)를 제조하는 공정에서 점선으로 표시된 바와 같이 제2 패턴(P12)의 형성을 위해 사용된 스페이서에 대응하는 영역과 중첩되는 영역에서 제거된 형상을 가질 수 있다. 이에 따라, 제3 패턴(P13)은 제2 패턴(P12)과 인접하지 아니한 부분에서 제1 폭(W11)을 가질 수 있는 한편, 제2 패턴(P12)과 인접한 부분에서 제1 폭(W11)보다 작은 제2 폭(W12)을 가질 수 있다(W11 > W12).
도 2를 참조하면, 집적 회로(10)의 제조 공정에서 만드렐 패턴인 제2 패턴(P12)을 위한 제1 스페이서(C11) 및 제2 스페이서(C12)가 형성될 수 있고, 그 위에 비-만드렐 패턴들을 형성하기 위한 상위 마스크 레이어(top mask layer)가 형성될 수 있다. 도 2에 도시된 바와 같이, 비-만드렐 패턴들로서 제1 패턴(P11) 및 제4 패턴(P14)은 상위 마스크 레이어에 의해서 형상이 결정될 수 있는 한편, 제3 패턴(P13)은 상위 마스크 레이어뿐만 아니라 제2 스페이서(C12)에 영향을 받을 수 있다.
다시 도 1을 참조하면, 제3 패턴(P13)과 같은 비-만드렐 패턴의 형상은 집적 회로(10)의 성능에 영향을 미칠 수 있다. 예를 들면, 집적 회로의 설계된 레이아웃에 따라 제3 패턴(P13)의 추정된 임피던스를 사용하여 수행되는 포스트 시뮬레이션(예컨대, 도 3의 S40)의 결과 및 집적 회로(10)의 실제 성능 사이 오차가 증대될 수 있고, 결과적으로 예상치 못한 성능 저하를 포함하는 집적 회로(10)가 제조될 수 있다. 또한, 도 6 및 도 7 등을 참조하여 후술되는 바와 같이, 집적 회로(10)의 레이아웃 설계시 동일한 형상으로 설계된 2이상의 패턴들이 집적 회로(10)에서 상이한 형상들을 가질 수 있고, 패턴들의 미스매치에 기인하여 집적 회로(10)의 성능이 저하될 수 있다. 이하에서 도면들을 참조하여 설명되는 바와 같이, 본 개시의 예시적 실시예에 따른 집적 회로 및 집적 회로의 레이아웃을 설계하는 방법에 의하면, 집적 회로의 제조를 위한 반도체 공정에서 예측가능한 형상의 패턴들이 형성될 수 있고, 이에 따라 집적 회로의 성능이 보장될 수 있다. 또한, 반도체 공정의 수정 없이, 집적 회로의 레이아웃을 설계하는 단계에서 제3 패턴(P13)과 같은 형상의 패턴 형성이 집적 회로의 성능에 영향을 미치는 주요 신호들에 대하여 사전에 방지될 수 있다.
도 3은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하는 방법을 나타내는 순서도이다. 도 3에 도시된 바와 같이, 집적 회로(IC)를 제조하는 방법은 복수의 단계들(S10, S20, S30, S40, S50, S70, S90)을 포함할 수 있다.
단계 S10에서, 회로 설계가 수행될 수 있다. 예를 들면, 목표 성능을 충족시키기 위하여 다양한 소자들(예컨대, 트랜지스터 등) 중 일부가 선택될 수 있고, 선택된 소자들이 상호 연결될 수 있다. 일부 실시예들에서, 회로 설계는 설계자에게 사용자 인터페이스를 제공하는 회로 설계 툴에서 수행될 수 있다. 도 3에 도시된 바와 같이, 회로 설계는 단계 S20에서 수행되는 프리-시뮬레이션 결과를 참조하여 수행될 수 있다. 예를 들면, 설계된 회로의 성능을 테스트하기 위하여 프리-시뮬레이션이 수행될 수 있고, 프리-시뮬레이션 결과에 따라 회로의 구조가 수정될 수 있다. 프리-시뮬레이션을 통해서 목표 성능을 충족하는 회로 설계가 완료되면, 도 3에 도시된 바와 같이, 회로를 정의하는 네트리스트(D10)가 생성될 수 있다.
네트리스트(D10)는 회로에 포함된 소자들 및 소자들 사이 연결관계를 정의할 수 있다. 일부 실시예들에서, 네트리스트(D10)는 네트리스트(D10)에 의해서 정의되는 회로에 대한 추가 정보(D11)를 더 포함할 수 있고, 추가 정보(D11)는 후속하는 레이아웃 설계 동작에서 활용될 수 있다. 예를 들면, 추가 정보(D11)는 설계된 회로에 포함된 적어도 하나의 크리티컬 패스(critical path)에 대한 정보를 포함할 수 있다. 크리티컬 패스는 회로의 성능을 좌우할 수 있는 신호의 경로를 지칭할 수 있고, 예컨대 디지털 회로의 동작 속도를 결정하는 최대 지연 시간을 발생시키는 경로를 지칭할 수 있고, 이와 같은 크리티컬 패스에 포함된 패턴이 설계된 바와 상이하게 집적 회로(IC)에서 형성되는 경우, 집적 회로(IC)의 성능이 저하될 수 있다. 또한, 추가 정보(D11)는 동일한 형상의 패턴들이 요구되는 신호들에 대한 정보를 포함할 수 있다. 도 6 및 도 7 등을 참조하여 후술되는 바와 같이, 집적 회로(IC)는 동일한 회로들에 대응하는 2이상의 영역들을 포함할 수 있고, 2이상의 영역들에서 상호 대응하는 신호들이 동일한 경로를 통해서 이동하도록, 동일한 형상의 패턴들이 집적 회로(IC)에 형성될 수 있다. 집적 회로(IC)의 레이아웃 설계시 추가 정보(D11)를 참조하여 이러한 동일한 형상의 패턴들이 생성될 수 있다.
단계 S30에서, 레이아웃 설계가 수행될 수 있다. 예를 들면, 단계 S10에서 설계된 회로를 정의하는 네트리스트(D10)에 기초하여 집적 회로(IC)의 레이아웃이 설계될 수 있고, 집적 회로(IC)의 레이아웃을 정의하는 데이터, 즉 레이아웃 데이터(D30)가 생성될 수 있다. 레이아웃 데이터(D30)는 집적 회로(IC)에 포함되는 패턴들의 기하학적 정보를 포함할 수 있고, 일부 실시예들에서 GDSII 포맷을 가질 수 있다. 일부 실시예들에서, 레이아웃 설계는 레이아웃 설계 툴에서 수행될 수 있다. 도 3에 도시된 바와 같이, 레이아웃 설계는 단계 S40에서 수행되는 포스트-시뮬레이션 결과를 참조하여 수행될 수 있고, 포스트-시뮬레이션은 패턴의 기생 성분과 같이 집적 회로(IC)의 레이아웃을 고려하여 집적 회로(IC)를 시뮬레이션할 수 있다. 포스트-시뮬레이션 결과에 따라 집적 회로(IC)의 레이아웃이 수정될 수 있다. 포스트-시뮬레이션을 통해서 목표 성능을 충족하는 레이아웃 설계가 완료되면, 도 3에 도시된 바와 같이, 레이아웃을 정의하는 네트리스트(D30)가 생성될 수 있다.
도 3에 도시된 바와 같이, 레이아웃 설계는 설계 규칙(design rule)(D20)에 기초하여 수행될 수 있다. 설계 규칙(D20)은 집적 회로(IC)가 제조되는 반도체 공정에 기초한 복수의 규칙들을 정의할 수 있다. 예를 들면, 설계 규칙(D20)은 동일한 도전층에서 허용되는 패턴들 사이 피치, 패턴들 사이 공간(space) 등을 정의할 수 있다. 집적 회로(IC)의 레이아웃은 설계 규칙(D20)에서 정의된 복수의 규칙들을 준수하도록 설계될 수 있다.
단계 S30은 본 개시의 예시적 실시예들에 따른 레이아웃 설계 방법의 단계들을 포함할 수 있다. 예를 들면, 단계 S30에서 신호 패턴에 인접하게 배치되는 적어도 하나의 더미 패턴을 배치하는 동작이 수행될 수 있고, 이에 따라 신호 패턴은 집적 회로(IC)에서 예측가능한 형상을 가질 수 있다. 단계 S30의 예시들이 이하에서 도면들을 참조하여 후술될 것이다. 일부 실시예들에서, 단계 S30은 컴퓨팅 시스템(예컨대, 도 13의 100)에서 수행될 수 있다.
단계 S50에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 총괄적으로 지칭할 수 있고, 레이아웃 데이터(D30)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S50에서 제한적으로 변형될 수 있고, 단계 S50에서 집적 회로(IC)를 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S70에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D30)에 OPC를 적용함에 따라, 복수의 패턴들을 형성하기 위한 마스크상의 패턴들이 정의될 수 있고, 복수의 레이어들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(예컨대, 포토마스크)가 제작될 수 있다.
단계 S90에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S70에서 제작된 적어도 하나의 마스크를 사용하여 복수의 레이어들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 도 3에 도시된 바와 같이, 단계 S90은 단계들(S91, S92)을 포함할 수 있다.
단계 S91에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S92에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다. 일부 실시예들에서, 도 1 및 도 2를 참조하여 전술된 자가 정렬 LELE(SA-LELE)는 BEOL 공정에 포함될 수 있다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이고, 도 5는 본 개시의 예시적 실시예에 따른 패턴들의 예시들을 나타내는 도면이다. 구체적으로, 도 4는 도 3의 단계 S30에 포함될 수 있는 동작을 나타내고, 도 5의 좌측은 집적 회로의 설계된 레이아웃을 나타내며, 도 5의 우측은 집적 회로에 형성된 예시적 패턴들을 나타낸다. 도 4의 방법은 복수의 단계들(S120, S140, S160)을 포함할 수 있고, 일부 실시예들에서 컴퓨팅 시스템(예컨대, 도 13의 100)에 의해서 수행될 수 있다. 이하에서 도 4 및 도 5는 도 3을 참조하여 설명될 것이다.
도 4를 참조하면, 단계 S120에서 크리티컬 패스의 정보를 획득하는 동작이 수행될 수 있다. 도 3을 참조하여 전술된 바와 같이, 네트리스트(D10)는 추가 정보(D11)를 포함할 수 있고, 추가 정보(D11)에 포함된 크리티컬 패스에 대한 정보가 획득될 수 있다. 크리티컬 패스에 대한 정보로부터 크리티컬 패스에 포함되는 신호 패턴에 대한 정보가 획득될 수 있고, 이에 따라 집적 회로에 포함되는 다수의 패턴들 중 크리티컬 패스에 포함되는 신호 패턴의 형상이, 집적 회로의 제조 과정에서 변형되지 아니하도록, 후속하는 단계들에 의해서 집적 회로의 레이아웃이 설계될 수 있다.
단계 S140에서, 신호 패턴을 배치하는 동작이 수행될 수 있다. 크리티컬 패스는 하나 이상의 도전층에 형성된 적어도 하나의 패턴을 포함할 수 있고, 단계 S140에서 신호 패턴은 크리티컬 패스에 포함되는 패턴을 지칭할 수 있다. 예를 들면, 도 5의 좌측에 도시된 바와 같이, X축 방향으로 연장되는 제1 신호 패턴(SP41)이 배치될 수 있고, 제1 신호 패턴(SP41)은 제1 길이(L1) 및 제1 폭(W1)을 가질 수 있다.
단계 S160에서, 더미 패턴을 배치하는 동작이 수행될 수 있다. 더미 패턴은 회로에 정의되지 아니한 신호, 즉 도 3의 네트리스트(D10)에서 정의되지 아니한 신호에 대응할 수 있다. 집적 회로에서 더미 패턴은, 일부 실시예들에서 전기적으로 플로팅될 수도 있고, 일부 실시예들에서 정전위(예컨대, 양의 공급 전압, 음의 공급 전압, 접지 전압)가 인가될 수도 있으며, 일부 실시예들에서 노멀 신호, 예컨대 변동가능한 신호가 인가될 수도 있다. 예를 들면, 도 5에 도시된 바와 같이, 제1 더미 패턴(DP41)은 제1 신호 패턴(DP41)이 연장되는 방향, 즉 X축 방향으로 연장될 수 있고, 제2 길이(L2) 및 제2 폭(W2)을 가질 수 있다. 또한, 제1 신호 패턴(SP41) 및 제1 더미 패턴(DP41)은 제1 피치(P1)로 이격될 수 있다.
일부 실시예들에서, 더미 패턴 및 신호 패턴은, 만드렐 패턴 및 비-만드렐 패턴의 피치(예컨대, 최소 피치)로 이격될 수 있다. 예를 들면, 도 5에서 제1 피치(P1)는 만드렐 패턴 및 비-만드렐 패턴의 피치와 일치할 수 있다. 이에 따라, 제1 신호 패턴(SP41) 및 제2 더미 패턴(DP41)은 만드렐 패턴 및 비-만드렐 패턴 중 상이한 패턴들에 각각 대응할 수 있다. 즉, 도 5의 "케이스 A"와 같이, 제1 신호 패턴(SP41)이 제1 만드렐 패턴(MP41)으로 형성되는 경우, 제1 더미 패턴(DP41)이 제1 비-만드렐 패턴(NP41)으로 형성될 수 있다. 다른 한편으로, 도 5의 "케이스 B"와 같이, 제1 신호 패턴(SP41)이 제2 비-만드렐 패턴(NP42)으로 형성되는 경우, 제1 더미 패턴(DP41)이 제2 만드렐 패턴(MP42)으로 형성될 수 있다. 도 5의 우측에 도시된 바와 같이, 만드렐 패턴(MP41 또는 MP42) 및 비-만드렐 패턴(NP41 또는 NP42)은 제1 공간(S1)만큼 이격될 수 있고, 일부 실시예들에서 제1 공간(S1)은 스페이서의 폭(즉, Y축 방향의 길이)과 일치할 수 있다.
일부 실시예들에서, 더미 패턴의 길이는 신호 패턴의 길이 이상일 수 있다. 즉, 도 4의 단계 S160은 더미 패턴의 길이가 신호 패턴의 길이 이상이 되도록 더미 패턴의 길이를 판정하는 단계를 포함할 수 있다. 예를 들면, 도 5에서 제1 더미 패턴(DP41)의 제2 길이(L2)는 제1 신호 패턴(SP41)의 제1 길이(L1) 이상일 수 있다(L2≥L1). 이에 따라, 더미 패턴에 기인하여 신호 패턴은 길이 전체에서 일정한 폭을 유시할 수 있다. 예를 들면, 도 4의 "케이스 A"와 같이, 제1 신호 패턴(SP41)이 만드렐 패턴(MP41)으로 형성되는 경우에는, 비-만드렐 패턴(NP41)에 영향을 받지 아니할 수 있는 한편, 도 4의 "케이스 B"와 같이, 제1 신호 패턴(SP41)이 비-만드렐 패턴(NP42)으로 형성될지라도, 만드렐 패턴(MP42)을 위한 스페이서의 영향이 비-만드렐 패턴(NP42)에서 균등하게 미칠 수 있다. 따라서, 집적 회로의 레이아웃 설계시 신호 패턴이 비-만드렐 패턴으로 형성되어 변형될 가능성이 더미 패턴에 기인하여 해소될 수 있다.
일부 실시예들에서, 더미 패턴의 폭은 신호 패턴의 폭 및 신호 패턴과의 피치에 기초하여 판정될 수 있다. 즉, 도 4의 단계 S160은 더미 패턴의 폭을 신호 패턴의 폭 및 신호 패턴과의 피치에 기초하여 판정하는 단계를 포함할 수 있다. 예를 들면, 제1 신호 패턴(SP41)에 대응하는 만드렐 패턴(MP41) 및 비-만드렐 패턴(NP42)이 동일한 폭(즉, Y축 방향의 길이)을 가지도록, 제1 더미 패턴(DP41)의 제2 폭(W2)이 결정될 수 있다. 도 1 및 도 2를 참조하여 전술된 바와 같이, "케이스 A"의 만드렐 패턴(MP41)은 설계된 폭, 즉 제1 폭(W1)을 가질 수 있는 한편, "케이스 B"의 비-만드랠 패턴(NP42)은 인접한 만드렐 패턴(MP42)(즉, 스페이서)의 영향을 받을 수 있다. 따라서, "케이스 B"에서 비-만드렐 패턴(NP42)의 감소된 폭이, "케이스 A"의 만드렐 패턴(MP41)과 일치하도록, 제2 더미 패턴(DP41)의 제2 폭(W2)이 제1 신호 패턴(SP41)의 폭, 제1 피치(P1)에 기초하여 결정될 수 있다.
도 6은 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이고, 도 7은 본 개시의 예시적 실시예에 따라 집적 회로에 포함되는 회로의 예시를 나타내는 회로도이다. 구체적으로, 도 6은 도 3의 단계 S30에 포함되는 동작을 나타내고, 도 7은 동일한 형상의 패턴들이 요구되는 신호들을 사용하는 회로의 예시로서 연산 증폭기(Operational Amplifier; OP-Amp)(50)를 나타낸다. 도 6의 방법은 복수의 단계들(S220, S240, S260)을 포함할 수 있고, 일부 실시예들에서 컴퓨팅 시스템(예컨대, 도 13의 100)에 의해서 수행될 수 있다. 이하에서, 도 6 및 도 7은 도 3을 참조하여 설명될 것이다.
도 6을 참조하면, 단계 S220에서 동일한 형상이 요구되는 신호 패턴들의 정보를 획득하는 동작이 수행될 수 있다. 도 3을 참조하여 전술된 바와 같이, 네트리스트(D10)는 추가 정보(D11)를 포함할 수 있고, 추가 정보(D11)에 포함된 동일한 형상의 패턴들이 요구되는 신호들에 대한 정보가 획득될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 집적 회로는, 비반전 입력 신호(INP) 및 반전 입력 신호(INN)를 수신하고 출력 신호(OUT)를 생성하는 연산 증폭기(50)를 포함할 수 있다. 연산 증폭기(50)의 입력단(input stage)은, 비반전 입력 신호(INP) 및 반전 입력 신호(INN)에 각각 대응하는 동일한 구조의 제1 회로(CKT1) 및 제2 회로(CKT2)를 포함할 수 있다. 도 7에 도시된 바와 같이, 비반전 입력 신호(INP)는 제1 회로(CKT1)에 포함된 제1 트랜지스터(T1)의 게이트에 인가될 수 있고, 반전 입력 신호(INN)는 제2 회로(CKT2)에 포함된 제2 트랜지스터(T2)의 게이트에 인가될 수 있다.
비반전 입력 신호(INP) 및 반전 입력 신호(INN)는 제1 회로(CKT1) 및 제2 회로(CKT2)에서 상호 대응할 수 있고, 집적 회로에서 비반전 입력 신호(INP)를 위한 패턴들 및 반전 입력 신호(INN)를 위한 패턴들은 상호 동일한 형상들을 가질 것이 요구될 수 있다. 유사하게, 제1 회로(CKT1)의 내부 신호들을 위한 패턴들 및 이에 대응하는 제2 회로(CKT2)의 내부 신호들을 위한 패턴들 역시, 상호 동일한 형상들을 가지는 것이 요구될 수 있다. 도 7의 연산 증폭기는 동일한 형상의 패턴들을 요구하는 신호들을 사용하는 회로의 예시일 뿐이며, 집적 회로는 그러한 관계의 신호들을 사용하는 다양한 회로들을 포함할 수 있다. 예를 들면, 차동(differential) 회로에서 차동 신호와 같이 상보적인(complementary) 신호들에 동일한 형상의 패턴들이 요구될 수 있다.
다시 도 6을 참조하면, 추가 정보(D11)에 포함된 동일한 형상의 패턴들이 요구되는 신호들에 대한 정보로부터 동일한 형상이 요구되는 신호 패턴들의 정보가 획득될 수 있고, 이에 따라 집적 회로에 포함되는 다수의 패턴들 중 동일한 형상이 요구되는 신호 패턴들의 형상이, 집적 회로의 제조 과정에서 변형되지 아니하도록, 후속하는 단계들에 의해서 집적 회로의 레이아웃이 설계될 수 있다.
단계 S240에서, 신호 패턴들을 배치하는 동작이 수행될 수 있다. 예를 들면, 도 8a 및 도 8b 등을 참조하여 후술되는 바와 같이, 동일한 형상이 요구되는 신호 패턴들은, 동일한 길이 및 폭을 가지고 상호 평행하게 연장되도록 배치될 수 있다. 일부 실시예들에서, 도 9를 참조하여 후술되는 바와 같이, 신호 패턴들은 상호 인접하게 배치될 수도 있다.
단계 S260에서, 더미 패턴들을 배치하는 동작이 수행될 수 있다. 더미 패턴들은 단계 S240에서 배치된 신호 패턴들에 인접하게 배치될 수 있고, 이에 따라, 도 5를 참조하여 전술된 바와 같이, 신호 패턴들은 일정한 폭을 유지할 수 있다. 일부 실시예들에서, 도 8a 및 도 8b를 참조하여 후술되는 바와 같이, 하나의 신호 패턴의 양측에 2개의 더미 패턴들이 배치될 수 있다. 또한, 일부 실시예들에서, 도 9를 참조하여 후술되는 바와 같이, 신호 패턴들이 상호 인접하게 배치될 수 있고, 인접한 신호 패턴의 반대측에 더미 패턴이 배치될 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 패턴들의 예시들을 나타내는 도면이다. 구체적으로, 도 8a 및 도 8b의 좌측은 집적 회로의 설계된 레이아웃을 나타내며, 도 8a 및 도 8b의 우측은 집적 회로에 형성된 예시적 패턴들을 나타낸다. 일부 실시예들에서, 도 8a 및 도 8b의 좌측에 도시된 레이아웃들은 도 6을 참조하여 전술된 집적 회로의 레이아웃을 설계하는 방법에 따라 설계될 수 있다. 이하에서 도 8a 및 도 8b에 대한 설명 중 중복되는 내용은 생략될 것이다.
일부 실시예들에서, 집적 회로는 동일한 회로에 대응하는 2이상의 영역들을 포함할 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, 집적 회로의 레이아웃은 제1 회로에 대응하는 제1 영역(R1) 및 제1 회로와 동일한 제2 회로에 대응하는 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)에서 상호 대응하는 신호들을 위한 신호 패턴들, 즉 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)은 동일한 형상이 요구될 수 있다.
일부 실시예들에서, 동일한 형상이 요구되는 신호 패턴들 각각의 양측에 2개의 더미 패턴들이 배치될 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, X축 방향으로 연장되는 제1 신호 패턴(SP1)의 양측에 제1 더미 패턴(DP1) 및 제3 더미 패턴(DP3)이 제1 신호 패턴(SP1)에 인접하게 배치될 수 있는 한편, X축 방향으로 연장되는 제2 신호 패턴(SP2)의 양측에 제2 더미 패턴(DP2) 및 제4 더미 패턴(DP4)이 제2 신호 패턴(SP2)에 인접하게 배치될 수 있다. 이에 따라, 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)은 집적 회로의 제조 과정에도 불구하고, 일정한 형상을 가질 수 있다. 구체적으로, 동일하게 설계된 레이아웃이 제공되는 경우, 도 8a는 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)이 비-만드렐 패턴들로 형성되는 예시를 나타내는 한편, 도 8b는 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)이 만드렐 패턴들로 형성되는 예시를 나타낸다. 후술되는 바와 같이, 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)은 만드렐 패턴들로 형성되거나 비-만드렐 패턴들로 형성되는 것과 무관하게 동일한 형상의 패턴들로 형성될 수 있다. 일부 실시예들에서, 제1 더미 패턴(DP1) 및 제3 더미 패턴(DP3) 각각은 제1 신호 패턴(SP1)의 길이 이상의 길이(즉, X축 방향의 길이)를 가질 수 있다.
도 8a를 참조하면, 제1 신호 패턴(SP1)이 제1 비-만드렐 패턴(NP61)으로 형성되는 경우, 제1 신호 패턴(SP1)에 인접한 제1 더미 패턴(DP1) 및 제3 더미 패턴(DP3)은 제1 만드렐 패턴(MP61) 및 제2 만드렐 패턴(MP62)으로 각각 형성될 수 있다. 이에 따라, 제1 비-만드렐 패턴(NP61)은 제1 만드렐 패턴(MP61) 및 제2 만드렐 패턴(MP62)에 기인하여 양측에서 일정하게 감소된 폭을 가질 수 있다. 유사하게, 제2 신호 패턴(SP2)이 제2 비-만드렐 패턴(NP62)으로 형성되는 경우, 제2 신호 패턴(SP2)에 인접한 제2 더미 패턴(DP2) 및 제4 더미 패턴(DP4)은 제3 만드렐 패턴(MP63) 및 제4 만드렐 패턴(MP64)으로 각각 형성될 수 있다. 이에 따라, 도 8a에 도시된 바와 같이, 제2 비-만드렐 패턴(NP62)은 양측에서 일정하게 감소된 폭을 가질 수 있다. 이에 따라, 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)에 각각 대응하는 제1 비-만드렐 패턴(NP61) 및 제2 비-만드렐 패턴(NP62)은 동일한 형상을 가질 수 있다.
도 8b를 참조하면, 제1 신호 패턴(SP1)이 제5 만드렐 패턴(MP65)으로 형성되는 경우, 제1 신호 패턴(SP1)에 인접한 제1 더미 패턴(DP1) 및 제3 더미 패턴(DP3)은 제3 비-만드렐 패턴(NP63) 및 제4 비-만드렐 패턴(NP64)으로 각각 형성될 수 있고, 제5 만드렐 패턴(MP65)은 제3 비-만드렐 패턴(NP63) 및 제4 비-만드렐 패턴(NP64)에 영향을 받지 아니할 수 있다. 유사하게, 제2 신호 패턴(SP2)이 제6 만드렐 패턴(MP66)으로 형성되는 경우, 제2 신호 패턴(SP2)에 인접한 제2 더미 패턴(DP2) 및 제4 더미 패턴(DP4)은 제5 비-만드렐 패턴(NP65) 및 제6 비-만드렐 패턴(NP66)으로 각각 형성될 수 있고, 제6 만드렐 패턴(MP66)은 제5 비-만드렐 패턴(NP65) 및 제6 비-만드렐 패턴(NP66)에 영향을 받지 아니할 수 있다. 이에 따라, 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)에 각각 대응하는 제1 비-만드렐 패턴(NP61) 및 제2 비-만드렐 패턴(NP62)은 동일한 형상을 가질 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 패턴들의 예시들을 나타내는 도면이다. 구체적으로, 도 9의 좌측은 집적 회로의 설계된 레이아웃을 나타내며, 도 9의 우측은 집적 회로에 형성된 예시적 패턴들을 나타낸다. 일부 실시예들에서, 도 9의 좌측에 도시된 레이아웃은 도 6을 참조하여 전술된 집적 회로의 레이아웃을 설계하는 방법에 따라 설계될 수 있다. 이하에서 도 9에 대한 설명 중 도 8a 및 도 8b에 대한 설명과 중복되는 내용은 생략될 것이다.
도 9를 참조하면, 제1 영역(R1) 및 제2 영역(R2)은 동일한 회로에 대응할 수 있고, 제1 영역(R1)에 포함된 제1 신호 패턴(SP1) 및 제2 영역(R2)에 포함된 제2 신호 패턴(SP2)은 동일한 형상으로 형성될 것이 요구될 수 있다. 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)은 X축 방향으로 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 동일한 형상으로 형성되는 것이 요구되는 신호 패턴들은 상호 인접하게 배치될 수 있고, 더미 패턴들 사이에 배치될 수 있다. 예를 들면, 도 9에 도시된 바와 같이, 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)은 상호 인접하게 배치될 수 있고, 제1 신호 패턴(SP1)에 인접하게 제1 더미 패턴(DP1)이 배치되는 한편, 제2 신호 패턴(SP2)에 인접하게 제2 더미 패턴(DP2)이 배치될 수 있다. 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)은 동일한 길이, 즉 X축 방향의 길이를 가질 수 있고, 일부 실시예들에서 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2) 각각은 제1 신호 패턴(SP1)(또는 제2 신호 패턴(SP2))의 길이 이상의 길이를 가질 수 있다.
도 9의 좌측에 도시된 바와 같이 제1 더미 패턴(DP1), 제1 신호 패턴(SP1), 제2 신호 패턴(SP2) 및 제2 더미 패턴(DP2)이 순차적으로 배치되는 경우, 만드렐 패턴 및 비-만드렐 패턴에 독립적으로 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)은 동일한 형상으로 형성될 수 있다. 예를 들면, 도 9의 "케이스 A"와 같이, 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)이 제1 비-만드렐 패턴(NP71) 및 제2 만드렐 패턴(MP72)으로 각각 형성되는 경우, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)은 제1 만드렐 패턴(MP71) 및 제2 비-만드렐 패턴(NP72)으로 각각 형성될 수 있다. 제1 신호 패턴(SP1)에 대응하는 제1 비-만드렐 패턴(NP71)은 인접한 만드렐 패턴들, 즉 제1 만드렐 패턴(MP71) 및 제2 만드렐 패턴(MP72)에 기인하여 양측에서 감소된 폭을 일정하게 가질 수 있다. 또한, 제2 신호 패턴(SP2)에 대응하는 제2 만드렐 패턴(MP72)은 인접한 비-만드렐 패턴들, 즉 제1 비-만드렐 패턴(NP71) 및 제2 비-만드렐 패턴(NP72)으로부터 영향을 받지 아니할 수 있다.
다른 한편으로, 도 9의 "케이스 B"와 같이, 제1 신호 패턴(SP1) 및 제2 신호 패턴(SP2)이 제3 만드렐 패턴(MP73) 및 제4 비-만드렐 패턴(NP74)으로 각각 형성되는 경우, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)은 제3 비-만드렐 패턴(NP73) 및 제4 만드렐 패턴(MP74)으로 각각 형성될 수 있다. 제1 신호 패턴(SP1)에 대응하는 제3 만드렐 패턴(MP73)은 인접한 비-만드렐 패턴들, 즉 제3 비-만드렐 패턴(NP73) 및 제4 비-만드렐 패턴(NP74)에 영향을 받지 아니할 수 있다. 또한, 제2 신호 패턴(SP2)에 대응하는 제4 비-만드렐 패턴(NP74)은 인접한 만드렐 패턴들, 즉 제3 만드렐 패턴(MP73) 및 제4 만드렐 패턴(MP74)에 기인하여 양측에서 감소된 폭을 일정하게 가질 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따라 집적 회로의 일부를 나타내는 도면들이다. 구체적으로, 도 10a는 집적 회로에 포함되는 OTP 영역(R3)을 나타내는 블록도이고, 도 10b는 OTP 영역(R3)에 포함되는 메모리 셀(M)의 예시를 나타내는 회로도이다.
일부 실시예들에서, 집적 회로는 OTP(One Time Programmable) 영역(R3)을 포함할 수 있다. 도 10a에 도시된 바와 같이, OTP 영역(R3)은 셀 어레이(11), 로우 디코더(12) 및 프로그램/독출 회로(13)를 포함할 수 있다. 셀 어레이(11)는 복수의 메모리 셀들(예컨대, M)을 포함할 수 있고, 메모리 셀(M)은 워드 라인(WL) 및 비트 라인(BL)에 연결될 수 있고, 비가역적으로(irreversibly) 프로그램될 수 있다. 로우 디코더(12)는 복수의 메모리 셀들 중 하나의 워드 라인(예컨대, WL)에 연결된 메모리 셀들을 선택할 수 있다. 프로그램/독출 회로(13)는 로우 디코더(12)에 의해서 선택된 메모리 셀들을 프로그램하거나 독출하는 동작을 수행할 수 있다.
도 10b를 참조하면, 도 10a의 메모리 셀(M)의 예시로서, 도 10b의 메모리 셀(M')은 퓨즈 타입의 OTP 셀일 수 있다. 도 10b에 도시된 바와 같이, 메모리 셀(M')은 워드 라인(WL) 및 비트 라인(BL)에 연결될 수 있고, 퓨즈(FS) 및 트랜지스터(T3)를 포함할 수 있다. 퓨즈(FS)는 양단에 높은 전압이 인가되거나 높은 전류를 통과시키는 경우 퓨징(fusing), 예컨대 양단이 개방(open)되거나 고저항 상태가 되는 임의의 소자를 지칭할 수 있다. 예를 들면, 비트 라인(BL)에 낮은 전압(예컨대, 접지 전압)을 인가하고 전압(VX)을 상승시키는 경우, 퓨즈(FS)는 비가역적으로 개방되거나 고저항 상태를 가질 수 있다. 메모리 셀(M')에 저장된 데이터를 독출하기 위하여, 워드 라인(WL)이 활성화, 즉 높은 레벨의 전압이 워드 라인(WL)에 인가되는 경우, 비트 라인(BL)의 전압 또는 비트 라인(BL)을 통해서 출력되는 전류는, 전압(VX), 퓨즈(FS)의 상태 및 전압(VY)에 따라 결정될 수 있고, 이에 따라 비트 라인(BL)의 전압 및/또는 전류를 검출함으로써 메모리 셀(M')에 저장된 데이터, 즉 퓨즈(FS)의 상태가 판정될 수 있다. 집적 회로에서 퓨즈(FS)가 한 쌍의 더미 패턴들을 사용하여 형성되는 예시들이 도 11 및 도 12를 참조하여 후술될 것이다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이고, 도 12는 본 개시의 예시적 실시예에 따른 패턴들의 예시들을 나타내는 도면이다. 구체적으로, 도 11은 도 3의 단계 S30에 포함되는 동작을 나타내고, 도 12의 좌측은 집적 회로의 설계된 레이아웃을 나타내며, 도 12의 우측은 집적 회로에 형성된 예시적 패턴들을 나타낸다. 도 11의 방법은 복수의 단계들(S320, S340)을 포함할 수 있고, 일부 실시예들에서 컴퓨팅 시스템(예컨대, 도 13의 100)에 의해서 수행될 수 있다.
도 11을 참조하면, 단계 S320에서 더미 패턴 쌍을 배치하는 동작이 수행될 수 있다. 예를 들면, 도 12에 도시된 바와 같이, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)을 포함하는 더미 패턴 쌍이 배치될 수 있다. 일부 실시예들에서, 도 12에 도시된 바와 같이, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)은 만드렐 패턴 및 비-만드렐 패턴의 피치(예컨대, 최소 피치), 즉 제1 피치(P1)의 2배의 피치(즉, 2*P1)로 이격될 수 있다. 이에 따라, 도 12의 우측에 도시된 바와 같이, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2) 양자 모두는, 비-만드렐 패턴들로 형성되거나 만드렐 패턴들로 형성될 수 있다.
단계 S340에서, 더미 패턴 쌍 사이를 통과하는 퓨즈 패턴을 배치하는 동작이 수행될 수 있다. 퓨즈 패턴은, 도 10b를 참조하여 전술된 바와 같이 강한 전기적 신호가 인가되는 경우 개방되거나 높은 저항 상태로 천이되는 패턴을 지칭할 수 있다. 더미 패턴 쌍 사이를 통과함으로써, 퓨즈 패턴에서 더미 패턴 쌍 사이 영역에 대응하는 부분은 감소된 폭을 가질 수 있다. 예를 들면, 도 12의 좌측에 도시된 바와 같이, Y축 방향으로 대향하는 더미 패턴 쌍, 즉 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)이 배치될 수 있고, 퓨즈 패턴(FP)이 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)을 통과하여 X축 방향으로 연장될 수 있다. 도 12에 도시된 바와 같이, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)은 제1 피치(P1)의 2배의 피치로 이격될 수 있고, 이에 따라 퓨즈 패턴(FP)은 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2) 각각으로부터 제1 피치(P1)로 이격될 수 있다. 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)의 길이, 즉 X축 방향의 길이는 퓨즈 패턴(FP)의 길이보다 작을 수 있고, 퓨즈 패턴(FP)의 퓨징 특성, 예컨대 퓨즈 패턴(FP)에서 감소된 폭이 요구되는 길이에 기초하여 결정될 수 있다.
도 12의 "케이스 A"와 같이, 퓨즈 패턴(FP)이 만드렐 패턴(MP91)으로 형성되는 경우, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)은 제1 비-만드렐 패턴(NP91) 및 제2 비-만드렐 패턴(NP92)으로 각각 형성될 수 있다. 도 12에 도시된 바와 같이, 만드렐 패턴(MP91)은 제1 비-만드렐 패턴(NP91) 및 제2 비-만드렐 패턴(NP92) 사이에서 다른 부분보다 감소된 폭을 가질 수 있다. 예를 들면, 도 3을 참조하여 전술된 바와 같이, 집적 회로의 레이아웃의 설계가 완료되면 OPC가 수행될 수 있고, 제1 비-만드렐 패턴(NP91) 및 제2 비-만드렐 패턴(NP92)으로부터 만드렐 패턴(MP91)의 절연을 보장하기 위하여, 도 12에 도시된 바와 같이, 제1 비-만드렐 패턴(NP91) 및 제2 비-만드렐 패턴(NP92)의 형상이 변형될 수 있고, 만드렐 패턴(MP91)은 감소된 폭의 일부분을 포함할 수 있다. 이에 따라, 만드렐 패턴(MP91)에 강한 전기적 신호가 인가되는 경우, 감소된 폭을 가지는 부분에서 단선(disconnection) 또는 고저항 상태가 발생할 수 있다.
도 12의 "케이스 B"와 같이, 퓨즈 패턴(FP)이 제3 비-만드렐 패턴(NP93)으로 형성되는 경우, 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)은 제2 만드렐 패턴(MP92) 및 제3 만드렐 패턴(MP93)으로 각각 형성될 수 있다. 도 12에 도시된 바와 같이, 제3 비-만드렐 패턴(NP93)은, 제2 만드렐 패턴(MP92) 및 제3 만드렐 패턴(MP93)에 기인하여, 제2 만드렐 패턴(MP92) 및 제3 만드렐 패턴(MP93) 사이에서 다른 부분보다 감소된 폭을 가질 수 있다. 즉, 도 1 및 도 2 등을 참조하여 전술된 바와 같이, 제2 만드렐 패턴(MP92) 및 제3 만드렐 패턴(MP93)을 형성하는데 사용되는 스페이서들에 기인하여 제3 비-만드렐 패턴(NP93)은 감소된 폭의 일부분을 포함할 수 있다. 이에 따라, 비-만드렐 패턴(NP93)에 강한 전기적 신호가 인가되는 경우, 감소된 폭을 가지는 부분에서 단선 또는 고저항 상태가 발생할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(100)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 제조하기 위한 방법(예컨대, 도 3의 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(100)에서 수행될 수 있다. 일부 실시예들에서, 집적 회로의 레이아웃을 설계하는 방법, 예컨대 도 3의 단계 S30은 도 13의 컴퓨팅 시스템(100)에 의해서 수행될 수 있다.
컴퓨팅 시스템(100)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 13에 도시된 바와 같이, 컴퓨팅 시스템(100)은 프로세서(110), 입출력 장치들(120), 네트워크 인터페이스(130), RAM(random access memory)(140), ROM(read only memory)(150) 및 저장 장치(160)를 포함할 수 있다. 프로세서(110), 입출력 장치들(120), 네트워크 인터페이스(130), RAM(140), ROM(150) 및 저장 장치(160)는 버스(170)에 연결될 수 있고, 버스(170)를 통해서 상호 통신할 수 있다.
프로세서(110)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(110)는 버스(170)를 통해서 메모리, 즉 RAM(140) 또는 ROM(150)에 액세스할 수 있고, RAM(140) 또는 ROM(150)에 저장된 명령어들을 실행할 수 있다.
RAM(140)은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 설계하기 위한 프로그램(142) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(142)은 프로세서(110)로 하여금, 집적 회로를 제조하기 위한 방법(예컨대, 도 3의 단계 S30)을 수행하도록 할 수 있다. 즉, 프로그램(142)은 프로세서(110)에 의해서 실행 가능한 일련의 명령어들을 포함할 수 있고, 프로그램(142)에 포함된 일련의 명령어들은 프로세서(110)로 하여금, 예컨대 도 4, 도 6 및 도 11 등을 참조하여 전술된 순서도들에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(160)는 컴퓨팅 시스템(100)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(160)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(160)는 컴퓨팅 시스템(100)으로부터 탈착 가능할 수도 있다. 저장 장치(160)는 본 개시의 예시적 실시예에 따른 프로그램(142)을 저장할 수도 있으며, 프로그램(142)이 프로세서(110)에 의해서 실행되기 이전에 저장 장치(160)로부터 프로그램(142) 또는 그것의 적어도 일부가 RAM(140)으로 로딩될 수 있다. 일부 실시예들에서, 저장 장치(160)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(142) 또는 그것의 적어도 일부가 RAM(140)으로 로딩될 수 있다. 또한, 도 13에 도시된 바와 같이, 저장 장치(160)는 데이터베이스(162)를 저장할 수 있고, 데이터베이스(162)는 집적 회로의 레이아웃을 설계하는데 필요한 정보, 예컨대 도 3의 설계 규칙(D20) 등을 포함할 수 있다.
저장 장치(160)는 프로세서(110)에 의해서 처리될 데이터 또는 프로세서(110)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(110)는 프로그램(142)에 따라, 저장 장치(160)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(160)에 저장할 수도 있다. 예를 들면, 저장 장치(160)는, 도 3의 네트리스트(D10), 레이아웃 데이터(D30) 등을 저장할 수 있다.
입출력 장치들(120)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 설계자는 입출력 장치들(120)을 통해서, 프로세서(110)에 의해 프로그램(142)의 실행을 트리거할 수도 있고, 도 3의 네트리스트(D10)를 입력할 수도 있으며, 도 3의 레이아웃 데이터(D30)를 확인할 수도 있다.
네트워크 인터페이스(130)는 컴퓨팅 시스템(100) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 회로에 대응하고, 도전층에서 스페이서(spacer)의 폭만큼 상호 이격되어 제1 수평 방향으로 상호 평행하게 연장되는 제1 더미 패턴 및 제1 신호 패턴을 포함하는 제1 영역; 및
    상기 제1 회로와 동일한 제2 회로에 대응하고, 상기 도전층에서 상기 스페이서의 폭만큼 상호 이격되어 상기 제1 수평 방향으로 상호 평행하게 연장되는 제2 더미 패턴 및 제2 신호 패턴을 포함하는 제2 영역을 포함하고,
    상기 제1 신호 패턴 및 상기 제2 신호 패턴은, 상기 제1 회로 및 상기 제2 회로에서 상호 대응하는 제1 신호 및 제2 신호가 각각 인가되도록 구성된 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제1 더미 패턴 및 상기 제2 더미 패턴은, 전기적으로 플로팅되거나 정전위 또는 노멀 신호가 인가되도록 구성된 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 제1 신호 패턴 및 상기 제2 신호 패턴은, 상기 제1 수평 방향으로 제1 길이를 가지고,
    상기 제1 더미 패턴 및 상기 제2 더미 패턴은, 상기 제1 수평 방향으로 상기 제1 길이 이상의 제2 길이를 가지는 것을 특징으로 하는 집적 회로.
  4. 청구항 1에 있어서,
    상기 제1 영역은, 상기 도전층에서 상기 제1 신호 패턴과 상기 스페이서의 폭만큼 이격되어 상기 제1 수평 방향으로 연장되는 제3 더미 패턴을 더 포함하고,
    상기 제2 영역은, 상기 도전층에서 상기 제2 신호 패턴과 상기 스페이서의 폭만큼 이격되어 상기 제1 수평 방향으로 연장되는 제4 더미 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  5. 청구항 4에 있어서,
    상기 제1 더미 패턴, 상기 제2 더미 패턴, 상기 제3 더미 패턴, 상기 제4 더미 패턴이 맨드렐(mandrel) 패턴들 또는 비-맨드렐(non-mandrel) 패턴들에 대응할 때, 상기 제1 신호 패턴 및 상기 제2 신호 패턴은 비-맨드렐 패턴들 또는 맨드렐 패턴들에 대응하는 것을 특징으로 하는 집적 회로.
  6. 청구항 1에 있어서,
    상기 제1 더미 패턴, 상기 제1 신호 패턴, 상기 제2 신호 패턴 및 상기 제2 더미 패턴이, 상기 제1 수평 방향과 수직한 제2 수평 방향을 따라 순차적으로 정렬된 것을 특징으로 하는 집적 회로.
  7. 청구항 6에 있어서,
    상기 제1 더미 패턴 및 상기 제2 신호 패턴이 맨드렐 패턴들 또는 비-맨드렐 패턴들에 대응할 때, 상기 제1 신호 패턴 및 상기 제2 더미 패턴은 비-맨드렐 패턴들 또는 맨드렐 패턴들에 대응하는 것을 특징으로 하는 집적 회로.
  8. 청구항 1에 있어서,
    퓨즈를 포함하는 OTP(One Time Programmable) 영역을 포함하고,
    상기 퓨즈는,
    상기 도전층에서 상호 이격된 더미 패턴 쌍; 및
    상기 더미 패턴 쌍의 더미 패턴들 사이를 통과하여 연장되고, 상기 더미 패턴 쌍의 더미 패턴들 사이에서 퓨징되도록 구성된 퓨즈 패턴을 포함하고,
    상기 더미 패턴 쌍이 맨드렐 패턴들 또는 비-맨드렐 패턴들에 대응할 때, 상기 퓨즈 패턴은 비-맨드랠 패턴 또는 맨드렐 패턴에 대응하는 것을 특징으로 하는 집적 회로.
  9. 도전층에서 상호 동일한 형상이 요구되는 제1 신호 패턴 및 제2 신호 패턴에 대한 정보를 획득하는 단계;
    제1 수평 방향으로 연장되는 상기 제1 신호 패턴 및 상기 제2 신호 패턴을 배치하는 단계;
    상기 제1 신호 패턴으로부터 제1 피치(pitch)만큼 이격되고 상기 제1 수평 방향으로 연장되는 제1 더미 패턴을 배치하는 단계; 및
    상기 제2 신호 패턴으로부터 상기 제1 피치만큼 이격되고 상기 제1 수평 방향으로 연장되는 제2 더미 패턴을 배치하는 단계를 포함하고,
    상기 제1 피치는, 맨드렐(mandrel) 패턴 및 비-맨드랠(non-mandrel) 패턴 사이 피치와 일치하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
  10. 크리티컬 패스(critical path)에 포함되는 신호 패턴에 대한 정보를 획득하는 단계;
    제1 수평 방향으로 연장되는 상기 신호 패턴을 배치하는 단계; 및
    상기 신호 패턴으로부터 제1 피치(pitch)만큼 이격되고 상기 제1 수평 방향으로 연장되는 제1 더미 패턴을 배치하는 단계를 포함하고,
    상기 제1 피치는, 맨드렐(mandrel) 패턴 및 비-맨드랠(non-mandrel) 패턴 사이 피치와 일치하고,
    상기 제1 더미 패턴을 배치하는 단계는, 상기 신호 패턴의 폭 및 상기 제1 피치에 기초하여 상기 제1 더미 패턴의 폭을 판정하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 설계 방법.
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