CN109698158B - 包括通孔阵列的集成电路及其制造方法 - Google Patents

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Abstract

本公开提供一种集成电路(IC)及制造其的方法。集成电路包括通孔堆叠，且所述通孔堆叠包括包含位于相同水平高度处的多个通孔的通孔阵列。通孔阵列的多个通孔排列在相邻的导电层的迹线之间的交叉处且沿所述迹线之间的中心线排列。此外，通孔交叠平行于导电层的迹线延伸。因此，可减少因通孔阵列而被牺牲的迹线的数目，且集成电路可因改善的可布线性而具有增强的性能及减小的面积。

Description

包括通孔阵列的集成电路及其制造方法
[相关申请的交叉参考]
本申请主张在2017年10月20日在韩国知识产权局提出申请的韩国专利申请第10-2017-0136613号以及在2018年5月14日在韩国知识产权局提出申请的韩国专利申请第10-2018-0055045号的优先权，所述韩国专利申请的全部内容并入本申请供参考。
技术领域
本发明概念涉及一种集成电路(IC)，且更具体来说涉及一种包括通孔阵列的集成电路及其制造方法。
背景技术
随着半导体工艺的小型化，集成电路中所包括的图案可具有减小的宽度和/或厚度。因此，由图案造成的电压(IR)降的影响可能增加。为了减小在不同的导电层中形成的导电图案之间的电压降(IR drop)，可使用包括多个通孔的通孔阵列。在通孔阵列中所包括的通孔可彼此间隔开以符合设计规则，且连接到通孔的导电图案可包括附加区域，所述附加区域可被称为通孔交叠(via overlap)。因此，由通孔阵列产生的通孔及通孔交叠可降低在集成电路的布局中的可布线性并导致布线拥塞(routing congestion)。
发明内容
本发明概念提供一种包括通孔阵列的集成电路(integrated circuit，IC)。更具体来说，本发明概念提供被配置成提供改善的可布线性的通孔阵列、包括所述通孔阵列的集成电路及制造所述集成电路的方法。
根据本发明概念的方面，提供一种集成电路，所述集成电路包括：第一导电层，包括在第一横向方向上彼此平行地延伸的第一迹线(track)上的导电图案中的第一导电图案；第二导电层，包括在第二横向方向上彼此平行地延伸的第二迹线上的导电图案中的第二导电图案及第三导电图案；第三导电层，包括在所述第一横向方向上彼此平行地延伸的第三迹线上的导电图案中的第四导电图案；第一通孔阵列，包括第一通孔及第二通孔，其中所述第一通孔连接到所述第一导电图案的顶表面及所述第二导电图案的底表面，且其中所述第二通孔连接到所述第一导电图案的所述顶表面及所述第三导电图案的底表面；以及第二通孔阵列，包括第三通孔及第四通孔，其中所述第三通孔连接到所述第二导电图案的顶表面及所述第四导电图案的底表面，且其中所述第四通孔连接到所述第三导电图案的顶表面及所述第四导电图案的所述底表面。所述第二导电层还包括第五导电图案，所述第五导电图案对准所述第二迹线中位于所述第二导电图案与所述第三导电图案之间的一者，所述第五导电图案在所述第二横向方向上延伸且不与所述第二导电图案及所述第三导电图案耦合。
根据本发明概念的另一方面，提供一种集成电路，所述集成电路包括：第一导电层，包括在第一横向方向上彼此平行地延伸的第一迹线上的导电图案中的第一导电图案以及在所述第一横向方向上延伸的第一导电图案；第二导电层，包括在第二横向方向上彼此平行地延伸的第二迹线上的导电图案中的第二导电图案及第三导电图案，所述第二横向方向与所述第一横向方向正交；以及第一通孔阵列，包括第一通孔及第二通孔，其中所述第一通孔连接到所述第一导电图案的顶表面及所述第二导电图案的底表面，且其中所述第二通孔连接到所述第一导电图案的所述顶表面及所述第三导电图案的底表面。所述第一导电图案、所述第一通孔及所述第二通孔中的每一者在所述第二横向方向上的长度大于所述第一导电层的所述第一迹线上的所述导电图案在所述第二横向方向上的长度。所述第一导电图案的中心对准所述第一导电层的所述第一迹线中的一者或者对准所述第一导电层的两个相邻的第一迹线之间的中心线。
根据本发明概念的方面，提供一种集成电路，所述集成电路包括：第一导电层，包括在第一横向方向上彼此平行地延伸的第一迹线上的导电图案中的第一导电图案；第二导电层，包括在第二横向方向上彼此平行地延伸的第二迹线上的导电图案中的第二导电图案及第三导电图案；第三导电层，包括在所述第一横向方向上彼此平行地延伸的第三迹线上的导电图案中的第四导电图案；第一通孔阵列，包括第一通孔，所述第一通孔中的每一者连接到所述第一导电图案的顶表面以及连接到所述第二导电图案的底表面及所述第三导电图案的底表面中的至少一者；以及第二通孔阵列，包括第二通孔，所述第二通孔中的每一者连接到所述第二导电图案的顶表面及所述第三导电图案的顶表面中的至少一者，且连接到所述第四导电图案的底表面。所述第一通孔阵列的所述第一通孔位于所述第一迹线与所述第二迹线在平面图中的交叉处。所述第二通孔阵列的所述第二通孔位于所述第二迹线与所述第三迹线在所述平面图中的交叉处。
根据本发明概念的另一方面，提供一种制造集成电路的方法。所述方法包括：基于胞元库及用于界定所述集成电路的输入数据来放置及布线多个标准胞元，其中所述放置及布线所述多个标准胞元包括：添加通孔堆叠，所述通孔堆叠被配置成对所述多个标准胞元的电源轨(power rail)与电源网(power mesh)进行互连。所述添加所述通孔堆叠包括：将通孔排列在所述集成电路的相邻的导电层的迹线之间的在平面图中的交叉处。
附图说明
通过结合附图阅读以下详细说明，将会更清楚地理解本发明概念的实施例，在附图中：
图1是根据本发明概念的示例性实施例的集成电路(IC)的一部分的透视图。
图2A到图2C是通孔堆叠的实例的图。
图3A到图3C是根据本发明概念的示例性实施例的通孔堆叠的实例的图。
图4是根据本发明概念的示例性实施例的通孔堆叠的实例的平面图。
图5是根据本发明概念的示例性实施例的通孔堆叠的实例的透视图。
图6是根据本发明概念的示例性实施例的通孔阵列的实例的图。
图7A到图7C是根据本发明概念的示例性实施例的通孔阵列的实例的图。
图8是根据本发明概念的示例性实施例的一种制造集成电路的方法的流程图。
图9是根据本发明概念的示例性实施例的图8所示操作S400的实例的流程图。
图10是根据本发明概念的示例性实施例的图9所示操作S420的实例的流程图。
图11是根据本发明概念的示例性实施例的片上系统(system-on chip，SoC)的方块图。
图12是根据本发明概念的示例性实施例的包括被配置成存储程序的存储器的计算系统的方块图。
具体实施方式
图1是根据本发明概念的示例性实施例的集成电路(IC)100的一部分的透视图。为简洁起见，图1示出集成电路100中所包括的层中的仅一些层。本文所使用的X轴方向及Y轴方向可分别被称为第一横向方向及第二横向方向，且Z轴方向可被称为垂直方向。第一横向方向与第二横向方向可彼此正交。由X轴与Y轴形成的平面可被称为水平面。相对于其他组件位于相对+Z(正Z轴)方向上的组件可被称为位于其他组件之上。相对于其他组件位于相对-Z(负Z轴)方向上的组件可被称为位于其他组件之下。另外，在组件的各表面中，组件在+Z轴方向上的表面可被称为组件的顶表面，且组件在-Z轴方向上的表面可被称为组件的底表面。组件的面积可被称为组件在与水平面平行的表面中的面积。
参照图1，集成电路100可包括前道工艺(Front End Of Line，FEOL)区FR及后道工艺(Back End Of Line，BEOL)区BR。FEOL区FR可包括排成多个行的标准胞元(standardcell)。举例来说，如图1所示，FEOL区FR可包括第一行标准胞元C11及C12、第二行标准胞元C21到C24以及第三行标准胞元C31到C33。图1中的第一行标准胞元、第二行标准胞元及第三行标准胞元各自的标准胞元中所示的标准胞元的数目仅用于说明目的，且本发明概念并非仅限于此。标准胞元可为集成电路100中所包括的布局的单元，且可被配置成遵守预定标准(例如，遵循预定设计规则)，并且集成电路100可包括多个不同的标准胞元。举例来说，如图1所示，标准胞元(例如，C11、C21及C31)可具有预定高度(即，在Y轴方向上的长度)，且电源轨111、112、113、114可在Y轴方向上在各行标准胞元(例如，包含标准胞元C11、C21及C31的各行)之间的界面处彼此间隔开，且在X轴方向上彼此平行地延伸。在一些实施例中，标准胞元(例如，C11、C21及C31)可包括在BEOL区BR的一些导电层中形成的导电图案以及连接到所述导电图案的通孔。
电源轨111到114可向标准胞元(例如，C11、C21及C31)供应电源供应电压。举例来说，可对第一电源轨111及第三电源轨113中的每一者施加正的供应电压(例如，VDD)，且可对第二电源轨112及第四电源轨114中的每一者施加负的供应电压(例如，VSS或接地电压)。即，电源轨可向标准胞元中所包括的晶体管的源极供应电源供应电压。用语“正的”及“负的”供应电压(例如，VDD、VSS或接地电压)并非旨在限制被供应到相应供应电压的电压值。举例来说，在一些实施例中，“负的”供应电压可为接地电压。正的供应电压及负的供应电压可通过在BEOL区BR中所形成的电源线131及132以及通孔堆叠121、122、123、124被提供到电源轨111到114。在一些实施例中，电源线131及132可具有比位于电源线131及132之下的导电图案的宽度大的宽度(即，比导电图案在X轴方向上的长度大的长度)，且可被称为电源网(power mesh)。
BEOL区BR可包括电源线131及132以及多个导电层，所述多个导电层可在电源轨111到114之间包含导电材料(例如，金属)。通孔堆叠121到124可用于减小电源线131及132与电源轨111到114之间的电压(IR)降。举例来说，如以下参照图2A到图2C所述，通孔堆叠121到124可包括与相邻的导电层的图案连接的多个通孔。因此，排列在相同水平高度处且连接到同一节点的多个通孔可被称为通孔阵列。通孔堆叠121到124可包括位于多个水平高度处的多个通孔阵列。因此，可减小电源网(即，电源线131及132)与电源轨111到114之间的IR降。
如上所述，可因通孔堆叠121到124而提供减小的IR降，而通孔堆叠121到124可造成集成电路100中的布线拥塞。举例来说，通孔堆叠121到124中的每一者可包括包含位于相同水平高度处的多个通孔的通孔阵列，且与通孔阵列中所包括的通孔中的每一者连接的导电图案可包括通孔交叠。因此，如以下参照图2A到图2C所述，通孔阵列可限制可由用于在BEOL区BR中所包括的导电层中进行布线的导电图案形成的空间。
如以下参照附图所述，在一些实施例中，通孔堆叠中所包括的通孔阵列可包括排列在相邻的导电层的迹线之间的交叉处的通孔。因此，可增强集成电路100中的可布线性。举例来说，可形成至少一个导电图案，所述至少一个导电图案连接到与通孔堆叠不同的节点，不与通孔堆叠耦合，且通过通孔堆叠而形成。互连可因改善的可布线性而得到优化，且不破坏被配置成减小IR降的通孔堆叠的结构。因此，可增强集成电路100的性能，且可减小集成电路100的面积。
图2A到图2C是通孔堆叠的实例的图。具体来说，图2A是包括1×2通孔阵列的通孔堆叠的透视图，图2B是包括2×2通孔阵列的通孔堆叠的透视图，且图2C是包括2×2通孔阵列的通孔堆叠的平面图。以下，将省略图2A到图2C的冗余说明。尽管本文中将参照1×2通孔阵列及2×2通孔阵列来阐述示例性实施例，然而应理解，本发明概念可适用于比1×2通孔阵列大的1维通孔阵列及比2×2通孔阵列大的2维通孔阵列。
参照图2A，导电层可具有优选的用于布线的方向。举例来说，如图2A所示，Mx层可具有迹线TR11及TR12，迹线TR11及TR12可在X轴方向上彼此平行地延伸。Mx层的导电图案可对准迹线TR11及TR12且在X轴方向上延伸，如Mx层的示例性导电图案P11所示。相似地，Mx+1层可具有迹线TR21到TR26，迹线TR21到TR26可在Y轴方向上彼此平行地延伸。Mx+1层的导电图案可对准迹线TR21到TR26且在Y轴方向上延伸，如Mx+1层的示例性导电图案P21到P26所示。另外，Mx+2层可具有迹线TR31及TR32，迹线TR31及TR32可在X轴方向上彼此平行地延伸。Mx+2层的导电图案可对准迹线TR31及TR32且在X轴方向上延伸，如Mx+2层的示例性导电图案P31所示。本文中，假设Mx层及Mx+2层中的每一者具有在X轴方向上延伸的迹线，且Mx+1层具有在Y轴方向上延伸的迹线。在一些实例中，Mx+1层可位于Mx层上方(例如，在正Z轴方向上为分隔开)，且Mx+2层可位于Mx+1层上方。此外，导电图案对准迹线或导电图案沿着迹线排列可指将导电图案排列成使得迹线经过导电图案的中心，如图2A所示。在一些实例中，导电图案可被排列成使得迹线经过导电图案的不位于导电图案的中心的一部分。在一些实施例中，迹线可为在上面排列导电图案的路径(例如，对准栅格的元件)。
导电层中的迹线之间的节距可根据设计规则来确定。举例来说，Mx+1层的迹线TR21到TR26可根据节距以规则的间隔彼此间隔开且在Y轴方向上延伸，并且所述节距可根据Mx+1层中的导电图案的宽度及导电图案中的各导电图案之间的最小距离来确定。此外，如图2A所示，Mx+2层中的导电图案的宽度(即，Y轴长度)以及迹线之间的节距可不同于Mx层及Mx+1层中的导电图案的宽度及迹线之间的节距。为了改善可布线性，相邻的导电层可具有在不同方向上的迹线。举例来说，如图2A所示，Mx层及Mx+2层可具有与X轴方向平行的方向，而Mx+1层可具有与Y轴方向平行的方向。
如图2A所示，通孔堆叠可包括1×2通孔阵列。举例来说，在Mx层与Mx+1层之间的1×2通孔阵列中，与Mx层的导电图案P12的顶表面及Mx+1层的导电图案P27的底表面连接的通孔V11及V12可在X轴方向上彼此间隔开。在一些实例中，通孔V11及V12可位于通孔堆叠中的水平高度Vx处。在Mx+1层与Mx+2层之间的1×2通孔阵列中，与Mx+1层的导电图案P27的顶表面及Mx+2层的导电图案P32的底表面连接的通孔V21及V22也可在X轴方向上彼此间隔开。在一些实例中，通孔V21及V22可位于通孔堆叠中比水平高度Vx高(例如，在正Z轴方向上分隔开)的水平高度Vx+1处。
在图2A所示实例中，通孔可与导电层的迹线无关地排列。举例来说，通孔可以各通孔之间的最小距离为间隔来排列，所述最小距离可根据通孔阵列中的设计规则来界定。此外，通孔堆叠的导电图案P12、P27及P32可包括通孔交叠。举例来说，如图2A所示，导电图案P12、P27及P32可延伸超出(例如，超过)在X轴方向上的通孔V11、V12、V21及V22之间的界面，且延伸超出的部分可被称为通孔交叠。举例来说，Mx层的导电图案P12可在X轴方向上沿着在Mx层的相似方向(例如，X轴方向)上的迹线TR12延伸，Mx层的其他导电图案(例如，导电图案P11)在所述相似的方向上延伸，而Mx+1层的导电图案P27可在可与Mx+1层的方向(例如，Y轴方向)不同的X轴方向上延伸，Mx+1层的其他导电图案(例如，导电图案P21到P26)在Mx+1层的所述方向上延伸。因此，Mx+1层的导电图案P21到P25在Y轴方向上的延伸可因导电图案P27而受到限制。即，五个迹线P21到P25可因导电图案P27而被牺牲(例如，尺寸减小)。
参照图2B，通孔堆叠可包括2×2通孔阵列。举例来说，在Mx层与Mx+1层之间的2×2通孔阵列中，与Mx层的导电图案P12的顶表面及Mx+1层的导电图案P27的底表面连接的四个通孔可在X轴方向及Y轴方向上彼此间隔开。在Mx+1层与Mx+2层之间的2×2通孔阵列中，与Mx+1层的导电图案P27的顶表面及Mx+2层的导电图案P31的底表面连接的四个通孔也可在X轴方向及Y轴方向上彼此间隔开。在图2B所示实例中，2×2通孔阵列的通孔可与导电层的迹线无关地排列。举例来说，2×2通孔阵列的通孔可以各通孔之间的最小距离为间隔来排列，所述最小距离是根据设计规则来设计。
连接到2×2通孔阵列的导电图案可一体形成。举例来说，如图2B所示，Mx层的导电图案P12、Mx+1层的导电图案P27及Mx+2层的导电图案P31可具有比可沿着每一导电层的迹线延伸的导电图案(例如，导电图案P21到P26和/或导电图案P11)大的宽度。与图2A的实例相似，由于Mx+1层的导电图案P27，Mx+1层的导电图案P21到P25在Y轴方向上的延伸可受限，且五个迹线P21到P25可被牺牲(例如，尺寸减小)。
在例如图2B所示实例等实例中，在同一导电层中具有相对大的宽度的导电图案与邻近所述导电图案的导电图案之间的最小距离可根据设计规则被界定为相对大的值。因此，如图2B所示，由于导电图案P12，不仅与导电图案P12交叉的两个迹线TR13及TR14且不与导电图案P12交叉的迹线TR12可在Mx层中被牺牲(例如，在导电图案中的某些导电图案中不被使用)。
参照图2C，通孔堆叠可包括2×2通孔阵列，且在2×2通孔阵列中所包括的通孔可连接到不同的导电图案。举例来说，如图2C所示，在2×2通孔阵列的通孔中，第一通孔V11及第二通孔V12可连接到Mx层的导电图案P11的顶表面，且分别连接到Mx+1层的导电图案P21及P22的底表面。相似地，在2×2通孔阵列的通孔中，第三通孔V13及第四通孔V14可连接到Mx层的导电图案P12的顶表面，且分别连接到Mx+1层的导电图案P21及P22的底表面。导电图案P21及P22不另外直接彼此耦合。
与图2B的实例相比，在图2C所示实例中，2×2通孔阵列的第一通孔V11到第四通孔V14可不连接到集成导电图案，使得可减小通孔堆叠中所包括的导电图案P11、P12、P21及P22与外围导电图案之间的最小距离。然而，通孔V11到V14可与Mx层的迹线TR11到TR16以及Mx+1层的迹线TR21到TR26无关地排列。因此，不仅通孔阵列的外部迹线(例如，TR12、TR15、TR22及TR25)(例如，通孔阵列的外围之外的迹线)且通孔阵列的内部迹线(TR23、TR24、TR13及TR14)(例如，通孔阵列的外围以内的迹线)可被牺牲。
图3A到图3C是根据本发明概念的示例性实施例的通孔堆叠的实例的图。具体来说，图3A是包括1×2通孔阵列的通孔堆叠的透视图，图3B是包括2×2通孔阵列的通孔堆叠的透视图，且图3C是包括1×3通孔阵列的通孔堆叠的透视图。以下，将在图3A到图3C的说明中省略与参照图2A到图2C相同的说明。
参照图3A到图3C，在一些实施例中，通孔阵列的通孔可排列在相邻的导电层的迹线之间的交叉处(例如，在平面图中)处。本文所使用的相邻的导电层的迹线之间的交叉处是指两个相邻的导电层之间的区，所述区沿着与所述两个相邻的导电层正交的线排列且与这两个迹线交叉(例如，所述两个迹线在垂直方向上彼此交叠)。换句话说，排列在两个相邻的导电层的迹线之间的交叉处的通孔的一个部分将与第一导电层中的两个迹线中的第一迹线交叉，且第二部分将与第二导电层中的两个迹线中的第二迹线交叉，所述第二导电层与所述第一导电层相邻。此外，与通孔阵列的通孔连接的导电图案可沿着导电图案的导电层的迹线延伸。因此，可减少因通孔堆叠而被牺牲的迹线的数目(即，使用受到限制的迹线的数目)。因此，可减少布线拥塞以改善可布线性。
参照图3A，通孔堆叠可包括1×2通孔阵列，且1×2通孔阵列中所包括的通孔可排列在迹线之间的交叉处。举例来说，在Mx层与Mx+1层之间的1×2通孔阵列中，与Mx层的导电图案P12的顶表面及Mx+1层的导电图案P22的底表面连接的通孔V11可排列在Mx层的迹线TR12与Mx+1层的迹线TR22之间的交叉处，且与Mx层的导电图案P12的顶表面及Mx+1层的导电图案P24的底表面连接的通孔V12可排列在Mx层的迹线TR12与Mx+1层的迹线TR24之间的交叉处。相似地，在Mx+1层与Mx+2层之间的1×2通孔阵列中，与Mx+1层的导电图案P22的顶表面及Mx+2层的导电图案P32的底表面连接的通孔V21可排列在Mx+1层的迹线TR22与Mx+2层的迹线TR32之间的交叉处，且与Mx+1层的导电图案P24的顶表面及Mx+2层的导电图案P32的底表面连接的通孔V22可排列在Mx+1层的迹线TR24与Mx+2层的迹线TR32之间的交叉处。在图3A的实例中，Mx层的迹线之间的节距可与Mx+2层的迹线之间的节距不同。因此，如图3A所示，位于Mx+1层之下的通孔V11及V12可不对准在Mx+1层上在Z轴方向上的通孔V21及V22。
在通孔堆叠中，导电图案P12、P22、P24及P32可沿着导电层的迹线延伸且提供通孔交叠。举例来说，如图3A所示，Mx层的导电图案P12可沿着在X轴方向上的迹线TR12延伸以提供通孔V11及V12的通孔交叠，且Mx+1层的导电图案P22及P24可沿着在Y轴方向上的迹线TR22及TR24延伸以提供通孔V11、V12、V21及V22的通孔交叠。
如上所述，通孔阵列的通孔可排列在(相邻层的)迹线之间的交叉处，且通孔交叠可沿着迹线延伸使得可增加可使用的迹线的数目。举例来说，如图3A所示，尽管在Mx+1层中被配置成提供通孔交叠的导电图案P22及P24的迹线TR22及TR24的使用受到限制，然而导电图案P21、P23及P25可沿着在Y轴方向上的其他迹线TR21、TR23及TR25延伸。举例来说，Mx+1层的导电图案P23可不与提供通孔交叠的导电图案P22及P24耦合，且可穿透通孔交叠并沿着在Y轴方向上的迹线TR23延伸。因此，与Mx+1层的五个迹线TR21到TR25的部分被牺牲的图2A的实例相比，在图3A的实例中，被牺牲的迹线(例如，可用长度减小的迹线)的数目可减少，且可获得良好的可布线性。
在一些实施例中，如图3A所示，Mx层的作为通孔阵列一部分的导电图案(例如，导电图案P12)可在X轴方向上沿着在Mx层的相似方向(例如，X轴方向)上的迹线TR12延伸，Mx层的其他导电图案(例如，导电图案P11)在所述相似的方向上延伸，且Mx+1层的作为通孔阵列的一部分的导电图案(例如，导电图案P22)可在可与Mx+1层的方向(例如，Y轴方向)相似的Y轴方向上延伸，Mx+1层的其他导电图案(例如，导电图案P21、P23及P25)在Mx+1层的所述方向上延伸。
参照图3B，通孔堆叠可包括2×2通孔阵列，且2×2通孔阵列中所包括的通孔可排列在迹线之间的交叉处。举例来说，在Mx层与Mx+1层之间的2×2通孔阵列中，与Mx层的导电图案P13的顶表面连接的通孔V11及V12可分别排列在Mx层的迹线TR13与Mx+1层的迹线TR21及TR23之间的交叉处，且与Mx层的导电图案P11的顶表面连接的通孔V13及V14可分别排列在Mx层的迹线TR11与Mx+1层的迹线TR21及TR23之间的交叉处。此外，在Mx+1层与Mx+2层之间的2×2通孔阵列中，与Mx+1层的导电图案P21的顶表面连接的通孔V21及V23可分别排列在Mx+1层的迹线TR21与Mx+2层的迹线TR32及TR31之间的交叉处，且与Mx+1层的导电图案P23的顶表面连接的通孔V22及V24可分别排列在Mx+1层的迹线TR23与Mx+2层的迹线TR32及TR31之间的交叉处。
如图3B所示，通孔堆叠的导电图案P11、P13、P21、P23、P31及P32可沿着导电层的迹线延伸且提供通孔交叠。举例来说，Mx层的导电图案P11及P13可沿着迹线TR11及TR13延伸以提供通孔V11到V14的通孔交叠。此外，Mx+1层的导电图案P21及P23可沿着在Y轴方向上的迹线TR21及TR23延伸以提供通孔V11到V14以及V21到V24的通孔交叠。
如图3B所示，由于提供通孔交叠的导电图案P11及P13的迹线TR11及TR13在Mx层中被牺牲，因此导电图案可沿着在X轴方向上的Mx层的其他迹线(例如，TR12)延伸。相似地，由于提供通孔交叠的导电图案P21及P23的迹线TR21及TR23在Mx+1层中被牺牲，因此导电图案(例如，P22)可沿着在Y轴方向上的Mx+1层的其他迹线(例如，TR22)延伸。因此，与其中Mx+1层的五个迹线TR21到TR25的部分可被牺牲的图2B的实例以及其中Mx+1层的四个迹线TR22到TR25的部分可被牺牲的实例相比，在图3B的实例中，被牺牲的迹线(例如，可用长度减小的迹线)的数目可减少，且可获得良好的可布线性。
参照图3C，通孔堆叠可连接到具有大的宽度(例如，宽度大于其他层中的导电图案(例如P22及P24))的导电图案P41。如图3C所示，导电图案P41可沿着Mx+3层中在Y轴方向上的迹线TR41延伸，且被称为肥胖金属(fat metal)。在一些实施例中，导电图案P41可为电源网中所包括的电源线(例如，图1的131及132)。尽管Mx+3层的迹线TR41在Y轴方向上延伸，然而Mx+3层的导电图案P41可因导电图案P41的宽度(即，导电图案P41在X轴上的较大宽度)而经由在X方向上排列在通孔V31到V33(即，1×3通孔阵列)连接到Mx+2层的导电图案P31，且1×3通孔阵列可在Mx+2层之下重复。举例来说，包括三个通孔V21到V23的1×3通孔阵列可位于Mx+2层与Mx+1层之间，且包括三个通孔V11到V13的1×3通孔阵列可位于Mx+1层与Mx层之间。
如图3C所示，1×3通孔阵列的通孔可排列在迹线之间的交叉处，使得可增加可用的迹线。举例来说，在沿着Mx+1层中的迹线TR21、TR23及TR25提供通孔交叠的导电图案之间，不与通孔堆叠耦合的导电图案P22及P24可穿透通孔堆叠并在Y轴方向上沿着迹线TR22及TR24延伸。尽管图3C中示出1×3通孔阵列，然而通孔堆叠可包括在一些实施例中为1×4或大于1×4的1维通孔阵列或在一些实施例中为2×3或大于2×3的2维通孔阵列。
图4是根据本发明概念的示例性实施例的通孔堆叠的实例的平面图。具体来说，图4示出位于Mx层与Mx+1层之间的包括2×2通孔阵列的通孔堆叠的实例。在图4中，使用阴影指示位于在Z轴方向上分隔开的不同层(例如，Mx层与Mx+1层)上的导电图案。
如图4所示，2×2通孔阵列的通孔V11到V14可分别排列在Mx层的迹线TR12及TR14与Mx+1层的迹线TR22及TR24之间的交叉处。第一通孔V11及第二通孔V12可连接到Mx层的导电图案P11的顶表面，且分别连接到Mx+1层的导电图案P21及P22的底表面。此外，第三通孔V13及第四通孔V14可连接到Mx层的导电图案P12的顶表面，且分别连接到Mx+1层的导电图案P21及P22的底表面。在一些实施例中，2×2通孔阵列的通孔V11及V13在X轴方向上分别与通孔V12及V14间隔开的距离S2及2×2通孔阵列的通孔V13及V14在Y轴方向上分别与通孔V11及V12间隔开的距离S1可大于根据设计规则界定的各通孔之间的最小距离。因此，2×2通孔阵列的通孔V11到V14可遵守设计规则。尽管图4中未示出，然而与通孔堆叠绝缘的导电图案可沿着Mx层的在X轴方向上的迹线TR13延伸，且与通孔堆叠绝缘的导电图案可沿着Mx+1层的在Y轴方向上的迹线TR23延伸。
当通孔排列在迹线之间的交叉处时，通孔在Y轴方向上彼此间隔开的距离S1可如在方程式1中进行计算：
S1＝n×{Mx迹线节距}-{通孔长度} (1),
其中n可标示正整数。当根据设计规则界定的各通孔之间的最小距离大于Mx层的迹线之间的节距时，n可为等于或大于2的整数。在方程式1中，{Mx迹线节距}可指图4的Mx层的迹线(例如，迹线TR11到迹线TR15)之间的节距，且标示与任意通孔阵列的通孔连接的导电层中具有与X轴平行的迹线的导电层中的迹线之间的节距。在方程式1中，{通孔长度}可指通孔(例如，通孔V11到V14)在Y轴方向上的长度。即，在通孔阵列中在Y轴方向上的通孔之间的节距可为Mx层的迹线之间的节距的倍数。
相似地，通孔在X轴方向上彼此间隔开的距离S2可如在方程式2中进行计算：
S2＝m{Mx+1迹线节距}-{通孔宽度} (2),
其中m可为正整数。当根据设计规则界定的各通孔之间的最小距离大于Mx+1层的迹线之间的节距时，m可为等于或大于2的整数。在方程式2中，{Mx+1迹线节距}可指图4的Mx+1层的迹线(例如，迹线TR21到TR25)之间的节距，且标示与任意通孔阵列的通孔连接的导电层中具有与Y轴平行的迹线的导电层中的迹线之间的节距。此外，在方程式2中，{通孔宽度}可指通孔(例如，通孔V11到V14)在X轴方向上的长度。即，在通孔阵列中在X轴方向上的通孔之间的节距可为Mx+1层的迹线之间的节距的倍数。
图5是根据本发明概念的示例性实施例的通孔堆叠的实例的透视图。具体来说，图5示出包括条形通孔的通孔阵列及包括通孔阵列的通孔堆叠。
参照图5，在通孔堆叠中，通孔阵列可包括条形通孔。条形通孔可指在X轴方向和/或Y轴方向上具有相对大的长度的通孔，例如长度大于导电图案的宽度(例如，大于相邻层中的一个或多个导电图案的宽度)的通孔。举例来说，如图5所示，1×2通孔阵列可包括在Mx层与Mx+1层之间的在Y轴方向上具有大的长度的通孔V11及V12，且1×2通孔阵列也可包括Mx+1层与Mx+2层之间的在Y轴方向上具有大的长度的通孔V21及V22。随着通孔的横截面积(即，通孔在与由X轴及Y轴形成的平面平行的表面中的面积)增大，由通孔造成的IR降可减小。因此，如图5所示，可使用具有大的横截面积的通孔。
在一些实施例中，条形通孔可沿着迹线排列，且与沿着迹线延伸的导电图案交叠。举例来说，如图5所示，与Mx层的导电图案P11的顶表面及Mx+1层的导电图案P21的底表面连接的通孔V11可沿着Mx+1层的迹线TR21对准与Mx+1层的导电图案P21的顶表面及Mx+2层的导电图案P31的底表面连接的通孔V21。相似地，通孔V12及V22也可沿着Mx+1层的迹线TR23彼此对准。因此，Mx+1层的导电图案P23可沿着在Y轴方向上的迹线TR22延伸。
在一些实施例中，条形通孔可被排列成将迹线的牺牲最小化。举例来说，通孔V11、V12、V21及V22可对准迹线TR21及TR23，以将Mx+1层的迹线的牺牲最小化，且在Y轴方向上的通孔V11、V12、V21及V22的位置可基于在Y轴方向上的通孔V11、V12、V21及V22的长度来确定。如以下参照图6所述，被牺牲的迹线的数目可根据条形通孔的位置而改变，使得条形通孔的位置可被确定成将被牺牲的迹线的数目最小化。尽管包括条形通孔的1×2通孔阵列的实例示于图5中，然而在一些实施例中，通孔堆叠可包括包含条形通孔的1×3或大于1×3的1维通孔阵列，且在另一些实施例中，通孔堆叠可包括包含条形通孔的2×2或大于2×2的2维通孔阵列。
图6是根据本发明概念的示例性实施例的通孔阵列的实例的图。具体来说，图6示出被牺牲的迹线的数目根据通孔阵列的排列而改变的实例。如图6所示，1×2通孔阵列可包括位于Mx层与Mx+1层之间的通孔V11及V12，且通孔V11及V12可为条形通孔。通孔V11及V12可具有与Mx+1层的导电图案P21及P22在X轴方向上的宽度相等的长度，且在Y轴方向上具有相对大的长度W0(例如，大于Mx+1层的导电图案P21及P22在X轴方向上的宽度)。
参照图6的最左侧实例，1×2通孔阵列的通孔V11及V12可沿着Mx+1层的迹线TR22及TR24排列，且沿着Mx层的迹线TR13排列。即，通孔V11及V12可被排列成使得通孔V11及V12的区段的中心与Mx+1层的迹线TR22及TR24以及Mx层的迹线TR13交叠。Mx层的导电图案P11可在X轴方向上延伸以提供通孔V11及V12的通孔交叠，且具有与通孔V11及V12在Y轴方向上的长度W0相等的宽度。此外，Mx+1层的导电图案P21及P22可在Y轴方向上延伸以提供通孔V11及V12的通孔交叠。
两个迹线TR22及TR24可因导电图案P21及P22而在Mx+1层中被牺牲，而三个迹线TR12到TR14可因导电图案P11而在Mx层中被牺牲。由于Mx层的迹线TR13与导电图案P11交叉，因此Mx层的迹线TR13可被牺牲。然而，当导电图案被排列成沿着Mx层的在X轴方向上的迹线TR12及TR14延伸时，所述导电图案与导电图案P11之间的距离可违反根据设计规则界定的最小距离，因而使得迹线TR12及TR14可被牺牲。因此，在图6的最左侧实例中，使用Mx层的迹线中的三个迹线TR12到TR14执行布线操作可受到限制。
参照图6的最右侧实例，在图6的最左侧实例中示出的通孔堆叠可在Y轴方向上重新定位。因此，如图6的最右侧实例所示，1×2通孔阵列的通孔V11及V12可沿着Mx+1层的迹线TR22及TR24延伸，且也沿着Mx层的迹线TR13与迹线TR14之间的中心线X1延伸。即，通孔V11及V12可被排列成使得通孔V11及V12的区段的中心与中心线X1交叠，中心线X1可沿着Mx层的迹线TR13与迹线TR14之间的中心延伸且在X轴方向上延伸。
两个迹线TR22及TR24可因导电图案P21及P22而在Mx+1层中被牺牲，而两个迹线TR13及TR14可因在Y轴方向上具有长度W0的导电图案P11而在Mx层中被牺牲。即，由于Mx层的迹线TR13及TR14与导电图案P11交叉，因此Mx层的迹线TR13及TR14可被牺牲。然而，即使导电图案P12及P13被排列成在X轴方向上沿着Mx层的迹线TR12及TR15延伸，然而由于导电图案P12及P13与导电图案P11间隔开根据设计规则界定的至少一最小距离，因此可遵守所述设计规则。因此，在图6的最右侧实例中，使用Mx层的迹线中的两个迹线TR13及TR14执行布线操作可受到限制。如上所述，被牺牲的迹线的数目可根据包括条形通孔的相同通孔阵列的位置而改变。以下，将参照图7A到图7C来阐述被排列成减少被牺牲的迹线数目的通孔阵列的实例。
图7A到图7C是根据本发明概念的示例性实施例的通孔阵列的实例的图。具体来说，图7A示出包括沿着Mx层的迹线TR13与迹线TR14之间的中心线X2排列的通孔V11及V12的1×2通孔阵列，且图7B及图7C分别示出包括沿着Mx层的迹线TR13排列的通孔V11及V12的1×2通孔阵列。以下，将省略图7A到图7C的冗余说明。
参照图7A，通孔V11及V12可在Y轴方向上具有长度W1。通孔V11及V12可连接到Mx层的导电图案P12的顶表面，且分别连接到Mx+1层的导电图案P21及P22的底表面。Mx层的迹线TR13及TR14可因具有宽度W1的导电图案P12而被牺牲，而导电图案P11及P13可沿着在X轴方向上的迹线TR12及TR15延伸。
为了减少因通孔阵列而被牺牲的Mx层的迹线的数目，当Mx层的因通孔阵列而引起的导电图案的宽度W满足方程式3时，通孔阵列的通孔可沿着相邻的迹线之间的中心线排列。
2nP-M-2S＜W≤(2n+1)P-M-2S (3)。
在图7A及方程式3中，W标示Mx层的连接到通孔阵列的导电图案的宽度(例如，导电图案P12的W1)，M标示Mx层的不连接到通孔阵列的导电图案(例如，导电图案P11)的宽度，P标示迹线之间的Mx层的节距，S标示Mx层的导电图案之间的最小距离，所述最小距离是根据设计规则来界定，且n标示正整数。在满足方程式3的通孔阵列(或导电图案)中，偶数个迹线可在Mx层中被牺牲。
参照图7B，通孔V11及V12可在Y轴方向上具有长度W2。通孔V11及V12可连接到Mx层的导电图案P12的顶表面，且分别连接到Mx+1层的导电图案P21及P22的底表面。Mx层的迹线TR12到TR14可因具有宽度W2的导电图案P12而被牺牲，而导电图案P11及P13可沿着在X轴方向上的迹线TR11及TR15延伸。
为了减少因通孔阵列而被牺牲的Mx层的迹线的数目，当Mx层的因通孔阵列而引起的导电图案的宽度W满足方程式4时，通孔阵列的通孔可沿着迹线排列。
(2n+1)P-M-2S＜W≤(2n+2)P-M-2S (4)，
在图7B及方程式4中，W可为Mx层的连接到通孔阵列的导电图案的宽度(例如，导电图案P12的W2)，M标示Mx层的不连接到通孔阵列的宽度(例如，导电图案P11)，P可为迹线之间的Mx层的节距，S可为Mx层的导电图案之间的最小距离，所述最小距离是根据设计规则来界定，且n可为正整数。在满足方程式4的通孔阵列(或导电图案)中，奇数个迹线可在Mx层中被牺牲。
参照图7C，在一些实施例中，通孔可具有比导电图案的宽度小的长度。举例来说，如图7C所示，Mx层的导电图案P12可在Y轴方向上具有宽度W3，而通孔V11及V12可在Y轴方向上具有比宽度W3小的长度L1。Mx层的导电图案P12可对准Mx层的迹线TR13(例如，以迹线TR13为中心)从而满足方程式4，而长度L1小于Mx层的导电图案P12的宽度W3的通孔V11及V12可分别排列在Mx层的迹线TR13与Mx+1层的迹线TR22及TR24之间的交叉处，如图7C所示。
图8是根据本发明概念的示例性实施例的一种制造集成电路的方法的流程图。在一些实施例中，图8所示操作S200、S400、S600及S800中的至少一些可由计算系统(例如，图12所示300)来执行。
在操作S200中，可基于有关标准胞元库D12的电阻晶体管逻辑(resistor-transistor logic，RTL)数据D11来执行产生网表数据D13的逻辑合成操作。RTL数据D11可界定集成电路的功能且以例如超高速集成电路(very-high-speed integrated circuit，VHSIC)硬件描述语言(VHSIC hardware description language，VHDL)及委瑞罗格(Verilog)等硬件描述语言(hardware description language，HDL)进行写入，但本发明概念并非仅限于此。标准胞元库D12可界定标准胞元的功能及性质。半导体设计工具(例如，逻辑合成工具)可基于有关标准胞元库D12的RTL数据D11来执行逻辑合成操作并产生包括位串流(bitstream)和/或网表(netlist)的网表数据D13，以界定集成电路，即界定多个标准胞元及标准胞元之间的连接关系。
操作S400中，可基于有关标准胞元库D12及设计规则D14的网表数据D13来执行产生布局数据D15的放置及布线(place&route，P&R)操作。标准胞元库D12可界定标准胞元的布局，且设计规则D14可根据半导体工艺界定集成电路的布局所遵守的规则(例如，操作S800)。举例来说，设计规则D14可界定导电层的迹线的方向及节距、导电层中的导电图案之间的最小距离、导电层中的导电图案的宽度以及位于相同水平高度处的通孔之间的最小距离。
半导体设计工具(例如，P&R工具)可基于有关标准胞元库D12的网表数据D13来排列多个标准胞元且对有关设计规则D14排列的所述多个标准胞元的输入引脚、输出引脚及电源突片(power tab)进行布线。布线操作可包括产生包括通孔和/或导电图案的互连。此外，半导体设计工具可产生多个通孔堆叠以减小IR降。如以上参照图式所述，通孔堆叠中的每一者中所包括的通孔阵列的通孔可在一些实施例中排列在导电层(例如，相邻的导电层)的迹线之间的交叉处，或者可在另一些实施例中沿着各迹线之间的中心线排列。因此，通孔堆叠可提供减小的IR降并减少布线拥塞。以下将参照图9阐述操作S400的实例。
在操作S600中，可执行制造掩模的操作。举例来说，可对布局数据D15施加光学邻近校正(optical proximity correction，OPC)，可对掩模上的图案进行界定以在多个层上形成图案，且可制造至少一个掩模(或光掩模)以在所述多个层中的每一者上形成图案。
在操作S800中，可执行制作集成电路的操作。举例来说，可使用在操作S600中制造的至少一个掩模对多个层进行图案化，由此制作集成电路。如图8所示，操作S800可包括操作S820及S840。
在操作S820中，可执行FEOL工艺。FEOL工艺可指在集成电路制作工艺中在衬底上形成各别元件(例如，晶体管、电容器和/或电阻器)的工艺。举例来说，FEOL工艺可包括：对晶片进行平坦化及清洁、形成沟槽、形成阱、形成栅极线及形成源极及漏极。因此，可形成在多个标准胞元中所包括的元件。
在操作S840中，可执行BEOL工艺。BEOL工艺可指在集成电路制作工艺中对各别元件(例如，晶体管、电容器和/或电阻器)进行互连的工艺。举例来说，BEOL工艺可包括：对栅极区、源极区和/或漏极区进行硅化、添加介电材料、执行平坦化工艺、形成孔、添加金属层、形成通孔和/或形成钝化层。可在BEOL工艺(即操作S840)中形成通孔堆叠。接下来，可以半导体封装对集成电路进行封装，且使用所述集成电路作为各种应用的组件。
图9是根据本发明概念的示例性实施例的图8所示操作S400的实例的流程图。如以上参照图8所述，在图9所示操作S400'中，可参考标准胞元库D12及设计规则D14来执行放置及布线(P&R)操作。如图9所示，操作S400'可包括多个操作S420、S440及S460。以下，将参照图8阐述图9的流程图。
在操作S420中，可执行添加通孔堆叠的操作。举例来说，在排列多个标准胞元之后，可执行添加通孔堆叠的操作，所述通孔堆叠被配置成对电源网的电源线与电源轨进行互连。在一些实施例中，可添加用于信号而非电源供应电压的通孔堆叠。以下将参照图10阐述操作S420的实例。
在操作S440中，可执行通过通孔堆叠产生导电图案的操作。在操作S420中添加的通孔堆叠可包括包含通孔的通孔阵列，所述通孔沿着导电层的迹线排列或者排列在导电层的迹线之间的交叉处。因此，可减少因通孔堆叠而被牺牲的迹线的数目。如以上参照图3A到图3C所述，当根据设计规则界定的位于相同水平高度处的通孔之间的最小距离大于迹线之间的节距时，可产生导电图案，所述导电图案可从通孔阵列的通孔之间通过且与所述通孔绝缘。因此，可使用通过通孔堆叠而形成的导电图案来对信号和/或电源供应电压进行布线。
在操作S460中，可执行产生布局数据的操作。如以上参照图8所述，布局数据D15可界定集成电路的布局，可具有例如图形数据系统II(Graphic Data System II，GDSII)等格式，且可包括关于标准胞元及互连的几何信息。
图10是根据本发明概念的示例性实施例的图9所示操作S420的实例的流程图。如以上参照图9所述，可在图10的操作S420'中执行添加通孔堆叠的操作。如图10所示，操作S420'可包括操作S422及操作S424。在一些实施例中，可同时执行操作S422及操作S424。
在操作S422中，可执行将通孔排列在相邻的导电层的迹线之间的交叉处的操作。举例来说，如以上参照图4所述，通孔阵列的通孔(例如，V11到V14)可排列在相邻的导电层(例如，Mx层及Mx+1层)的迹线(例如，TR12、TR14、TR22及TR24)之间的交叉处。因此，可减少被牺牲的迹线，由此增加可布线迹线。
在操作S424中，可执行基于条形通孔的长度排列通孔阵列的操作。举例来说，如以上参照图6所述，被牺牲的迹线的数目可根据条形通孔的位置来变化。因此，如参照图7A到图7C所述，条形通孔可基于条形通孔的长度沿着迹线或迹线之间的中心线排列。举例来说，当条形通孔在一个方向上的宽度W满足方程式3时，条形通孔可沿着图7A所示迹线之间的中心线排列。另一方面，当条形通孔在一个方向上的宽度W满足方程式4时，条形通孔可沿着图7B所示迹线排列。因此，被牺牲的迹线的数目可因包括条形通孔的通孔阵列而减少，且可增加可布线的迹线。
图11是根据本发明概念的示例性实施例的片上系统(System-on-Chip，SoC)200的方块图。可为半导体装置的片上系统200可包括根据本发明概念的示例性实施例的包括通孔堆叠的集成电路。片上系统200可实现为集成有能够进行各种功能的复杂功能区块(例如，知识产权(intellectualproperty，IP))的单芯片。根据示例性实施例的通孔堆叠可包括在片上系统200的功能区块中的每一者中。因此，可因减小的IR降及高效布线的图案而获得具有改善的性能及减小的面积的片上系统200。
参照图11，片上系统200可包括调制解调器(modem)220、显示控制器230、存储器240、外部存储器控制器250、中央处理器(central processing unit，CPU)260、事务单元(transaction unit)270、电源管理集成电路(power management integrated circuit，PMIC)280及图形处理单元(graphic processing unit，GPU)290，且片上系统200的各功能区块可通过系统总线(system bus)210彼此通信。
中央处理器260可被配置成控制片上系统200的总体操作，且可控制片上系统200的其他功能区块的操作。调制解调器220可解调从片上系统200的外部接收的信号或者对从片上系统200的内部产生的信号进行调制，并将经解调的信号或经调制的信号传送到外部。外部存储器控制器250可控制向连接到片上系统200的外部存储器装置传送数据及从连接到片上系统200的外部存储器装置接收数据的操作。举例来说，可经由外部存储器控制器250的控制将存储在外部存储器装置中的程序和/或数据提供到中央处理器260和/或图形处理单元290。图形处理单元290可执行关联到图形处理操作的程序指令，但本发明概念并非仅限于此。图形处理单元290可通过外部存储器控制器250接收图形数据，和/或经图形处理单元290处理的图形数据可经由外部存储器控制器250传送到片上系统200的外部。事务单元270可监测各功能区块的数据事务，且电源管理集成电路280可经由事务单元270的控制来控制被供应到每一功能区块的电力。显示控制器230可控制位于片上系统200外部的显示器(或显示装置)并将在片上系统200中产生的数据传送到显示器。
存储器240可包括非易失性存储器，例如电可擦可编程只读存储器(electricallyerasable programmable read-only memory，EEPROM)、闪存存储器、相变随机存取存储器(phase-change random access memory，PRAM)、电阻式随机存取存储器(resistive RAM，RRAM)、纳米浮置栅极存储器(nano-floating gate memory，NFGM)、聚合物随机存取存储器(polymer RAM，PoRAM)、磁性随机存取存储器(magnetic RAM，MRAM)及铁电随机存取存储器(ferroelectric RAM，FRAM)；或易失性存储器，例如动态随机存取存储器(dynamic RAM，DRAM)、静态随机存取存储器(static RAM，SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(double-data-rate synchronous dynamic RAM，DDR SDRAM)、低功率双倍数据速率(low-power DDR，LPDDR)、同步动态随机存取存储器(synchronous dynamic RAM，SDRAM)、图形双倍数据速率(graphic DDR，GDDR)SDRAM及兰巴斯(Rambus)DRAM。
图12是根据本发明概念的示例性实施例的包括被配置成存储程序341的存储器340的计算系统300的方块图。根据示例性实施例的制作集成电路的方法(例如，图8所示方法)中所包括的至少一些操作可由计算系统300执行。
计算系统300可为例如台式计算机、工作站及服务器等固定型计算系统或例如膝上型计算机等便携式计算系统。如图12所示，计算系统300可包括处理器310、输入/输出(input/output，I/O)装置320、网络接口(network interface)330、随机存取存储器(random access memory，RAM)340、只读存储器(read only memory，ROM)350和/或存储装置360。处理器310、输入/输出装置320、网络接口330、随机存取存储器340、只读存储器350及存储装置360可连接到总线370且通过总线370相互通信。
处理器310可被称为处理单元。举例来说，处理器310可包括至少一个核(例如，微处理器(microprocessor，MP))、应用处理器(application processor，AP)、数字信号处理器(digital signal processor，DSP)及图形处理单元(GPU))，所述至少一个核可执行任意指令集(例如，因特尔架构-32(Intel Architecture-32，IA-32)、64位延伸IA-32、x86-64、鲍尔(Power)PC、斯帕洛(Sparc)、美普思(MIPS)、高级精简指令集机器(Advanced RISCMachine，ARM)、IA-64等)。举例来说，处理器310可通过总线370来存取存储器(即，随机存取存储器340和/或只读存储器350)并执行在随机存取存储器340和/或只读存储器350中存储的命令。
随机存取存储器340可存储用于制造根据示例性实施例的集成电路的程序341和/或程序341的至少一部分。程序341可使得处理器310能够执行制造集成电路的方法中所包括的至少一些操作。即，程序341可包括可由处理器310执行的多个命令。程序341中所包括的所述多个命令可使得处理器310能够执行例如图8的操作S200的逻辑合成操作和/或图8的操作S400的放置及布线操作。
即使供应到计算系统300的电力被中断，存储装置360仍不会丢失所存储的数据。举例来说，存储装置360可包括非易失性存储器装置或存储媒体，例如磁带、光盘及磁盘。此外，存储装置360可以可拆卸方式附接到计算系统300。在一些实施例中，存储装置360可存储根据示例性实施例的程序341。在处理器310执行程序341之前，程序341或程序341的至少一部分可从存储装置360加载到随机存取存储器340中。在一些实施例中，存储装置360可存储以程序语言写入的文件，且由编译器产生的程序341或程序341的至少一部分可从文件加载到随机存取存储器340中。此外，如图12所示，存储装置360可存储数据库(database，DB)361，数据库361可包括可用于设计集成电路的信息(例如，图8的标准胞元库D12和/或设计规则D14)。
存储装置360可存储将由处理器310处理的数据和/或经处理器310处理的数据。即，根据程序341，处理器310可处理存储在存储装置360中的数据以产生数据和/或将所产生的数据存储在存储装置360中。举例来说，存储装置360可存储图8的RTL数据D11、网表数据D13和/或布局数据D15。
输入/输出装置320可包括例如键盘和/或定点设备(pointing apparatus)等输入装置和/或例如显示装置和/或打印机等输出装置。举例来说，用户可经由输入/输出装置320触发使用处理器310执行程序341、输入图8的RTL数据D11和/或网表数据D13和/或确认图11的布局数据D15。
网络接口330可提供对计算系统300外部的网络的存取。举例来说，网络可包括多个计算系统及多个通信链路。通信链路可包括有线链路、光学链路、无线链路或其他任意类型的链路。
应理解，尽管本文中使用用语“第一”、“第二”等来阐述本发明概念的示例性实施例中的构件、区、层、部分、区段、组件和/或元件，然而所述构件、区、层、部分、区段、组件和/或元件不应受这些用语限制。这些用语仅用于将一个构件、区、部分、区段、组件或元件与另一构件、区、部分、区段、组件或元件区分开。因此，在不背离本发明概念的范围的条件下，以下阐述的第一构件、区、部分、区段、组件或元件也可被称为第二构件、区、部分、区段、组件或元件。举例来说，第一元件也可被称为第二元件，且类似地，第二元件也可被称为第一元件，此均不背离本发明概念的范围。
为易于说明，本文中可使用例如“位于...之下”、“下方”、“下部的”、“上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。应理解，除图中所绘示的取向以外，所述空间相对性用语旨在囊括装置在使用或操作中的不同取向。举例来说，如果图中的装置被翻转，则被阐述为位于其他元件或特征“下方”或“之下”的元件将被取向为位于其他元件或特征“上方”。因此，示例性用语“下方”可囊括上方及下方的取向两者。装置可被另外取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语相应地进行解释。
本文中所使用的用语仅用于阐述特定实施例的目的，而并非旨在限制示例性实施例。除非上下文另外清楚地指明，否则本文中所使用的单数形式“一(a、an)”及“所述(the)”旨在也包括复数形式。还应理解，当在本文中使用用语“包括(comprises、comprising、includes和/或including)”时，是指明所述特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
除非另外定义，否则本文中所使用的所有用语(包括技术用语及科学用语)具有与本发明概念所属领域中的一般技术人员通常所理解的含义相同的含义。还应理解，用语(例如在常用字典中所定义的用语)应被解释为具有与其在本说明书的上下文及相关技术中的含义一致的含义，且除非在本文中如此定义，否则所述用语不应被解释为具有理想或过于正式的意义。
当某一示例性实施例可以不同方式来实现时，可以与所述次序不同的方式来执行具体工艺次序。举例来说，两个连续阐述的工艺可实质上同时执行或以与所述次序相反的次序来执行。
在附图中，预期会存在由于例如制造技术和/或公差引起的所示形状的变化。因此，本发明概念的示例性实施例不应被视为仅限于本文所示区的特定形状，而是可被解释为包括例如由制造工艺引起的形状的偏差。举例来说，被示出为矩形形状的蚀刻区可为圆形形状或某一弯曲形状。因此，图中所示区为示意性的，且图中所示区的形状旨在对装置的区的特定形状进行说明而并非旨在限制本发明概念的范围。本文中所使用的用语“和/或”包括相关列出项中的一个或多个项的任意及所有组合。当例如“…中的至少一个”等表达位于一列表元件之前时，是修饰整个列表元件而不是修饰所述列表的各别元件。
应理解，当称一元件“连接到”或“耦合到”另一元件时，所述元件可直接连接到或直接耦合到所述另一元件，抑或可存在中间元件。相反，当称一元件“直接连接到”或“直接耦合到”另一元件时，则不存在中间元件。用于阐述元件或层之间的关系的其他用词应以相似的方式进行解释(例如，“位于...之间”对“直接位于...之间”、“相邻”对“紧邻”、“位于...上”对“直接位于...上”)。
相同的编号自始至终指代相同的元件。因此，即使相同或相似的编号在对应的图式中未提到或未阐述，然而相同或相似的编号仍可参照其他图式来阐述。此外，参考编号未标示的元件可参照其他图式来阐述。
尽管已经参照本发明概念的实施例具体示出并阐述了本发明概念，然而应理解，在不背离以上权利要求书的精神及范围的条件下，可作出形式及细节上的各种改变。

Claims (15)

1.一种集成电路，包括：
第一导电层，包括在第一横向方向上彼此平行地延伸的第一迹线上的导电图案中的第一导电图案；
第二导电层，包括在第二横向方向上彼此平行地延伸的第二迹线上的导电图案中的第二导电图案及第三导电图案；
第三导电层，包括在所述第一横向方向上彼此平行地延伸的第三迹线上的导电图案中的第四导电图案，其中所述第三迹线不与所述第一迹线垂直地对齐；
第一通孔阵列，包括第一通孔及第二通孔，其中所述第一通孔连接到所述第一导电图案的顶表面及所述第二导电图案的底表面，且其中所述第二通孔连接到所述第一导电图案的所述顶表面及所述第三导电图案的底表面；以及
第二通孔阵列，包括第三通孔及第四通孔，其中所述第三通孔连接到所述第二导电图案的顶表面及所述第四导电图案的底表面，且其中所述第四通孔连接到所述第三导电图案的顶表面及所述第四导电图案的所述底表面，
其中所述第二导电层还包括第五导电图案，所述第五导电图案对准所述第二迹线中位于所述第二导电图案与所述第三导电图案之间的一者，所述第五导电图案在所述第二横向方向上延伸且不与所述第二导电图案及所述第三导电图案耦合。
2.根据权利要求1所述的集成电路，其中所述第一通孔与所述第二通孔之间的第一节距及所述第三通孔与所述第四通孔之间的第二节距中的每一者是所述第二迹线之间的第三节距的倍数。
3.根据权利要求1所述的集成电路，其中所述第一导电层还包括所述第一迹线上的所述导电图案中的第六导电图案，
其中所述第一通孔阵列还包括第五通孔及第六通孔，其中所述第五通孔连接到所述第六导电图案的顶表面及所述第二导电图案的所述底表面，且其中所述第六通孔连接到所述第六导电图案的所述顶表面及所述第三导电图案的所述底表面。
4.根据权利要求3所述的集成电路，其中所述第一通孔与所述第五通孔之间的第一节距及所述第二通孔与所述第六通孔之间的第二节距中的每一者是所述第一迹线之间的第三节距的倍数。
5.根据权利要求1所述的集成电路，其中所述第三导电层还包括所述第三迹线上的所述导电图案中的第六导电图案，
其中所述第二通孔阵列还包括第五通孔及第六通孔，其中所述第五通孔连接到所述第二导电图案的所述顶表面及所述第六导电图案的底表面，且其中所述第六通孔连接到所述第三导电图案的所述顶表面及所述第六导电图案的所述底表面。
6.根据权利要求5所述的集成电路，其中所述第三通孔与所述第五通孔之间的第一节距及所述第四通孔与所述第六通孔之间的第二节距中的每一者是所述第三迹线之间的第三节距的倍数。
7.根据权利要求1所述的集成电路，还包括：
第四导电层，包括在所述第二横向方向上彼此平行地延伸的第四迹线上的导电图案中的第六导电图案；以及
第三通孔阵列，包括多个通孔，所述多个通孔中的每一者连接到所述第四导电图案的顶表面及所述第六导电图案的底表面。
8.根据权利要求7所述的集成电路，其中所述第一横向方向上的所述第六导电图案的长度大于所述第三通孔阵列的所述多个通孔之间的节距。
9.根据权利要求1所述的集成电路，还包括：
多个晶体管，在所述第三导电层的底表面之下，
其中所述第一通孔阵列及所述第二通孔阵列被配置成对所述多个晶体管中的至少一者的源极供应电源供应电压。
10.根据权利要求1所述的集成电路，还包括：
多个标准胞元，排列在所述第三导电层的底表面之下，
其中所述第一通孔阵列及所述第二通孔阵列被配置成对所述多个标准胞元供电。
11.根据权利要求1所述的集成电路，其中所述第一迹线之间的第一节距不同于所述第三迹线之间的第二节距。
12.一种集成电路，包括：
第一导电层，包括在第一横向方向上以第一迹线之间的第一节距彼此平行地延伸的所述第一迹线上的导电图案中的第一导电图案；
第二导电层，包括在第二横向方向上彼此平行地延伸的第二迹线上的导电图案中的第二导电图案及第三导电图案；
第三导电层，包括在所述第一横向方向上以第三迹线之间的第二节距彼此平行地延伸的所述第三迹线上的导电图案中的第四导电图案，其中所述第二节距不同于所述第一节距；
第一通孔阵列，包括第一通孔，所述第一通孔中的每一者连接到所述第一导电图案的顶表面以及连接到所述第二导电图案的底表面及所述第三导电图案的底表面中的至少一者；以及
第二通孔阵列，包括第二通孔，所述第二通孔中的每一者连接到所述第二导电图案的顶表面及所述第三导电图案的顶表面中的至少一者，且连接到所述第四导电图案的底表面，
其中所述第一通孔阵列的所述第一通孔位于所述第一迹线与所述第二迹线在平面图中的交叉处，
其中所述第二通孔阵列的所述第二通孔位于所述第二迹线与所述第三迹线在所述平面图中的交叉处。
13.根据权利要求12所述的集成电路，其中所述第二导电层还包括第五导电图案，所述第五导电图案对准所述第二迹线中位于所述第二导电图案与所述第三导电图案之间的一者，所述第五导电图案在所述第二横向方向上延伸且不与所述第二导电图案及所述第三导电图案耦合。
14.根据权利要求12所述的集成电路，其中所述第一导电层还包括第五导电图案，所述第五导电图案在所述第一横向方向上延伸，
其中所述第一通孔阵列还包括第三通孔，所述第三通孔中的每一者连接到所述第五导电图案的顶表面以及连接到所述第三导电图案及所述第二导电图案的底表面中的至少一者，所述第三通孔位于所述第一迹线与所述第二迹线在所述平面图中的交叉处。
15.根据权利要求12所述的集成电路，其中所述第三导电层还包括第五导电图案，所述第五导电图案在所述第一横向方向上延伸，
其中所述第二通孔阵列还包括第三通孔，所述第三通孔中的每一者连接到所述第三导电图案及所述第二导电图案的顶表面中的至少一者且连接到所述第五导电图案的底表面，所述第三通孔位于所述第二迹线与所述第三迹线在所述平面图中的交叉处。
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