KR102440365B1

KR102440365B1 - 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법

Info

Publication number: KR102440365B1
Application number: KR1020180032343A
Authority: KR
Inventors: 도정호
Original assignee: 삼성전자주식회사
Priority date: 2017-12-07
Filing date: 2018-03-20
Publication date: 2022-09-05
Also published as: KR20190067682A

Abstract

복수의 행들에 정렬된 복수의 표준 셀들을 포함하는 집적 회로는, 본 개시의 예시적 실시예에 따라, 도전층에서 제1 공급 전압이 인가되는 제1 도전 패턴들을 포함하는, 제1 행의 표준 셀들, 및 도전층에서 제1 공급 전압이 인가되는 제2 도전 패턴들을 포함하고, 제1 행에 인접한 제2 행의 표준 셀들을 포함할 수 있고, 제1 도전 패턴들 및 제2 도전 패턴들 사이 피치(pitch)는, 싱글 패터닝에 의한 피치보다 작을 수 있다.

Description

표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법{INTEGRATED CIRCUIT INCLUDING STANDARD CELL AND METHOD FOR MANUFACTURING THE SAME}

본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법에 관한 것이다.

반도체 공정이 미세화됨에 따라, 집적 회로에 포함되는 표준 셀의 크기도 감소할 수 있다. 설계 규칙(design rule)은 집적 회로의 레이아웃의 요건들을 정의할 수 있고, 표준 셀은 배치시 주변 구조들과의 설계 규칙을 만족하도록 마진을 포함할 수 있다. 표준 셀에 포함된 이와 같은 마진은 표준 셀의 크기가 감소하는 것을 제한할 수 있고, 결과적으로 집적 회로의 집적도 상승을 제한할 수 있다.

본 개시의 기술적 사상은 표준 셀을 포함하는 집적 회로에 관한 것으로서, 설계 규칙을 준수하면서도 공간 효율적인 표준 셀, 이를 구비하는 집적 회로 및 집적 회로를 제조하기 위한 방법을 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라 복수의 행들에 정렬된 복수의 표준 셀들을 포함하는 집적 회로는, 도전층에서 제1 공급 전압이 인가되는 제1 도전 패턴들을 포함하는, 제1 행의 표준 셀들, 및 도전층에서 제1 공급 전압이 인가되는 제2 도전 패턴들을 포함하고, 제1 행에 인접한 제2 행의 표준 셀들을 포함할 수 있고, 제1 도전 패턴들 및 제2 도전 패턴들 사이 피치(pitch)는, 싱글 패터닝에 의한 피치보다 작을 수 있다.

본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 상호 인접한 제1 표준 셀 및 제2 표준 셀, 및 제1 표준 셀 및 제2 표준 셀에 전력을 공급하기 위하여, 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 제1 파워 라인을 포함할 수 있고, 제1 및 제2 표준 셀은 제1 파워 라인과 전기적으로 연결되고 제1 표준 셀 및 제2 표준 셀의 제1 경계에 인접하게 배치된, 제1 도전 패턴 및 제2 도전 패턴을 각각 포함할 수 있고, 제1 도전 패턴 및 제2 도전 패턴 사이 피치(pitch)는 싱글 패터닝에 의한 피치보다 작을 수 있다.

본 개시의 기술적 사상의 일측면에 따라 복수의 행들에 따라 정렬된 복수의 표준 셀들을 포함하는 집적 회로를 제조하기 위한 방법은, 제1 마스크를 사용하여 도전층을 패터닝하는 단계, 및 제2 마스크를 사용하여 도전층을 패터닝하는 단계를 포함할 수 있고, 제1 마스크를 사용하여 도전층을 패터닝하는 단계는 제1 행의 표준 셀들에 포함되고 제1 공급 전압이 인가되는, 제1 도전 패턴들을 패터닝하는 단계를 포함할 수 있고, 제2 마스크를 사용하여 도전층을 패터닝하는 단계는 제1 행과 인접한 제2 행의 표준 셀들에 포함되고 제1 공급 전압이 인가되는, 제2 도전 패턴들을 패터닝하는 단계를 포함할 수 있고, 제1 도전 패턴들 및 제2 도전 패턴들 사이 피치(pitch)는 싱글 패터닝에 의한 피치보다 작을 수 있다.

본 개시의 기술적 사상의 일측면에 따라 집적 회로를 제조하기 위한 방법은, 셀 라이브러리 및 집적 회로를 정의하는 입력 데이터에 기초하여, 복수의 표준 셀들을 배치 및 라우팅하는 단계를 포함할 수 있고, 배치 및 라우팅하는 단계는, 제1 공급 전압이 인가되고 도전층에서 제1 마스크에 의해 패터닝되는 제1 도전 패턴들을 포함하는 제1 표준 셀들을 홀수 또는 짝수 행들에 배치하는 단계, 및 제1 공급 전압이 인가되고 도전층에서 제2 마스크에 의해 패터닝되는 제2 도전 패턴들을 포함하는 제2 표준 셀들을 짝수 또는 홀수 행들에 배치하는 단계를 포함할 수 있다.

본 개시의 예시적 실시예에 따른 집적 회로 및 이를 제조하기 위한 방법에 의하면, 설계 규칙을 준수하기 위한 감소된 마진을 가지는 표준 셀이 제공될 수 있다.

또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 이를 제조하기 위한 방법에 의하면, 표준 셀의 크기가 감소함으로써 집적 회로의 집적도가 향상될 수 있다.

또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 이를 제조하기 위한 방법에 의하면, 집적 회로의 제조에 필요한 단위 공정들의 수가 감소할 수 있고, 이에 따라 높은 집적도를 가지는 집적 회로의 생산성이 향상될 수 있다.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1a 및 도 1b는 동일한 기능을 제공하나 상이한 레이아웃을 가지는 표준 셀들을 나타내는 도면들이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예들에 따른 집적 회로의 예시들을 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 표준 셀들을 나타내는 도면이다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 5는 본 개시의 예시적 실시예에 따라 도 4의 단계 S40의 예시를 나타내는 순서도이다.
도 6은 본 개시의 예시적 실시예에 따라 도 4의 단계 S60 및 단계 S84의 예시를 나타내는 순서도이다.
도 7은 본 개시의 예시적 실시예에 따라 상호 인접한 표준 셀들의 파워 탭들의 예시들을 나타내는 도면이다.
도 8은 본 개시의 예시적 실시예에 따라 파워 탭들에 비아들을 배치하는 예시를 나타내는 도면이다.
도 9는 본 개시의 예시적 실시예에 따라 집적 회로 및 마킹 레이어를 나타내는 도면이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 집적 회로를 나타내는 도면이다.
도 11은 본 개시의 예시적 실시예에 따라 도 4의 단계 S40의 예시를 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따라 파워 탭들이 변형되는 예시를 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 도면이고, 도 14는 본 개시의 예시적 실시예에 따라 도 13의 방법에 따라 집적 회로의 레이아웃이 변형되는 예시를 나타내는 도면이다.
도 15는 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.
도 16은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 1a 및 도 1b는 동일한 기능을 제공하나 상이한 레이아웃을 가지는 표준 셀들을 나타내는 도면들이다. 구체적으로, 도 1a 및 도 1b의 제1 표준 셀들(C10a, C10b)은 입력 핀(input pin)들(A, B, C, D) 및 출력 핀(output pin)(Y)을 가지는 AOI22 셀들을 나타낸다. 본 명세서에서, 제1 방향 및 제2 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, 제1 방향 및 제2 방향으로 이루어진 평면은 수평면으로 지칭될 수 있다. 또한, 면적은 수평면에서의 면적을 지칭할 수 있고, 수평면에 수직한 방향은 수직 방향으로 지칭될 수 있다. 이하에서, 도 1a 및 도 1b에 대한 설명 중 중복되는 내용은 생략될 것이다.

표준 셀은 집적 회로에 포함되는 레이아웃의 단위로서, 집적 회로는 다수의 다양한 표준 셀들을 포함할 수 있다. 표준 셀들은 미리 정해진 규칙을 준수하는 구조, 예컨대 도 1a 및 도 1b에 도시된 바와 같이, 일정한 높이(즉, 제1 방향의 길이)를 가질 수 있다. 또한, 표준 셀은 제1 방향으로 연장되는 적어도 하나의 게이트 라인 및 제2 방향으로 연장되는 적어도 하나의 활성 영역을 포함할 수 있고, 게이트 라인 및 활성 영역은 트랜지스터를 형성할 수 있다. 비록 도 1a 및 도 1b에 도시되지 아니하였으나, 표준 셀은 활성 영역 상에서 제2 방향으로 연장되는 적어도 하나의 핀(fin)을 포함할 수 있고, 핀(fin)은 게이트 라인과 함께 핀펫(Fin Field Effect Transistor; FinFET)을 형성할 수 있다. 활성 영역 및 게이트 라인은 컨택 및/또는 비아를 통해서 도전층(예컨대, M1 층)의 패턴과 전기적으로 연결될 수 있다. 일부 실시예들에서, 활성 영역은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있고, 도전 영역, 예컨대 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다. 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 게이트 라인은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.

도 1a를 참조하면, 제1 표준 셀(C10a)은 M1 층에 형성된 입력 핀들(A, B, C, D), 출력 핀(Y) 및 파워 탭(power tap)들(P10a, P20a)을 포함할 수 있다. 집적 회로는 비아 및/또는 도전층(예컨대, M1 층, M2 층 등)의 도전 패턴을 포함하는 상호연결들을 포함할 수 있고, 제1 표준 셀(C10a)의 입력 핀들(A, B, C, D)은 상호연결들을 통해서 다른 표준 셀의 출력 핀과 전기적으로 연결될 수 있는 한편, 제1 표준 셀(C10a)의 출력 핀(Y) 역시 상호연결을 통해서 다른 표준 셀의 입력 핀에 연결될 수 있다.

도 1a에 도시된 바와 같이, M1 층은 입력 핀들(A, B, C, D) 및 출력 핀(Y)을 위한 패턴들뿐만 아니라 제1 표준 셀(C10a)의 내부 신호들을 위한 패턴들을 포함할 수 있다. M1 층은, 예컨대 금속층과 같은 도전층으로서, M1 층에 형성된 패턴들은 컨택 및/또는 비아를 통해서 활성 영역이나 게이트 라인과 전기적으로 연결될 수 있다. 일부 실시예들에서, M1 층의 패턴들은 더블-패터닝 또는 멀티-패터닝에 의해서 형성될 수 있고, 멀티-패터닝은 싱글-패터닝보다 패턴들 사이 감소된 피치(pitch)를 제공할 수 있다. 예를 들면, M1 층의 패턴들은 멀티-패터닝에 따라 2이상의 마스크들을 사용하여 패터닝될 수 있고, 이에 따라 싱글-패터닝에 의한 피치(pitch)보다 작은 피치를 가지도록 형성될 수 있다. 예를 들면, 싱글-패터닝에 의한 피치는 약 80 nm 및 약 100 nm 사이일 수 있고, 멀티-패터닝에서 상이한 마스크들에 의한 피치는 약 40 nm 및 약 70 nm 사이일 수 있다. 멀티-패터닝에서 패턴이 복수의 마스크들 중 하나로 패터닝되도록. 패턴을 하나의 마스크에 대응시키는 것은 패턴의 컬러링(coloring)으로 지칭될 수 있다.

도 1a에서 "★"로서 도시된 바와 같이, 제1 표준 셀(C10a)은 M2 층의 도전 패턴과 전기적으로 연결하기 위한 비아가 입력 핀들(A, B, C, D) 및 출력 핀(Y) 상에 배치될 수 있는 후보 지점들을 제공할 수 있다. 예를 들면, M2 층의 도전 패턴들은 제2 방향으로 상호 평행하게 연장될 수 있고, 제1 표준 셀(C10a)은 이러한 M2 층의 도전 패턴들과 수직 방향으로 중첩되는 위치들에서, M2 층의 도전 패턴들과 전기적으로 연결하기 위한 비아가 배치될 수 있는 후보 지점들을 제공할 수 있다.

입력 핀 및 출력 핀이 제공하는 후보 지점들의 수가 상대적으로 많은 경우 상호연결들의 자유도가 상승할 수 있는 한편, 후보 지점들의 수가 상대적으로 적은 경우 라우팅 혼잡이 발생할 수 있다. 예를 들면 도 1에 도시된 바와 같이, 제2 방향으로 상호 인접한 입력 핀들(A, B, C, D)이 2개의 후보 지점들을 각각 제공하는 경우, 입력 핀들(A, B, C, D)을 M2 층의 도전 패턴들로서 라우팅하는 것이 용이하지 아니할 수 있다. 이에 따라, 입력 핀들(A, B, C, D)이 보다 많은 후보 지점들을 제공하도록, 제1 표준 셀(C10a)은 제1 방향으로 연장될 수 있고, 이에 따라 제1 표준 셀(C10a)은 도 1a에 도시된 면적보다 더 큰 면적을 가질 것이 요구될 수 있다.

제1 표준 셀(C10a)에 전력을 공급하기 위하여, 제1 표준 셀(C10a)은 전원 전압이 인가되는 파워 탭들(P10a, P20a)을 포함할 수 있다. 본 명세서에서 파워 탭은, 도전층(예컨대, M1 층)에 형성되고 전원 전압이 인가되는 도전 패턴을 지칭할 수 있다. 예를 들면, 제1 표준 셀(C10a)은 양의 공급 전압이 인가되는 제1 파워 탭(P10a) 및 음의 공급 전압(또는 접지 전압)이 인가되는 제2 파워 탭(P20a)을 포함할 수 있다. 제1 파워 탭(P10a)은 제1 도전 패턴들(P11a, P12a)을 포함할 수 있고, 제2 파워 탭(P20a)은 제2 도전 패턴으로 지칭될 수 있다. 집적 회로는 제1 방향으로 대향하는 제1 표준 셀(C10a)의 경계들과 수직 방향으로 중첩되는 파워 레일들을 포함할 수 있고, 제1 표준 셀(C10a)의 파워 탭들(P10a, P20a)은 파워 레일들과 각각 전기적으로 연결될 수 있다. 예를 들면, 파워 레일은, 제2 방향으로 상호 평행하게 연장되고 양의 공급 전압 또는 음의 공급 전압을 표준 셀들의 파워 탭들에 제공하는 M2 층의 도전 패턴들을 할 수 있고, 이러한 M2 층의 도전 패턴들은 파워 라인들로서 지칭될 수 있다. 일부 실시예들에서, 양의 공급 전압을 제공하는 파워 라인들 및 음의 공급 전압을 제공하는 파워 라인들은 교번적으로 배치될 수 있다.

도 1a에 도시된 바와 같이, 제1 파워 탭(P10a) 및 제2 파워 탭(P20a)은 제1 방향으로 대향하는 제1 표준 셀(C10a)의 경계들로부터 일정한 거리(S1a)만큼 각각 이격될 수 있다. 예를 들면, 설계 규칙(design rule)은 M1 층에서 상호 인접한 도전 패턴들 사이 최소 거리를 규정할 수 있고, 제1 파워 탭(P10a) 및 제2 파워 탭(P20a)은, 제1 표준 셀(C10a)과 제1 방향으로 인접하게 배치되는 다른 표준 셀들에 포함된 M1 층의 파워 탭들을 고려하여 제1 표준 셀(C10a)의 제1 방향으로 대향하는 경계들로부터 일정한 거리(S1a)만큼 이격될 수 있다. 예를 들면, 도 1a의 거리(S1a)는 싱글-패터닝에 의한 패턴들 사이 최소 거리의 절반과 일치할 수 있다.

도 1b를 참조하면, 제1 표준 셀(C10b)은, 도 1a의 제1 표준 셀(C10a)과 유사하게, M1 층에 형성된 입력 핀들(A, B, C, D), 출력 핀(Y) 및 파워 탭들(P10b, P20b)을 포함할 수 있다. 도 1a의 제1 표준 셀(C10a)과 비교할 때, 도 1b의 제1 표준 셀(C10b)은 제1 표준 셀(C10b)의 경계에 보다 인접하게 배치된 파워 탭들(P10b, P20b)을 포함할 수 있다. 예를 들면, 도 1b에 도시된 바와 같이, 양의 공급 전압이 인가되는 제1 파워 탭(P10b) 및 음의 공급 전압이 인가되는 제2 파워 탭(P20b)은 제1 표준 셀(C10b)의 경계로부터 거리(S1b)만큼 각각 이격될 수 있고, 도 1b의 거리(S1b)는 도 1a의 거리(S1a)보다 작을 수 있다. 이를 위하여, 제1 파워 탭(P10b)에 포함된 제1 도전 패턴들(P11b, P12b) 및 제2 파워 탭(P20b)에 포함된 제2 도전 패턴들(P21b, P22b)은 제1 표준 셀(10b)에 인접한 표준 셀의 파워 탭들 상이한 마스크에 의해서 패터닝될 수 있다. 예를 들면, 도 1b의 거리(S1b)는 멀티-패터닝에서 상이한 마스크들에 의해서 패터닝되는 패턴들 사이 최소 거리의 절반과 일치할 수 있다.

제1 표준 셀(C10b)에서 제1 파워 탭(P10b) 및 제2 파워 탭(P20b)이 제1 표준 셀(C10b)의 경계에 보다 인접하게 배치됨에 따라, 제1 표준 셀(C10b)의 내부에서 M1 층을 패터닝하기 위한 면적이 도 1a의 제1 표준 셀(C10a)보다 더 확보될 수 있다. 이에 따라, 도 1b에서 "★"로서 도시된 바와 같이, 도 1b의 제1 표준 셀(C10b)은 도 1a의 제1 표준 셀(C10a)보다 많은 후보 지점들을 제공할 수 있다. 예를 들면, 4개의 입력 핀들(A, B, C, D) 중 2개의 입력 핀들(C, D)은 각각 3개의 후보 지점들을 가질 수 있고, 출력 핀(Y)은 6개의 후보 지점들을 가질 수 있다. 이에 따라, 도 1b의 제1 표준 셀(C10b)은 제1 방향으로 연장되지 아니하면서도 라우팅 혼잡을 해소할 수 있다.

도 2a 및 도 2b는 본 개시의 예시적 실시예들에 따른 집적 회로의 예시들을 나타낸다. 구체적으로, 도 2a 및 도 2b는 복수의 표준 셀들을 포함하는 집적 회로들(20a, 20b)의 일부로서 파워 탭의 도전 패턴들을 도시한다. 도 1a 및 도 1b를 참조하여 전술된 바와 같이, 집적 회로들(20a, 20b)의 표준 셀들은 인접한 다른 표준 셀의 파워 탭과 상이한 마스크에 대응하는 파워 탭을 포함할 수 있고, 이에 따라 라우팅 혼잡을 유발하지 아니하면서도 작은 면적을 가질 수 있다. 이하에서, 도 2a 및 도 2b에 대한 설명 중 중복되는 내용은 생략될 것이다.

도 2a를 참조하면, 집적 회로(20a)에서 복수의 표준 셀들은 제2 방향으로 상호 평행하게 연장되는 복수의 행들(R1, R2, R3)에 따라 정렬될 수 있다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 홀수 행에 포함되는 표준 셀들의 파워 탭은 M1 층에서 제1 마스크에 의해서 패터닝되는 도전 패턴들(M1_E1)을 포함할 수 있고, 짝수 행에 포함되는 표준 셀들의 파워 탭은 M1 층에서 제2 마스크에 의해서 패터닝되는 도전 패턴들(M1_E2)을 포함할 수 있다. 예를 들면, 제1 행(R1)의 제1 표준 셀(C21a) 및 제4 표준 셀(C24a)과 제3 행(R3)의 제3 표준 셀(C23a)은 제1 마스크에 의해서 패터닝되는 도전 패턴들(M1_E1)을 파워 탭으로서 포함할 수 있는 한편, 제2 행(R2)의 제2 표준 셀(C22a)은 제2 마스크에 의해서 패터닝되는 도전 패턴들(M1_E2)을 파워 탭으로서 포함할 수 있다. 이에 따라, 제1 방향으로 상호 인접한 표준 셀들에 각각 포함된 파워 탭들의 도전 패턴들 사이 피치는 싱글 패터닝에 의한 피치보다 작을 수 있고, 표준 셀들 각각에서 M1 층의 라우팅을 위한 면적이 증가할 수 있다. 일부 실시예들에서, 도 2a에 도시된 바와 상이하게, 홀수 행에 포함되는 표준 셀들의 파워 탭이 M1 층에서 제2 마스크에 의해서 패터닝되는 도전 패턴들(M1_E2)을 포함할 수 있고, 짝수 행에 포함되는 표준 셀들의 파워 탭이 M1 층에서 제1 마스크에 의해서 패터닝되는 도전 패턴들(M1_E1)을 포함할 수도 있다.

일부 실시예들에서, 제1 방향으로 상호 인접한 표준 셀들의 파워 탭들은 표준 셀의 경계로부터 동일한 거리만큼 이격될 수 있다. 예를 들면, 제1 행(R1)의 제1 표준 셀(C21a) 및 제2 행(R2)의 제2 표준 셀(C22a)에서, 상호 인접한 파워 탭들은 제1 행(R1) 및 제2 행(R2)의 경계로부터 동일한 거리만큼 각각 이격될 수 있다. 일부 실시예들에서, 제1 방향으로 상호 인접한 표준 셀들의 파워 탭들은 제2 방향으로 연장되는 하나의 파워 레일에 전기적으로 연결될 수 있고, 이에 따라 동일한 전원 전압이 인가될 수 있다. 예를 들면, 제1 행(R1) 및 제2 행(R2)의 경계에 인접한 파워 탭들에는, 제1 행(R1) 및 제2 행(R2)의 경계와 수직 방향으로 중첩되고 제2 방향으로 연장되는 파워 레일로부터 음의 공급 전압이 인가될 수 있는 한편, 제2 행(R2) 및 제3 행(R3)이 경계에 인접한 파워 탭들에는, 제2 행(R2) 및 제3 행(R3)의 경계와 수직 방향으로 중첩되고 제2 방향으로 연장되는 파워 레일로부터 양의 공급 전압이 인가될 수 있다.

도 2b를 참조하면, 집적 회로(20b)에서 복수의 표준 셀들은 제2 방향으로 상호 평행하게 연장되는 복수의 행들(R1, R2, R3)에 따라 정렬될 수 있고, 복수의 표준 셀들 각각은 상이한 마스크들에 각각 대응하는, 파워 탭의 도전 패턴들을 포함할 수 있다. 예를 들면, 제1 내지 제4 표준 셀(C21b, C22b, C23b, C24b)은 일측에서 제1 마스크에 의해서 패터닝되는 파워 탭의 도전 패턴들(M1_E1)을 포함할 수 있고, 다른 측에서 제2 마스크에 의해서 패터닝되는 파워 탭의 도전 패턴들(M1_E2)을 포함할 수 있다. 이에 따라, 상호 인접한 표준 셀들에 각각 포함된 파워 탭들의 도전 패턴들 사이 피치는 싱글 패터닝에 의한 피치보다 작을 수 있고, 표준 셀들 각각에서 M1 층의 라우팅을 위한 면적이 증가할 수 있다. 비록 도 2a 및 도 2b에서 파워 탭의 도전 패턴은 2개의 마스크들을 사용하여 패터닝되는 예시들이 도시되었으나, 3개 이상의 마스크들을 사용하는 멀티-패터닝에서도 상호 인접한 파워 탭들에 상이한 마스크들이 대응되도록, 본 개시의 예시적 실시예들이 적용될 수 있는 점은 이해될 것이다.

도 3은 본 개시의 예시적 실시예에 따른 표준 셀들을 나타내는 도면이다. 구체적으로, 도 3은 도 2a의 집적 회로(20a)가 포함하는 표준 셀의 예시들을 나타낸다. 도 2a를 참조하여 전술된 바와 같이, 도 2a의 집적 회로(20a)에서 홀수 행에 포함되는 표준 셀들의 파워 탭은 M1 층에서 제1 마스크에 의해서 패터닝되는 도전 패턴들(M1_E1)을 포함할 수 있고, 짝수 행에 포함되는 표준 셀들의 파워 탭은 M1 층에서 제2 마스크에 의해서 패터닝되는 도전 패턴들(M1_E2)을 포함할 수 있다. 제1 표준 셀(C31) 및 제2 표준 셀(C32)은 입력 핀(A) 및 출력 핀(Y)을 포함하는 인버터로서 동일한 기능을 제공할 수 있고, 동일한 구조를 가질 수 있다. 이하에서 도 3은 도 2a를 참조하여 설명될 것이다.

도 3을 참조하면, 제1 표준 셀(C31)의 파워 탭들은 제1 마스크에 의해서 패터닝되는 M1 층의 도전 패턴들(P31_1, P31_2)을 포함할 수 있는 한편, 제2 표준 셀(C32)의 파워 탭들은 제2 마스크에 의해서 패터닝되는 M1 층의 도전 패턴들(P32_1, P32_2)을 포함할 수 있다. 이에 따라, 제1 표준 셀(C31)은 집적 회로(20a)의 홀수 행에 배치될 수 있는 한편, 제2 표준 셀(C32)은 집적 회로(20b)의 짝수 행에 배치될 수 있다. 도 4를 참조하여 후술되는 바와 같이, 집적 회로(20a)를 정의하는 네트리스트로부터 집적 회로(20a)의 레이아웃을 정의하는 레이아웃 데이터를 생성하는 과정에서, 인버터로서 제1 표준 셀(C31) 및 제2 표준 셀(C32) 중 어느 표준 셀이 배치되는지 여부가 결정될 수 있다. 이와 같이, 집적 회로의 레이아웃에서 표준 셀의 파워 탭에 포함된 도전 패턴들을 복수의 마스크들 중 하나에 각각 대응시키는 것은 표준 셀의 컬러링으로 지칭될 수 있다.

도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다. 일부 실시예들에서, 도 4에 도시된 단계들(S20, S40, S60, S80) 중 적어도 일부는 컴퓨팅 시스템(예컨대, 도 15의 150)에서 수행될 수 있다.

단계 S20에서, 셀 라이브러리(D12)를 참조하여 RTL 데이터(D11)로부터 네트리스트를 생성하는 논리 합성이 수행될 수 있다. RTL 데이터(D11)는 집적 회로의 기능을 정의할 수 있고, 비제한적인 예시로서 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성될 수 있다. 셀 라이브러리(D12)는 표준 셀들의 기능 및 속성 등을 정의할 수 있다. 반도체 설계 툴(예컨대, 논리 합성 툴)은 셀 라이브러리(D12)를 참조하여 RTL 데이터(D11)로부터 논리 합성을 수행함으로써, 집적 회로를 정의하는, 즉 복수의 표준 셀들 및 표준 셀들 사이 연결관계를 정의하는 비트스트림(bitstream) 또는 네트리스트를 포함하는, 네트리스트 데이터(D13)를 생성할 수 있다.

단계 S40에서, 셀 라이브러리(D12)를 참조하여 네트리스트 데이터(D13)로부터 레이아웃 데이터(D14)를 생성하는 배치 및 라우팅(Place & Routing; P&R)이 수행될 수 있다. 셀 라이브러리(D12)는 동일한 기능 및 구조를 가지나 상이한 마스크들에 대응되는 파워 탭을 가지는 표준 셀들(예컨대, 도 3의 C31, C32)의 레이아웃들을 정의할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 셀 라이브러리(D12)는 제1 마스크에 의해서 패터닝되는 파워 탭을 포함하는 표준 셀들의 레이아웃들을 정의하는 제1 그룹(E1) 및 제2 마스크에 의해서 패터닝되는 파워 탭을 포함하는 표준 셀들의 레이아웃들을 정의하는 제2 그룹(E2)을 포함할 수 있다. 제1 그룹(E1)에 의해서 정의되는 표준 셀들 및 제2 그룹(E2)에 의해서 정의되는 표준 셀들은, 상호 동일한 기능 및 구조를 가질 수 있다. 예를 들면, 도 3의 제1 표준 셀(C31)의 레이아웃은 제1 그룹(E1)에 의해서 정의될 수 있는 한편, 도 3의 제2 표준 셀(C32)의 레이아웃은 제2 그룹(E2)에 의해서 정의될 수 있다.

반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 셀 라이브러리(D12)를 참조하여 복수의 표준 셀들을 배치할 수 있고, 배치된 복수의 표준 셀들의 입력 핀들, 출력 핀들 및 파워 탭들을 라우팅할 수 있다. 도 2a를 참조하여 전술된 바와 같이, 제1 그룹(E1)에 의해서 정의된 표준 셀들은 홀수 행들에 배치될 수 있는 한편, 제2 그룹(E2)에 의해서 정의된 표준 셀들은 짝수 행들에 배치될 수 있다. 즉, 단계 S40은 표준 셀의 컬러링 동작을 포함할 수 있다. 레이아웃 데이터(D14)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 집적 회로의 레이아웃에 대한 정보, 즉 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다. 단계 S40에 대한 예시는 도 5를 참조하여 후술될 것이다.

단계 S60에서, 마스크를 제작(making)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D14)에 OPC(Optical Proximity Correction)를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다. 일부 실시예들에서, 도 6을 참조하여 후술되는 바와 같이, M1 층을 패터닝하기 위한 제1 마스크 및 제2 마스크가 제작될 수 있다.

단계 S80에서, 집적 회로를 형성하는 동작이 수행될 수 있다. 예를 들면, 단계 S60에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 도 12에 도시된 바와 같이, 단계 S80은 단계 S82 및 단계 S84를 포함할 수 있다.

단계 S82에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.

단계 S84에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 일부 실시예들에서 단계 S84는, 도 6을 참조하여 후술되는 바와 같이, 표준 셀들의 파워 탭을 패터닝하는 단계를 포함할 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.

도 5는 본 개시의 예시적 실시예에 따라 도 4의 단계 S40의 예시를 나타내는 순서도이다. 구체적으로, 도 4는 집적 회로의 레이아웃에서 표준 셀들을 배치하는 방법을 나타내고, 도 5에 도시된 바와 같이 단계 S40'은 단계 S42 및 단계 S44를 포함할 수 있다. 도 4를 참조하여 전술된 바와 같이, 도 5의 단계 S40'에서 배치 및 라우팅(P&R)이 수행될 수 있고, 이하에서 도 5는 도 4를 참조하여 설명될 것이다.

단계 S42에서, 제1 그룹(E1)의 표준 셀들을 홀수 행들에 배치하는 동작이 수행될 수 있다. 도 4를 참조하여 전술된 바와 같이, 제1 그룹(E1)은 제1 마스크에 의해서 패터닝되는 파워 탭을 포함하는 표준 셀들의 레이아웃들을 정의할 수 있고, 제1 그룹(E1)의 표준 셀들은 홀수 행들에 배치될 수 있다.

단계 S44에서, 제2 그룹(E2)의 표준 셀들을 짝수 행들에 배치하는 동작이 수행될 수 있다. 도 4를 참조하여 전술된 바와 같이, 제2 그룹(E2)은 제2 마스크에 의해서 패터닝되는 파워 탭을 포함하는 표준 셀들의 레이아웃들을 정의할 수 있고, 제2 그룹(E2)의 표준 셀들은 짝수 행들에 배치될 수 있다.

일부 실시예들에서, 도 5에 도시된 바와 상이하게, 단계 S42에서 제1 그룹(E1)의 표준 셀들을 짝수 행들에 배치하는 동작이 수행될 수 있고, 후속하여 단계 S44에서 제2 그룹(E2)의 표준 셀들을 홀수 행들에 배치하는 동작이 수행될 수도 있다.

도 6은 본 개시의 예시적 실시예에 따라 도 4의 단계 S60 및 단계 S84의 예시를 나타내는 순서도이다. 도 4를 참조하여 전술된 바와 같이, 도 6의 단계 S60'에서 마스크를 제작하는 동작이 수행될 수 있고, 단계 S84에서 BEOL 공정이 수행될 수 있다. 도 6에 도시된 바와 같이, 단계 S60'은 단계 S62를 포함할 수 있고, 단계 S84'는 단계 S84_2 및 단계 S84_4를 포함할 수 있다.

단계 S62에서, 레이아웃 데이터(D14)에 기초하여 제1 마스크 및 제2 마스크를 제작하는 동작이 수행될 수 있다. 제1 마스크 및 제2 마스크는 M1 층을 멀티-패터닝하는데 사용될 수 있고, 제1 마스크에 의해서 패터닝된 도전 패턴 및 제2 마스크에 의해서 패터닝된 도전 패턴은, 단일 마스크에 의해서 패터닝된 도전 패턴들 사이 피치 보다 작은 피치를 가질 수 있다. 도 4를 참조하여 전술된 바와 같이, 레이아웃 데이터(D14)는 집적 회로의 레이아웃을 정의할 수 있고, M1 층의 도전 패턴들이 대응하는 마스크에 대한 정보를 포함할 수 있다. 예를 들면, 레이아웃 데이터(D14)는 제1 마스크에 대응하는 파워 탭들의 형상들 및 제2 마스크에 대응하는 파워 탭들의 형상들을 정의할 수 있고, 제1 마스크 및 제2 마스크는 레이아웃 데이터(D14)에 기초하여 제작될 수 있다. 그 다음에 단계 S82'에서 FEOL 공정이 수행될 수 있고, 후속하여 S84'에서 BEOL 공정이 수행될 수 있다.

단계 S84_2에서, 제1 마스크를 사용하여 도전층을 패터닝하는 동작이 수행될 수 있다. 예를 들면, 도 2a의 집적 회로(20a)를 제조하기 위하여, 홀수 행들에 배치된 표준 셀들의 파워 탭들은 제1 마스크를 사용하여 패터닝될 수 있다.

단계 S84_4에서, 제2 마스크를 사용하여 도전층을 패터닝하는 동작이 수행될 수 있다. 예를 들면, 도 2a의 집적 회로(20a)를 제조하기 위하여, 짝수 행들에 배치된 표준 셀들의 파워 탭들은 제2 마스크를 사용하여 패터닝될 수 있다. 일부 실시예들에서, 도 6에 도시된 바와 상이하게, 도전층은 제2 마스크를 사용하여 패터닝된 후 제1 마스크를 사용하여 패터닝될 수도 있다.

도 7은 본 개시의 예시적 실시예에 따라 상호 인접한 표준 셀들의 파워 탭들의 예시들을 나타내는 도면이다. 구체적으로, 도 7의 (a)는 도전층으로서 M1 층에서 멀티-패터닝에 의한 피치(P_M12)를 나타내고, 도 7의 (b)는 싱글-패터닝에 의한 피치(P_M11)를 나타내며, 도 7의 (c)는 도전층 상에 배치되는 비아들 사이의 피치(P_V11)를 나타낸다.

도 7의 (a)에 도시된 바와 같이, 제1 방향으로 상호 인접한 표준 셀들의 파워 탭들은 상이한 마스크들에 의해서 패터닝될 수 있다. 이에 따라, 파워 탭들의 피치(P_M12)는 싱글-패터닝에 의한 피치(P_M11)보다 작을 수 있다.

도 7의 (c)를 참조하면, 설계 규칙은 도전층의 패턴들 사이 최소 간격뿐만 아니라 도전층 상에 배치되는 비아들 사이 최소 간격을 정의할 수 있다. 일부 실시예들에서, 비아들 사이 최소 간격은 싱글-패터닝에 의한 패턴들 사이 간격 이상일 수 있다(즉, P_V11 ≥ P_M11). 이에 따라, 도 7의 (c)에 도시된 바와 같이, 상호 인접한 파워 탭들에서 비아가 제1 방향으로 정렬되어 배치되는 경우, 파워 탭들 사이 피치는, 멀티-패터닝에 의한 피치(P_M12)는 물론 싱글-패터닝에 의한 피치(P_M11)보다 큰, 비아들 사이 피치(P_V11)에 의해서 결정될 수 있다. 이하에서 본 개시의 예시적 실시예들에 따라 도 8 등을 참조하여 도전층에서 멀티-패터닝에 의한 피치(P_M12)를 유지하면서도 비아들을 배치하기 위한 구조 및 방법들에 설명될 것이다.

도 8은 본 개시의 예시적 실시예에 따라 파워 탭들에 비아들을 배치하는 예시를 나타내는 도면이다. 구체적으로, 도 8의 좌측은 비아가 배치되기 전의 파워 탭들(P81, P82) 및 마킹 레이어를 나타내고, 도 8의 우측은 파워 탭들(P81, P82) 및 파워 탭들(P81, P82) 상에 배치된 비아들(V81, V82)을 나타낸다. 도 8에 도시된 바와 같이, 제1 방향으로 인접한 표준 셀들의 파워 탭들(P81, P82)은 상이한 마스크들에 의해서 각각 패터닝될 수 있고, 이에 따라 멀티-패터닝에 의한 피치(P_M12)를 가질 수 있다.

일부 실시예들에서, 파워 탭은, 제2 방향으로 일정한 길이(L_M) 이상을 가지고 셀 경계에 인접한, 외측 부분을 포함할 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 제1 파워 탭(P81)은, 제2 방향으로 길이(L_M) 이상의 길이를 가지고 셀 경계에 인접한 외측 부분(SEC12) 및 내측 부분(SEC11)을 포함할 수 있다. 유사하게, 제2 파워 탭(P82) 역시 제2 방향으로 길이(L_M) 이상의 길이를 가지고 셀 경계에 인접한, 외측 부분(SEC22) 및 내측 부분(SEC21)을 포함할 수 있다. 비록 도 8에서 제1 파워 탭(P81)의 외측 부분(SEC12) 및 제2 파워 탭(P82)의 외측 부분(SEC22)은 동일하게 제2 방향의 최소 길이(L_M)를 가지는 것으로 도시되었으나, 일부 실시예들에서, 도 9 등에 도시된 바와 같이, 상호 인접한 파워 탭들은 제2 방향으로 상이한 길이들을 가질 수도 있는 점이 유의된다.

도 8의 좌측에서 "+"로 도시된 바와 같이, 파워 탭의 외측 부분 상에서 비아가 배치될 수 있는 지점을 나타내는 마킹 레이어(제1 마킹 레이어로서 지칭될 수 있다)가 존재할 수 있다. 마킹 레이어는 가상의 레이어로서 표준 셀들을 배치하고 라우팅함으로써 집적 회로의 레이아웃을 결정하는데 필요한 가이드를 제공할 수 있다. 예컨대 도 4를 참조하면, 셀 라이브러리(D12)는 표준 셀들의 파워 탭에서 비아가 배치될 수 있는 지점을 나타내는 마킹 레이어를 정의할 수 있고, 단계 S40에서 배치 및 라우팅 수행시 셀 라이브러리(D12)의 마킹 레이어에 따라 파워 탭 상에 비아가 배치될 수 있다. 도 8에 도시된 바와 같이, 마킹 레이어는 제2 방향으로 거리(P_P)만큼 이격된 지점들을 정의할 수 있고, 파워 탭의 외측 부분은 제2 방향으로 적어도 2개의 지점들과 수직 방향으로 중첩될 수 있다. 예를 들면, 도 8의 좌측에 도시된 바와 같이, 제1 파워 탭(P81)의 외측 부분(SEC12)은 거리(P_P)만큼 상호 이격된 2개의 지점들을 포함할 수 있고, 외측 부분(SEC12)의 제2 방향의 최소 길이(L_M)는 2개의 지점들 각각에 비아가 배치 가능한 길이로 정의될 수 있다. 또한, 일부 실시예들에서 파워 탭들에서 마킹 레이어에 의해서 정의되는 지점들은 제1 방향으로 정렬될 수 있다. 예를 들면, 도 8의 좌측에 도시된 바와 같이, 제1 파워 탭(P81)의 외측 부분(SEC12)에 포함된 2개의 지점들은 제2 파워 탭(P82)의 외측 부분(SEC22)에 포함된 2개의 지점들과 제1 방향으로 각각 정렬될 수 있다.

일부 실시예들에서, 비아들은 상호 인접한 파워 탭들(P81, P82)에서 제1 방향으로 정렬되지 아니하도록 배치될 수 있다. 예를 들면, 도 8의 우측에 도시된 바와 같이, 제1 비아(V81)는 제1 파워 탭(P81)의 외측 부분(SEC12)과 중첩되는 2개의 지점들 중 좌측 지점에 배치될 수 있는 한편, 제2 비아(V82)는 제2 파워 탭(P82)의 외측 부분(SEC22)과 중첩되는 2개의 지점들 중 우측 지점에 배치될 수 있다. 이에 따라, 제1 비아(V81) 및 제2 비아(V82) 사이 피치(P_V)가 확보될 수 있고, 피치(P_V)가 설계 규칙에 따른 비아들 사이 피치, 즉 도 7의 피치(P_V11)보다 큰 경우, 제1 비아(V81) 및 제2 비아(V82)는 설계 규칙을 준수할 수 있다.

일부 실시예들에서, 마킹 레이어에 의해서 정의되는 지점들 사이의 제2 방향의 거리(P_P)는, 상이한 표준 셀들의 파워 탭들 상에서 비아들이 제1 방향으로 정렬되지 아니할 때 설계 규칙을 준수하도록 결정될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, M1 층에서 멀티-패터닝에 의한 최소 피치(P_M12) 및 비아들 사이 최소 피치(P_V11)가 설계 규칙에 의해서 규정될 때, 마킹 레이어에 의해서 정의되는 거리(P_P)는 아래 [수학식 1]과 같이 정의될 수 있다.

파워 탭은 [수학식 1]을 만족하는 거리(P_P)만큼 이격된 지점들에서 비아가 배치 가능하도록 거리(P_P)보다 큰 최소 길이(L_M) 이상을 가지는 외측 부분(예컨대, SEC12, SEC22)을 포함할 수 있다. 외측 부분과 연결된 파워 탭의 내측 부분(예컨대, SEC11, SEC21)은 제1 방향으로 연장될 수 있고, 컨택을 통해서 표준 셀의 활성 영역이나 게이트 라인 등과 전기적으로 연결될 수 있다.

일부 실시예들에서, 설계 규칙에 의해서 정의되는 비아들 사이 피치(P_V11)는, 싱글-패터닝에 의해서 비아들을 형성할 때 요구되는 피치에 대응할 수 있다. 이 경우, 마킹 레이어에 의해서 정의된 지점들이 [수학식 1]을 만족하도록 위치하고 비아들이 제1 방향으로 정렬되지 아니하도록 배치되는 경우, 배치된 비아들은 싱글-패터닝에 의해서 형성될 수 있다. 이에 따라, 파워 탭들 상에 배치되는 비아들은 싱글-패터닝에 의해서 형성될 수 있고, 결과적으로 집적 회로를 제조하는데 소비되는 비용 및 시간을 감소시킬 수 있다.

도 9는 본 개시의 예시적 실시예에 따라 집적 회로 및 마킹 레이어를 나타내는 도면이다. 구체적으로, 도 9는 집적 회로(90)에 포함된 제1 표준 셀(C91) 및 제2 표준 셀(C92)의 경계 및 파워 탭들(P91, P92)에서 비아들이 배치될 수 있는 지점들을 정의하는 마킹 레이어를 도시한다. 도 8을 참조하여 전술된 바와 같이, 제1 방향으로 상호 인접한 제1 표준 셀(C91) 및 제2 표준 셀(C92)의 파워 탭들(P91, P92)은 상이한 마스크들에 각각 대응할 수 있고, 마킹 레이어는 도 9에서 "+"로 표시된 바와 같이 파워 탭들 상에서 비아가 배치 가능한 지점들을 정의할 수 있다.

도 9를 참조하면, 제1 표준 셀(C91)의 제1 파워 탭(P91)은 제1 마스크에 의해서 패터닝되는 도전 패턴들(P91_1, P91_2)을 포함할 수 있는 한편, 제2 표준 셀(C92)의 제2 파워 탭(P92)은 제2 마스크에 의해서 패터닝되는 도전 패턴들(P92_1, P92_2)을 포함할 수 있다. 이에 따라, 제1 파워 탭(P91) 및 제2 파워 탭(P92)은 멀티-패터닝에 의한 피치를 가질 수 있다. 도 9에 도시된 바와 같이, 마킹 레이어는 제1 파워 탭(P91) 및 제2 파워 탭(P92) 상에서 비아가 배치 가능한 지점들을 정의할 수 있다. 제1 파워 탭(P91)의 도전 패턴들(P91_1, P91_2) 및 제2 파워 탭(P92)의 도전 패턴들(P92_1, P92_2) 각각은, 마킹 레이어에 의해서 정의된 적어도 2개의 지점들과 중첩될 수 있다.

도 8을 참조하여 전술된 바와 같이, 마킹 레이어에 의해서 정의된 지점들은 제1 방향으로 정렬될 수 있는 한편, 비아들은 마킹 레이어에 의해서 정의된 지점들에서 제1 방향으로 정렬되지 아니하도록 배치될 수 있다. 예를 들면, 마킹 레이어에 의해서 정의된 지점들 사이 제2 방향의 거리는 [수학식 1]을 만족하도록 정의될 수 있고, 이에 따라 제1 파워 탭(P91) 및 제2 파워 탭(P92) 상의 지점들에서 비아들이 제1 방향으로 정렬되지 아니하는 경우, 비아들은 설계 규칙에 의해서 정의된 비아들 사이 피치(예컨대, 도 7의 P_V11)를 준수할 수 있다. 이하에서 마킹 레이어에 의해서 정의된 지점들 중 비아가 배치될 지점들이 결정되는 예시들이 도 10a 및 도 10b를 참조하여 설명될 것이다.

도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 집적 회로를 나타내는 도면이다. 구체적으로, 도 10a 및 도 10b는 도 9의 마킹 레이어에 의해서 정의된 지점들 중 일부에 배치된 비아들을 포함하는 집적 회로들(100a, 100b)의 레이아웃들을 나타낸다. 도 10a 및 도 10b에 도시된 바와 같이, 집적 회로들(100a, 100b)은 제1 표준 셀(C11a, C11b) 및 제2 표준 셀(C12a, C12b)을 각각 포함할 수 있다. 이하에서 도 10a 및 도 10b는 도 9를 참조하여 설명될 것이다.

도 10a를 참조하면, 일부 실시예들에서 마킹 레이어에 의해서 정의되는, 파워 탭 상에서 비아가 배치 가능한 지점들이 제2 방향으로 이격된 거리(P_P')는, 설계 규칙에서 정의되는 비아들 사이 피치(즉, 도 8의 P_V11)보다 작을 수 있다. 이에 따라, 설계 규칙을 준수하기 위하여, 비아들은 파워 탭에서 제2 방향으로 인접한 지점들에 동시에 배치될 수 없다. 예를 들면, 도 10a에 도시된 바와 같이, 제1 표준 셀(C11a)의 파워 탭(P91a)에 배치된 비아들 및 제2 표준 셀(C12a)의 파워 탭(P92a)에 배치된 비아들은 제1 방향으로 정렬되지 아니함은 물론, 제2 방향으로 피치(P_P')를 가지도록 인접하게 배치되지 아니할 수 있다.

도 10b를 참조하면, 일부 실시예들에서 마킹 레이어에 의해서 정의되는, 파워 탭 상에서 비아가 배치 가능한 지점들이 제2 방향으로 이격된 거리, 즉 도 9의 거리(P_P")는, 설계 규칙에서 정의되는 비아들 사이 피치(P_V11) 이상일 수 있다. 이에 따라, 비아들은 파워 탭에서 제2 방향으로 인접한 지점들에 동시에 배치될 수 있다. 예를 들면, 도 10b에 도시된 바와 같이, 제1 표준 셀(C11b)의 파워 탭(P91b)에 배치된 비아들 및 제2 표준 셀(C12b)의 파워 탭(P92b)에 배치되는 비아들은 제1 방향으로 정렬되지 아니함은 물론, 제2 방향으로 피치(P_P")를 가지는 비아들을 포함할 수 있다.

도 11은 본 개시의 예시적 실시예에 따라 도 4의 단계 S40의 예시를 나타내는 순서도이다. 구체적으로, 도 11은 파워 탭 상에서 비아들을 배치하는 방법을 나타내고, 도 11에 도시된 바와 같이 단계 S40"은 단계 S46 및 단계 S48을 포함할 수 있다. 도 4를 참조하여 전술된 바와 같이, 도 11의 단계 S40"에서 배치 및 라우팅(P&R)이 수행될 수 있고, 이하에서 도 11은 도 9를 참조하여 설명될 것이다.

단계 S46에서, 파워 탭에서 비아가 배치가능한 지점들을 컬러링하는 동작이 수행될 수 있다. 예를 들면, 싱글-패터닝에 의한 비아들 사이 피치 및 멀티-패터닝에 의한 비아들 사이 피치에 기초하여, 비아가 배치 가능한 지점들을 2개의 마스크들 중 하나에 각각 대응시키는 동작이 수행될 수 있다. 컬러링에 의해서 2개의 마스크들 중 하나에 각각 대응된, 비아가 배치 가능한 지점들은, 대응하는 마스크의 컬러를 가지는 것을 지칭될 수 있다.

단계 S48에서, 하나의 컬러에 대응하는 지점들에 비아들을 배치하는 동작이 수행될 수 있다. 단계 S46에서 비아가 배치 가능한 지점들을 컬러링함으로써, 하나의 컬러에 대응하는 지점들은 싱글-패터닝에 의한 비아들 사이 피치를 준수할 수 있다. 이에 따라, 하나의 컬러에 대응하는 지점들에만 비아들이 배치될 수 있고, 배치된 비아들은 싱글-패터닝에 의한 비아들 사이 피치를 준수할 수 있다.

도 12는 본 개시의 예시적 실시예에 따라 파워 탭들이 변형되는 예시를 나타내는 도면이다. 구체적으로, 도 12의 상측은 표준 셀들이 배치된 상태의 집적 회로(120)의 레이아웃을 나타내고, 도 12의 하측은 집적 회로(120)에서 파워 탭들이 변형된 후 집적 회로(120')의 레이아웃을 나타낸다.

도 12의 상측을 참조하면, 집적 회로(120)는 제1 내지 제4 표준 셀(C21 내지 C24)을 포함할 수 있고, 제1 내지 제4 표준 셀(C21 내지 C24)는 동일한 마스크, 즉 제1 마스크에 대응하는 제1 내지 제4 파워 탭(P21 내지 P24)을 각각 포함할 수 있다. 일부 실시예들에서, 제1 내지 제4 파워 탭들(P21 내지 P24)은 제1 내지 제4 표준 셀(C21 내지 C24)에 인접한 다른 표준 셀들의 파워 탭들과 멀티-패터닝에 의한 피치를 가질 수 있다.

제1 내지 제4 표준 셀(C21 내지 C24)이 순차적으로 배치되는 경우, 동일한 전원 전압, 예컨대 음의 공급 전압이 인가되는 제1 내지 제4 파워 탭들(P21 내지 P24)이 정렬될 수 있다. 예를 들면, 제1 파워 탭(P21) 및 제2 파워 탭(P22)은 제1 표준 셀(C21) 및 제2 표준 셀(C22)의 경계에서 접할 수 있는 한편, 제2 파워 탭(P22) 및 제3 파워 탭(P23)은 도전 패턴(M13)에 기인하여 상호 이격될 수 있다. 또한, 제1 표준 셀(C21) 및 제2 표준 셀(C22)의 경계에서 제1 파워 탭(P21) 및 제2 파워 탭(P22)은 상이한 제1 방향의 길이를 가질 수 있는 한편, 제3 표준 셀(C23) 및 제4 표준 셀(C24)의 경계에서 제3 파워 탭(P23) 및 제4 파워 탭(P24)은 동일한 제1 방향의 길이를 가질 수 있다. 이와 같이, 동일한 행에 배치된 표준 셀들, 즉 제2 방향으로 인접한 표준 셀들 사이 경계에서 파워 탭들은 다양하게 마주볼 수 있다.

하나의 표준 셀에 포함된 파워 탭은, 인접한 다른 표준 셀에 포함된 도전 패턴, 예컨대 신호를 위한 도전 패턴과 설계 규칙 위반을 유발할 수 있다. 예를 들면, 도 12의 상측에 도시된 바와 같이, 제1 표준 셀(C21)의 제1 파워 탭(P21) 및 제2 표준 셀(C22)의 도전 패턴(M12) 사이 거리(D21)는, 설계 규칙에 의해서 정의된 멀티-패터닝에 의한 최소 거리보다 작을 수 있다. 유사하게, 제2 표준 셀(C22)의 제2 파워 탭(P22) 및 제3 표준 셀(C23)의 도전 패턴(M13) 사이 거리(D22) 역시 설계 규칙에 의해서 정의된 멀티-패터닝에 의한 최소 거리보다 작을 수 있다. 후술되는 바와 같이, 표준 셀들의 파워 탭들은 동일한 행에서 상호 인접한 표준 셀의 파워 탭과 마주보는 유형에 따라 변형될 수 있고, 이에 따라 파워 탭에 기인하는 설계 규칙 위반이 해소될 수 있다.

도 12의 하측을 참조하면, 일부 실시예들에서 표준 셀들의 경계에서 상호 접하는 파워 탭들의 부분들은 병합(merge)될 수 있다. 예를 들면, 집적 회로(120)의 제1 파워 탭(P21) 및 제2 파워 탭(P22)은 연결될 수 있고, 이에 따라 집적 회로(120')의 도전 패턴(P212)으로 병합될 수 있다. 또한, 집적 회로(120)의 제3 파워 탭(P23) 및 제4 파워 탭(P24)은 연결될 수 있고, 이에 따라 집적 회로(120')의 도전 패턴(P234)으로 병합될 수 있다.

일부 실시예들에서, 표준 셀들의 경계에서 상호 접하지 아니하는 파워 탭들의 부분들은 제거될 수 있다. 예를 들면, 집적 회로(120)의 제1 파워 탭(P21)에서 제1 표준 셀(C21)의 경계와 접하고 제2 파워 탭(P22)과 접하지 아니하는 부분은, 집적 회로(120')의 도전 패턴(P212)과 같이 제1 표준 셀(C21)의 경계로부터 이격되도록 제거될 수 있다. 또한, 집적 회로(120)의 제2 파워 탭(P22)에서 제2 표준 셀(C22)의 경계와 접하고 제3 파워 탭(P23)과 접하지 아니하는 부분은, 집적 회로(120')의 제2 도전 패턴(P234)과 같이 제2 표준 셀(C22)의 경계로부터 이격되도록 제거될 수 있다. 이에 따라, 제1 파워 탭(P21) 및 제2 표준 셀(C22)의 도전 패턴(M12) 사이 거리(D21)는 집적 회로(120')에서 거리(D21')로 연장될 수 있고, 제2 파워 탭(P22) 및 제3 표준 셀(C23)의 도전 패턴(M13) 사이 거리(D22)는 집적 회로(120')에서 거리(D22')로 연장될 수 있다. 집적 회로(120')에서 거리(D21') 및 거리(D22')는 멀티-패터닝에 의한 패턴들 사이 최소 거리보다 클 수 있고, 이에 따라 집적 회로(120')에서 파워 탭들은 설계 규칙 위반을 해소할 수 있다. 즉, 제1 파워 탭(P11) 및 제2 파워 탭(P12)의 일부분들이 제거됨으로써 표준 셀의 경계로부터 이격되는 거리는, 설계 규칙에 의해서 정의되는 멀티-패터닝의 피치에 의해서 결정될 수 있다.

도 13은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 도면이고, 도 14는 본 개시의 예시적 실시예에 따라 도 13의 방법에 따라 집적 회로의 레이아웃이 변형되는 예시를 나타내는 도면이다. 구체적으로, 도 13은 동일한 행에서 상호 인접한 표준 셀들의 파워 탭들을 변형하는 방법을 나타낸다. 일부 실시예들에서 도 13의 방법은, 도 4의 단계 S40에 포함될 수도 있고, 도 4의 단계 S60에서 OPC를 적용하는 과정에서 수행될 수도 있다. 이하에서, 도 13 및 도 14를 참조하여 설명되는 바와 같이, 파워 탭들은 파워 탭과 수직 방향으로 중첩되고 표준 셀의 경계에 접하는 영역을 나타내는 마킹 레이어를 사용하여 변형될 수 있다.

도 13을 참조하면, 단계 S131에서 마킹 레이어의 영역들이 인접한 도전 패턴의 부분들을 병합하는 동작이 수행될 수 있다. 파워 탭들과 수직 방향으로 중첩되고 표준 셀의 경계에 접하는 영역을 나타내는 마킹 레이어(제2 마킹 레이어로서 지칭될 수 있다)가 존재할 수 있다. 예컨대 도 14의 집적 회로(140)를 참조하면, 제1 표준 셀(C41) 및 제2 표준 셀(C42) 사이 경계와 제1 파워 탭(P41) 및 제2 파워 탭(P42)이 접하는 영역들이 마킹 레이어에 의해서 정의될 수 있고, 제2 표준 셀(C42) 및 제3 표준 셀(C43) 사이 경계와 제2 파워 탭(P42)이 접하는 영역이 마킹 레이어에 의해서 정의될 수 있으며, 제3 표준 셀(C43) 및 제4 표준 셀(C44) 사이 경계와 제3 파워 탭(P43) 및 제4 파워 탭(P44)이 접하는 영역들이 마킹 레이어에 의해서 정의될 수 있다. 마킹 레이어의 인접한 영역들에 대응하는 파워 탭들의 부분들이 연결됨으로써 병합될 수 있고, 이에 따라, 집적 회로(140')의 도전 패턴(P412) 및 도전 패턴(P434)이 형성될 수 있다.

다시 도 13을 참조하면, 단계 S132에서 마킹 레이어의 고립된 영역에 대응하는 파워 탭의 부분을 제거하는 동작이 수행될 수 있다. 예컨대 도 14의 집적 회로(140)를 참조하면, 제1 파워 탭(P41)과 중첩되는 마킹 레이어의 영역 중 제2 파워 탭(P42)과 중첩되는 마킹 레이어의 영역과 접하지 아니하는 영역, 즉 제2 방향으로 고립된 영역이 제거될 수 있고, 이에 따라 집적 회로(140')의 제1 표준 셀(C41) 및 제2 표준 셀(C42)의 경계 근처에서 도전 패턴(P412)과 같은 모양이 형성될 수 있다. 또한, 집적 회로(140)에서 제2 파워 탭(P42)과 중첩되는 마킹 레이어의 영역은 제3 파워 탭(P43)과 중첩되는 마킹 레이어의 영역과 인접하지 아니하므로 제거될 수 있고, 이에 따라 집적 회로(140')의 제2 표준 셀(C42) 및 제3 표준 셀(C43)의 경계 근처에서 도전 패턴(P412)과 같은 모양이 형성될 수 있다.

도 15는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(150)을 나타내는 블록도이다. SoC(150)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(150)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 표준 셀들은 SoC(150)의 각 기능 블록들에 포함될 수 있고, 이에 따라 향상된 공간 효율성 및 높은 생산성을 제공하는 SoC(150)가 달성될 수 있다.

도 15를 참조하면, SoC(150)는 모뎀(152), 디스플레이 컨트롤러(153), 메모리(154), 외부 메모리 컨트롤러(155), CPU(central processing unit)(156), 트랜잭션 유닛(157), PMIC(158) 및 GPU(graphic processing unit)(159)을 포함할 수 있고, SoC(150)의 각 기능 블록들은 시스템 버스(151)를 통해서 서로 통신할 수 있다. 일부 실시예들에서, SoC(150)는 도 15에 도시된 구성요소들 중 일부만을 포함할 수도 있다.

SoC(150)의 동작을 전반적으로 제어할 수 있는 CPU(156)는 다른 기능 블록들(152, 153, 154, 155, 157, 158, 159)의 동작을 제어할 수 있다. 모뎀(152)은 SoC(150) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(150) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(155)는 SoC(150)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(155)의 제어 하에서 CPU(156) 또는 GPU(159)에 제공될 수 있다. GPU(159)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(159)는 외부 메모리 컨트롤러(155)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(159)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(155)를 통해서 SoC(150) 외부로 전송할 수도 있다. 트랜잭션 유닛(157)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(158)는 트랜잭션 유닛(157)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(153)는 SoC(150) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(150) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.

메모리(154)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.

도 16은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(160)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 제조하기 위한 방법(예컨대, 도 4의 방법), 집적 회로의 레이아웃을 생성하는 방법(예컨대, 도 5의 단계 S40') 및 집적 회로의 레이아웃을 변형하는 방법(예컨대, 도 13의 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(160)에서 수행될 수 있다.

컴퓨팅 시스템(160)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 16에 도시된 바와 같이, 컴퓨팅 시스템(160)은 프로세서(161), 입출력 장치들(162), 네트워크 인터페이스(163), RAM(random access memory)(164), ROM(read only memory)(165) 및 저장 장치(166)를 포함할 수 있다. 프로세서(161), 입출력 장치들(162), 네트워크 인터페이스(163), RAM(164), ROM(165) 및 저장 장치(166)는 버스(167)에 연결될 수 있고, 버스(167)를 통해서 서로 통신할 수 있다.

프로세서(161)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(161)는 버스(167)를 통해서 메모리, 즉 RAM(164) 또는 ROM(165)에 액세스할 수 있고, RAM(164) 또는 ROM(165)에 저장된 명령어들을 실행할 수 있다.

RAM(164)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 방법의 적어도 일부를 수행하는 프로그램(164_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(164_1)은 프로세서(161)로 하여금, 집적 회로를 제조하기 위한 방법(예컨대, 도 4의 방법), 집적 회로의 레이아웃을 생성하는 방법(예컨대, 도 5의 단계 S40') 및 집적 회로의 레이아웃을 변형하는 방법(예컨대, 도 13의 방법)에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 프로그램(164_1)은 프로세서(161)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(164_1)에 포함된 복수의 명령어들은 프로세서(161)로 하여금, 예컨대 전술된 순서도들에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.

저장 장치(166)는 컴퓨팅 시스템(160)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(166)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(166)는 컴퓨팅 시스템(160)으로부터 탈착 가능할 수도 있다. 저장 장치(166)는 본 개시의 예시적 실시예에 따른 프로그램(1641)을 저장할 수도 있으며, 프로그램(1641)이 프로세서(161)에 의해서 실행되기 이전에 저장 장치(166)로부터 프로그램(1641) 또는 그것의 적어도 일부가 RAM(164)으로 로딩될 수 있다. 다르게는, 저장 장치(166)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(1641) 또는 그것의 적어도 일부가 RAM(164)으로 로딩될 수 있다. 또한, 도 16에 도시된 바와 같이, 저장 장치(166)는 데이터베이스(166_1)를 저장할 수 있고, 데이터베이스(1661)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 4의 셀 라이브러리(D12)를 포함할 수 있다.

저장 장치(166)는 프로세서(161)에 의해서 처리될 데이터 또는 프로세서(161)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(161)는 프로그램(164_1)에 따라, 저장 장치(166)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(166)에 저장할 수도 있다. 예를 들면, 저장 장치(166)는, 도 4의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D14)를 저장할 수 있다.

입출력 장치들(162)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(162)을 통해서, 프로세서(161)에 의해 프로그램(164_1)의 실행을 트리거할 수도 있고, 도 4의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 4의 레이아웃 데이터(D14)를 확인할 수도 있다.

네트워크 인터페이스(163)는 컴퓨팅 시스템(160) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

복수의 행들에 따라 정렬된 복수의 표준 셀들을 포함하는 집적 회로로서,
도전층에서 제1 공급 전압이 인가되는 제1 도전 패턴들 및 상기 제1 도전 패턴들에 연결된 제1 비아들을 포함하는, 제1 행의 표준 셀들; 및
상기 도전층에서 상기 제1 공급 전압이 인가되는 제2 도전 패턴들 및 상기 제2 도전 패턴들에 연결된 제2 비아들을 포함하고, 상기 제1 행에 인접한 제2 행의 표준 셀들을 포함하고,
상기 제1 비아들 및 상기 제2 비아들은 열 방향으로 정렬되지 아니한 것을 특징으로 하는 집적 회로.
청구항 1에 있어서,
상기 제1 도전 패턴들 및 상기 제2 도전 패턴들 각각은, 행 방향으로 적어도 2개의 비아들이 배치 가능하도록 미리 정해진 길이 이상 연장되는 외측 부분을 포함하는 것을 특징으로 하는 집적 회로.
청구항 2에 있어서,
상기 제1 비아들은, 상기 제1 도전 패턴들의 외측 부분들 상에 배치되고,
상기 제2 비아들은, 상기 제2 도전 패턴들의 외측 부분들 상에 배치되는 것을 특징으로 하는 집적 회로.
청구항 3에 있어서,
상기 제1 비아들 및 상기 제2 비아들 사이 피치는, 싱글 패터닝에 의한 피치 이상인 것을 특징으로 하는 집적 회로.
청구항 1에 있어서,
상기 제1 행의 표준 셀들 및 상기 제2 행의 표준 셀들 사이 경계로부터, 상기 제1 도전 패턴들이 이격된 거리 및 상기 제2 도전 패턴들이 이격된 거리는 동일한 것을 특징으로 하는 집적 회로.
청구항 1에 있어서,
상기 제2 행의 표준 셀들은, 상기 도전층에서 제2 공급 전압이 인가되는 제3 도전 패턴들을 더 포함하고,
상기 집적 회로는, 상기 도전층에서 상기 제2 공급 전압이 인가되는 제4 도전 패턴들을 포함하고, 상기 제2 행에 인접한 제3 행의 표준 셀들을 더 포함하고,
상기 제3 도전 패턴들 및 상기 제4 도전 패턴들 사이 피치는, 싱글 패터닝에 의한 피치보다 작은 것을 특징으로 하는 집적 회로.
청구항 6에 있어서,
상기 싱글 패터닝에 의한 피치는 약 80 nm 및 약 100 nm 사이인 것을 특징으로 하는 집적 회로.
청구항 1에 있어서,
상기 제1 도전 패턴들 및 제2 도전 패턴들 사이 피치는 약 40 nm 및 약 70 nm 사이인 것을 특징으로 하는 집적 회로.
제1 수평 방향으로 상호 인접한 제1 표준 셀 및 제2 표준 셀; 및
상기 제1 표준 셀 및 제2 표준 셀에 전력을 공급하기 위하여, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 제1 파워 레일을 포함하고,
상기 제1 및 제2 표준 셀은, 상기 제1 파워 레일과 전기적으로 연결되고 상기 제1 표준 셀 및 제2 표준 셀의 제1 경계에 인접하게 배치된, 제1 도전 패턴 및 제2 도전 패턴을 각각 포함하고,
상기 제1 도전 패턴 및 상기 제2 도전 패턴은 상기 제1 경계로부터 상기 제1 수평 방향으로 각각 이격된 것을 특징으로 하는 집적 회로.
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복수의 행들에 따라 정렬된 복수의 표준 셀들을 포함하는 집적 회로를 제조하기 위한 방법으로서,
제1 마스크를 사용하여 도전층을 패터닝하는 단계; 및
제2 마스크를 사용하여 상기 도전층을 패터닝하는 단계를 포함하고,
상기 제1 마스크를 사용하여 상기 도전층을 패터닝하는 단계는, 제1 행의 표준 셀들에 포함되고 파워 레일로부터 제1 공급 전압이 인가되는, 제1 도전 패턴들을 패터닝하는 단계를 포함하고,
상기 제2 마스크를 사용하여 상기 도전층을 패터닝하는 단계는, 상기 제1 행과 인접한 제2 행의 표준 셀들에 포함되고 상기 파워 레일로부터 상기 제1 공급 전압이 인가되는, 제2 도전 패턴들을 패터닝하는 단계를 포함하고,
상기 제1 도전 패턴들 및 상기 제2 도전 패턴들은, 행 방향으로 상기 제1 행 및 상기 제2 행 사이 경계로부터 각각 이격된 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
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