KR102370619B1 - 일렉트로마이그레이션 완화를 위한 상호연결을 포함하는 집적 회로 및 이를 제조하는 방법 - Google Patents

Abstract

본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 도전층에 형성된 제1 도전 패턴, 제1 도전층 위에서 제2 도전층에 형성된 제2 도전 패턴, 및 제1 및 제2 도전 패턴에 전기적으로 결합되고 제1 도전 패턴으로부터 제2 도전 패턴으로 흐르는 제1 전류 및 제2 도전 패턴으로부터 제1 도전 패턴으로 흐르는 제2 전류가 상이한 시점들에서 각각 통과하는 비아(via)를 포함할 수 있다. 비아는, 제1 도전 패턴에서, 제1 전류의 경로 및 제2 전류의 경로가 상호 중첩되지 아니하도록, 제1 도전 패턴 상에 배치될 수 있다.

Description

일렉트로마이그레이션 완화를 위한 상호연결을 포함하는 집적 회로 및 이를 제조하는 방법{INTEGRATED CIRCUIT INCLUDING INTERCONNECTION FOR MITIGATING ELECTROMIGRATION AND METHOD FOR FABRICATING THE SAME}

본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 일렉트로마이그레이션 완화를 위한 상호연결을 포함하는 집적 회로 및 이를 제조하는 방법에 관한 것이다.

일렉트로마이그레이션(electromigration)은 금속과 같은 도전성 물질에 전류가 흐르는 경우 도전성 물질의 원자가 이동하는 현상을 지칭할 수 있다. 전류 밀도가 높을수록 일렉트로마이그레이션은 증대될 수 있고, 심지어 원자의 이동에 기인하여 도전성 물질로 형성된 패턴이 끊기는 현상이 발생할 수도 있다. 도전성 물질로 구성된 다수의 패턴들을 포함하는 집적 회로에서 이러한 일렉트로마이그레이션은 집적 회로 및 이를 포함하는 반도체 장치의 내구성뿐만 아니라 기능에도 영향을 미칠 수 있고, 집적 회로의 집적도가 높을 수록 패턴의 크기는 감소하므로 일렉트로마이그레이션을 고려한 집적 회로의 설계는 더욱 중요해지고 있다.

본 개시의 기술적 사상은 일렉트로마이그레이션의 방지 및/또는 완화를 위한 상호연결을 포함하는 집적 회로에 관한 것으로서, 도전 패턴에서의 전류 경로를 고려하여 일렉트로마이그레이션을 방지 및/또는 완화시키는 집적 회로 및 이를 제조하는 방법을 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 도전층에 형성된 제1 도전 패턴, 제1 도전층 위에서 제2 도전층에 형성된 제2 도전 패턴, 및 제1 및 제2 도전 패턴에 전기적으로 결합되고 제1 도전 패턴으로부터 제2 도전 패턴으로 흐르는 제1 전류 및 제2 도전 패턴으로부터 제1 도전 패턴으로 흐르는 제2 전류가 상이한 시점들에서 각각 통과하는 비아(via)를 포함할 수 있다. 비아는, 제1 도전 패턴에서, 제1 전류의 경로 및 제2 전류의 경로가 상호 중첩되지 아니하도록, 제1 도전 패턴 상에 배치될 수 있다.

본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 도전층에 형성되고 외부로부터 제1 전류가 공급되는 적어도 하나의 지점을 포함하는 제1 부분, 외부로 제2 전류가 인출되는 적어도 하나의 지점을 포함하는 제2 부분 및 제1 및 제2 부분을 연결하는 제3 부분을 포함하는 제1 도전 패턴, 제1 도전층 위에서 제2 도전층에 형성된 제2 도전 패턴, 및 제1 및 제2 도전 패턴에 전기적으로 결합되는 비아(via)로서, 제1 전류가 비아를 통해서 제2 도전 패턴에 공급되고 제2 전류가 비아를 통해서 제2 도전 패턴으로부터 인출되는, 비아를 포함할 수 있다. 비아는, 제1 도전 패턴의 제3 부분 상에 배치될 수 있다.

본 개시의 기술적 사상의 일측면에 따라 복수의 표준 셀들을 포함하는 집적 회로를 제조하기 위한 방법은, 셀 라이브러리를 참조하여 복수의 표준 셀들의 입력 핀들 및 출력 핀들을 연결하는 복수의 상호연결들을 생성함으로써 라우팅하는 단계, 및 복수의 상호연결들을 정의하는 레이아웃 데이터를 생성하는 단계를 포함할 수 있고, 라우팅하는 단계는, 표준 셀의 출력 핀에 대응하는 도전 패턴에서, 도전 패턴의 외부로부터 전류가 공급되는 적어도 하나의 제1 지점을 포함하는 제1 영역 및 도전 패턴의 외부로 전류가 인출되는 적어도 하나의 제2 지점을 포함하는 제2 영역 사이 제3 영역 상에 상호연결에 포함되는 비아를 배치하는 단계를 포함할 수 있다.

본 개시의 예시적 실시예에 따라, 집적 회로는 일렉트로마이그레이션이 방지 및/또는 완화된 구조를 가질 수 있고, 향상된 내구성을 제공할 수 있다.

또한, 본 개시의 예시적 실시예에 따라, 집적 회로는 일렉트로마이그레이션 및 공간 효율성 양자에 최적화된 구조에 기인하여 향상된 신뢰성을 제공할 수 있다.

또한, 본 개시의 예시적 실시예에 따라, 집적 회로는 감소된 면적의 도전 패턴에 기인하여 향상된 타이밍 특성을 제공할 수 있다.

또한, 본 개시의 예시적 실시예에 따라, 집적 회로를 제조하는 방법은 일렉트로마이그레이션이 방지 및/또는 완화된 집적 회로를 제조하기 위한 방법을 제공할 수 있다.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적 실시예에 따라 집적 회로의 일부를 나타내는 회로도이다.
도 2a는 본 개시의 예시적 실시예에 따른 표준 셀의 레이아웃을 나타내고, 도 2b는 본 개시의 예시적 실시예에 따라 도 2a의 Y1-Y1' 선을 따라서 자른 표준 셀의 단면의 예시를 나타낸다.
도 3은 본 개시의 예시적 실시예에 따라 표준 셀의 출력 핀에서 비아의 배치에 따른 일렉트로마이그레이션의 효과를 개략적으로 나타내는 도면이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예들에 따라 도전 패턴에서 비아가 배치되는 부분의 예시들을 나타내는 도면들이다.
도 5a 내지 도 5e는 본 개시의 예시적 실시예들에 따라 도전 패턴의 예시들 및 도전 패턴에서 비아가 배치되는 부분의 예시들을 나타내는 도면들이다.
도 6은 본 개시의 예시적 실시예에 따른 표준 셀의 레이아웃을 나타낸다.
도 7은 본 개시의 예시적 실시예에 따라 복수의 표준 셀들을 포함하는 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 도 7의 가상층 정보에 의해서 정의되는 가상층의 예시들을 나타내는 도면이다.
도 9는 본 개시의 예시적 실시예에 따라 도 7의 단계 S220의 예시를 나타내는 순서도이다.
도 10a는 본 개시의 예시적 실시예에 따라 도 7의 가상층 정보에 의해서 정의되는 가상층의 예시를 나타내는 도면이고, 도 10b는 본 개시의 예시적 실시예에 따라 도 7의 가상층 정보의 예시를 나타내는 도면이다.
도 11은 본 개시의 예시적 실시예에 따라 도 7의 단계 S220의 예시를 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(SoC)을 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 1은 본 개시의 예시적 실시예에 따라 집적 회로(10)의 일부를 나타내는 회로도이다. 도 1에 도시된 바와 같이, 집적 회로(10)는 복수의 표준 셀들(11, 12, 13)을 포함할 수 있다.

표준 셀은 집적 회로(10)에 포함되는 레이아웃의 단위로서, 집적 회로(10)는 다수의 다양한 표준 셀들을 포함할 수 있다. 표준 셀은 미리 정해진 규격에 따른 구조를 가질 수 있고, 예컨대 도 2a를 참조하여 후술되는 바와 같이, 일정한 높이 및 가변적인 폭의 레이아웃을 가질 수 있다. 표준 셀은 입력 신호를 수신하는 적어도 하나의 입력 핀 및 출력 신호를 출력하는 적어도 하나의 출력 핀을 포함할 수 있고, 입력 신호에 좌우되는 출력 신호를 생성할 수 있다. 표준 셀 라이브러리는 복수의 표준 셀들을 정의할 수 있고, 집적 회로(10)의 설계과정에서 표준 셀 라이브러리를 참조함으로써 복수의 표준 셀들이 배치될 수 있다.

도 1을 참조하면, 제1 표준 셀(11)의 출력 신호(Y)는 제1 표준 셀(11)의 출력 핀(P11)을 통해서 출력될 수 있고, 제2 및 제3 표준 셀(12, 13)의 입력 핀들(P12, P13)에 제공될 수 있다. 제1 표준 셀(11)의 출력 핀(P11)과 제2 및 제3 표준 셀(12, 13)의 입력 핀들(P12, P13)을 연결하는 상호연결(interconnection)(W11)은 기생 캐패시터(C10)를 가질 수 있다. 집적 회로(10)의 레이아웃에서 상호연결(W11)은 적어도 하나의 비아(via) 및 적어도 하나의 도전층에서 형성된 패턴을 포함할 수 있고, 비아 및 도전 패턴은 각각 기생 캐패시턴스를 가질 수 있다.

제1 표준 셀(11)은, 내부 신호(A)에 따라 출력 신호(Y)를 구동하는 PMOS 트랜지스터(T11) 및 NMOS 트랜지스터(T12)를 포함할 수 있다. 제1 표준 셀(11)에서 내부 신호(A)가 로우 레벨을 가지는 경우, PMOS 트랜지스터(T11)는 턴-온될 수 있는 한편, NMOS 트랜지스터(T12)는 턴-오프될 수 있다. 이에 따라 전원 전압(VDD)으로부터 출력 핀(P11)을 통해서 전류(I_C)가 흐를 수 있고, 전류(I_C)는 기생 캐패시터(C10)를 충전시킬 수 있고, 결과적으로 출력 신호(Y)는 하이 레벨을 가질 수 있다. 제1 표준 셀(11)에서 내부 신호(A)가 하이 레벨을 가지는 경우, NMOS 트랜지스터(T12)는 턴-온될 수 있는 한편, PMOS 트랜지스터(T11)는 턴-오프될 수 있다. 이에 따라 출력 핀(P11)을 통해서 접지 전압(VSS)으로 전류(I_D)가 흐를 수 있고, 전류(I_D)는 기생 캐패시터(C10)를 방전시킬 수 있고, 결과적으로 출력 신호(Y)는 로우 레벨을 가질 수 있다. 이와 같이, 제1 표준 셀(11)에서 신호의 레벨 천이에 따라 전류를 공급하는 소자(즉, T11) 및 전류를 인출하는 소자(즉, T12)에 의해서 전류의 흐름이 발생할 수 있다. 본 명세서에서, 전류(I_C)는 충전(charging) 출력 전류로서 지칭될 수 있고, 전류(I_D)는 방전(discharging) 출력 전류로서 지칭될 수 있다.

제1 표준 셀(11)에서 PMOS 트랜지스터(T11)에 의해서 공급되는 전류(I_C)가 흐르는 경로는, 전류(I_C) 중 적어도 일부가 단일 방향으로 통과하는 적어도 일부분을 포함할 수 있다. 유사하게, 제1 표준 셀(11)에서 NMOS 트랜지스터(T12)에 의해서 인출되는 전류(I_D)가 흐르는 경로는, 전류(I_D) 중 적어도 일부가 단일 방향으로 통과하는 적어도 일부분을 포함할 수 있다. 이에 따라, 제1 표준 셀(11)에서 일렉트로마이그레이션(electromigration; EM)이 발생할 수 있고, 특히 레벨 천이하는 신호에 의해서 발생하는 신호 일렉트로마이그레이션이 발생할 수 있다. 일렉트로마이그레이션은 전류가 이동하는 경로의 단면적을 확장함으로써 부분적으로 해소될 수 있으나, 제한된 면적을 가지는 제1 표준 셀(11)에 있어서 전류가 이동하는 상호연결, 예컨대 상호연결에 포함된 도전 패턴의 단면적을 확장하는 것은 제한적일 수 있다.

후술되는 바와 같이, 본 개시의 예시적 실시예에 따라 제1 표준 셀(11)의 출력 핀(P11)에 연결되고 상호연결(W11)에 포함되는 비아(via)의 배치가 제한될 수 있고, 비아의 배치에 기인하여 전류들(I_C, I_D)의 경로가 결정될 수 있고, 제1 표준 셀(11)의 제한된 공간에서 일렉트로마이그레이션이 방지 및/또는 완화될 수 있다. 또한, 전류들(I_C, I_D)의 결정된 경로에 따라 출력 핀(P11)의 형상이 조정될 수 있고, 일렉트로마이그레이션의 방지 및/또는 완화를 위한 출력 핀(P11)의 불필요한 면적을 감소시킴으로써 제1 표준 셀(11)의 공간 효율성이 증대될 수 있고, 출력 핀(P11)의 캐패시턴스가 감소할 수 있다. 결과적으로 집적 회로(10)의 설계 자유도 및 타이밍 특성이 향상됨으로써 집적 회로(10)의 성능이 향상될 수 있다.

도 2a는 본 개시의 예시적 실시예에 따라 집적 회로에 포함된 표준 셀(20)의 레이아웃을 나타내고, 도 2b는 본 개시의 예시적 실시예에 따라 도 2a의 Y1-Y1' 선을 따라서 자른 표준 셀(20)의 단면의 예시를 나타낸다. 구체적으로, 도 2a는 입력 신호(A) 및 출력 신호(Y)를 가지는 인버터(inverter)에 대응하는 표준 셀(20) 및 인버터의 입력 신호(A) 및 출력 신호(Y)의 라우팅을 위하여 배치된 도전 패턴(M21, M22)에서 X축 및 Y축으로 이루어진 평면의 평면도이고, 도 2b는 도 2a의 Y1-Y1' 선을 따라서 Z축에 평행하게 표준 셀(20) 및 도전 패턴(M21) 자른 단면도이다. 본 명세서에서 X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 표면들 중, +Z 방향의 표면은 구성요소의 상면으로 지칭될 수 있고, -Z 방향의 표면은 구성요소의 하면으로 지칭될 수 있으며, X축 또는 Y축 방향의 표면은 구성요소의 측면으로 지칭될 수 있다.

도 1을 참조하여 전술된 바와 같이, 표준 셀(20)은 미리 정해진 규격에 따른 구조를 가질 수 있다. 예컨대 도 2a를 참조하면, 표준 셀(20)은 일정한 높이, 즉 Y축 방향의 길이를 가질 수 있고, 표준 셀(20) 내에서 미리 정해진 규칙에 따라 배치된 게이트 라인들 및 활성 영역들을 포함할 수 있다. 또한, 집적 회로에 포함되는 다른 표준 셀은 도 2a에 도시된 바와 상이한 폭, 즉 X축 방향의 길이를 가질 수도 있고, 상이한 개수의 게이트 라인들을 포함할 수도 있다.

도 2a 및 도 2b를 참조하면, 제1 및 제2 활성 영역(AC1, AC2)은 수평면과 평행한 면을 가지는 기판(SUB) 상에서 X축 방향으로 연장될 수 있다. 제1 및 제2 활성 영역(AC1, AC2)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수 있다. 제1 및 제2 활성 영역(AC1, AC2)은 도전 영역, 예컨대 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수 있다. 제1 및 제2 활성 영역(AC1, AC2) 상에서 게이트 라인들이 Y축 방향으로 연장될 수 있고, 제1 및 제2 활성 영역(AC1, AC2) 상에서 게이트 라인들 각각의 일측에 소스/드레인 영역(예컨대, 도 2b의 SD1, SD2)이 형성될 수 있다. 제1 활성 영역(AC1)은 게이트 라인들 각각과 PMOS 트랜지스터를 형성할 수 있는 한편, 제2 활성 영역(AC2)은 게이트 라인들 각각과 NMOS 트랜지스터를 형성할 수 있다.

일부 실시예들에서, 제1 및 제2 활성 영역(AC1, AC2)과 게이트 라인들이 형성하는 트랜지스터는 FinFET(Fin Field Effect Transistor)일 수 있다. 예를 들면, 도 2b에 도시된 바와 같이, 제1 및 제2 활성 영역(AC1, AC2)은 Z축 방향으로 돌출되고 X축 방향으로 연장되는 적어도 하나의 핀(fin)을 포함할 수 있고, 게이트 라인은 핀의 상면뿐만 아니라 측면, 즉 Y축 방향으로 대향하는 측면들을 통해서 트랜지스터의 채널을 제어할 수 있다. 도 2b의 예시에서, 제1 및 제2 활성 영역(AC1, AC2)은 3개의 핀들을 각각 포함하는 것으로 도시되었으나, 본 개시의 예시적 실시예들에 따라 활성 영역은 2개 이하 또는 4개 이상의 핀들을 각각 포함할 수도 있다. 또한, 일부 실시예들에서 복수의 핀들 상에 형성되는 소스/드레인 영역(SD1, SD2)은, 도 2b에 도시된 바와 상이하게, 핀들 각각의 상에 형성되고 상호 연결되지 아니할 수 있다.

게이트 라인들 위로 이격된 도전층에서 도전 패턴들(M12 내지 M14)이 형성될 수 있다. 일부 실시예들에서, 로컬 인터커넥트로서 지칭될 수도 있는 도전 패턴들(M12 내지 M14)은, 상이한 위치에 배치된 비아들(예컨대, 도 2b의 V01, V02)을 전기적으로 상호연결할 수도 있고, 도전 패턴들(M12 내지 M14) 상위의 패턴(예컨대, 도 2b의 M21)과 비아(예컨대, 도 2b의 V11)를 통해서 전기적으로 연결될 수도 있다. 유사하게, 도 2a에 도시된 바와 같이, 트랜지스터의 소스는 Y축 방향으로 연장되는 게이트 컨텍 및 게이트 컨택 상에 배치되는 비아를 통해서 전원 전압(VDD) 또는 접지 전압(VSS)을 공급하는 도전 패턴(M13 또는 M14)과 전기적으로 연결될 수 있다.도 2a에 도시된 바와 같이 표준 셀(20)은, 입력 신호(A)가 인가되는 입력 핀(M11) 및 입력 신호(A)를 반전한 출력 신호(Y)를 출력하는 출력 핀(M12)을 포함할 수 있다. 금속층(M2)의 도전 패턴(M21)으로부터 비아를 통해서 입력 핀(M11)에 전달된 입력 신호(A)는 게이트 컨택(CB)을 통해서 복수의 게이트 라인들에 전달될 수 있다. 또한, 출력 신호(Y)는 출력 핀(M12)으로부터 비아(V11)를 통해서 금속층(M2)의 도전 패턴(M22)로 출력될 수 있다. 금속층(M2)의 도전 패턴들(M21, M22)과 입력 핀(M11) 및 출력 핀(M12) 사이에 각각 연결되는 비아들(예컨대, V11)은, 집적 회로를 설계하는 과정에서 표준 셀들을 배치한 후 표준 셀들을 라우팅하는 단계에서 그 위치가 결정되어 배치될 수 있다. 즉, V1 비아들은 표준 셀(20)에 포함되지 아니하고, 표준 셀(20)이 배치된 후 라우팅 단계에서 추가될 수 있다. 비록 도 2a의 표준 셀(20)에서 입력 핀(M11) 및 출력 핀(M12)은 금속층(M1)에 형성된 패턴들로서 도시되었으나, 일부 실시예들에서 표준 셀은 금속층(M1)의 상위 배선층인 금속층(M2)에 형성된 패턴을 포함할 수 있고, 입력 핀 및/또는 출력 핀은 금속층(M2)에 형성된 패턴일 수도 있다.

출력 신호(Y)의 레벨, 즉 전압은, 도 1을 참조하여 전술된 바와 같이, 표준 셀(20) 내부로부터 출력 핀(M12)에 공급되는 전류 또는 출력 핀(M12)으로부터 표준 셀(20) 내부로 인출되는 전류에 의해서 결정될 수 있다. 예를 들면, 도 2a를 참조하면, 제1 활성 영역(AC1)에 형성된 PMOS 트랜지스터들은 출력 핀(M12)에 전류를 공급할 수 있는 한편, 제2 활성 영역(AC2)에 형성된 NMOS 트랜지스터들은 출력 핀(M12)로부터 전류를 인출할 수 있다. 출력 핀(M12)은 액티브 컨택들(예컨대, 도 2b의 CA1)을 통해서 PMOS 트랜지스터들과 연결될 수 있고, 액티브 컨택들과 연결된 지점들은 도 2a에서 '+'로서 표시되고 전류 공급 지점들로서 지칭될 수 있다. 또한, 출력 핀(M12)은 액티브 컨택들(예컨대, 도 2b의 CA2)을 통해서 NMOS 트랜지스터들과 연결될 수 있고, 액티브 컨택들과 연결된 지점들은 도 2a에서 '-'로서 표시되고 전류 인출 지점들로서 지칭될 수 있다. 도 1을 참조하여 전술된 바와 같이, 전류 공급 지점들로부터 공급되는 전류(I_C) 및 전류 인출 지점들로 인출되는 전류(I_D)는 상이한 시점에 발생할 수 있다.

출력 핀(M12)은 전류들(I_C, I_D)를 고려하여 형상이 결정될 수 있다. 예를 들면, 출력 핀(M12)은, 일렉트로마이그레이션의 영향을 감소시키기 위하여, 전류 밀도가 높은 부분에서 넓은 단면적을 가질 수 있다. 즉, 전류가 흐르는 방향과 교차하는 방향에서 출력 핀(M12)의 길이를 출력 핀(M12)의 폭이라고 지칭할 때, 출력 핀(M12)은 상대적으로 높은 전류 밀도를 가지는 부분에서 상대적으로 넓은 폭을 가질 수 있다. 그러나, 표준 셀(20)의 제한된 크기에 기인하여 출력 핀(M12)의 수평면 상의 면적 역시 제한적일 수 있다. 후술되는 바와 같이, 본 개시의 예시적 실시예에 따라 출력 핀(M12)에 배치되는 비아(V11)의 위치를 제한함으로써 출력 핀(M12)의 면적을 증대시키지 아니하면서도 일렉트로마이그레이션이 완화될 수 있다.

도 2a에 도시된 바와 같이 출력 핀(M12)은, 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(M12_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(M12_2) 및 제1 부분(M12_1)과 제2 부분(M12_2) 사이에서 양자를 연결하는 제3 부분(M12_3)을 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 출력 핀(M12)에 전기적으로 연결되고 출력 신호(Y)를 표준 셀(20)의 외부로 출력하는 비아(V11)는 출력 핀(M12)의 제3 부분(M12_3)상에 배치될 수 있다. 즉, 비아(V11)는 출력 핀(M12) 상에서 전류 공급 지점들 및 전류 인출 지점들 사이에 배치될 수 있다. 이에 따라, 전류 공급 지점들로부터 비아(V11)를 향해서 흐르는 전류(I_C)의 경로 및 비아(V11)로부터 전류 인출 지점들을 향해서 흐르는 전류(I_D)의 경로는, 출력 핀(M12)에서 중첩되지 아니할 수 있다.

비아(V11)가 출력 핀(M12)의 제3 부분(M12_3)에 배치됨으로써, 출력 핀(M12)의 제3 부분(M12_3)은, 전류 공급 지점들로부터 공급되는 전류(I_C) 및 전류 인출 지점들로 인출되는 전류(I_D)를 위하여 상대적으로 넓은 폭(즉, X축 방향의 길이)을 가질 수 있는 한편, 출력 핀(M12)의 제1 및 제2 부분(M12_1, M12_2)은 상대적으로 좁은 폭(즉, Y축 방향의 길이)을 가질 수 있다. 표준 셀(20)은 미리 정해진 높이(즉, Y축 방향의 길이)를 가지므로, X축 방향으로 연장되는 출력 핀(M12)의 제1 및 제2 부분(M12_1, M12_2)의 상대적으로 감소된 Y축 방향의 길이는 표준 셀(20)의 공간 효율성을 향상시킬 수 있다. 즉, 미리 정해진 높이를 가지는 표준 셀(20)에서 일렉트로마이그레이션을 위한 출력 핀(M12)의 제1 및 제2 부분(M12_1, M12_2)의 폭(즉, Y축 방향의 길이)의 확장은 제한적일 수 있는 한편, 도 2a에 도시된 바와 같이 출력 핀(M12)의 제3 부분(M12_3)에 배치된 비아(V11)에 기인하여 전류들(I_C, I_D)의 경로가 결정됨으로써, 출력 핀(M12)의 제3 부분(M12_3)의 폭(즉, X축 방향의 길이)만이 확장될 수 있다.

도 3은 본 개시의 예시적 실시예에 따라 표준 셀의 출력 핀(P30)에서 비아의 배치에 따른 일렉트로마이그레이션의 효과를 개략적으로 나타내는 도면이다.

도 3을 참조하면, 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 출력 핀(P30)의 제1 부분(P30_1) 및 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 출력 핀(P30)의 제2 부분(P30_2)은 표준 셀의 제한적인 공간에 기인하여 상대적으로 좁은 폭(즉, Y축 방향의 길이)을 가지는 반면, 출력 핀(P30)의 제1 및 제2 부분(P30_1, P30_2)을 연결하는 제3 부분(P30_3)은 상대적으로 넓은 폭(즉, X축 방향의 길이)을 가질 수 있다.

집적 회로를 제조하는 반도체 공정 및/또는 도전 패턴을 구성하는 물질에 따라 일렉트로마이그레이션의 방지 및/또는 완화를 위하여 허용되는 단위 면적당 전류 밀도가 정의될 수 있다. 예를 들면, 도전층에 형성되는 도전 패턴의 경우, 수직 방향의 길이는 실질적으로 일정하므로, 도전층은 일렉트로마이그레이션의 방지 및/또는 완화를 위하여 허용되는 단위 폭당 전류 밀도를 가질 수 있다. 도 3은 출력 핀(P30)의 단위 폭당 전류 밀도가 허용치가 100%일 때, 출력 핀(P30)에 전기적으로 연결되는 비아의 배치에 따라 단위 폭당 전류 밀도를 백분율로 나타낸다.

도 3에 도시된 바와 같이, 출력 핀(P30)의 제1 부분(P30_1) 또는 제2 부분(P30_2)에 비아가 배치되는 경우, 단위 폭당 전류 밀도가 허용치를 초과할 수 있다. 다른 한편으로, 도 3에 도시된 바와 같이, 출력 핀(P30)의 제3 부분(P30_3)에 비아가 배치되는 경우, 단위 폭당 전류 밀도는 허용치를 준수할 수 있다. 이는 출력 핀(P30)의 제3 부분(P30_3)이 상대적으로 넓은 폭(즉, X축 방향의 길이)을 가질 뿐만 아니라, 전류 공급 지점들로부터 공급되는 전류(예컨대, 도 2a의 I_C)의 경로 및 전류 인출 지점들로 인출되는 전류(예컨대, 도 2a의 I_D)의 경로가 출력 핀(P30)에서 중첩되지 아니한 것에 기인할 수 있다. 예를 들면, 비아가 출력 핀(P30)의 제1 부분(P30_1)에 배치되는 경우, 전류 공급 지점들로부터 공급되는 전류는 비아의 좌우로부터 비아를 향해 흐를 수 있는 한편, 전류 인출 지점들로 인출되는 전류는 비아의 일측(예컨대, +X축 방향)으로부터 흐르므로 출력 핀(P30)의 제1 부분(P30_1)의 넓은 폭이 요구될 수 있다. 따라서, 비아가 전류 공급 지점들 및 전류 인출 지점들 사이에서 상대적으로 넓은 폭을 가질 수 있는 부분에 배치됨으로써, 전류 공급 지점들로부터 공급되는 전류의 경로 및 전류 인출 지점들로 인출되는 전류의 경로는 출력 핀(P30)에서 중첩되지 아니할 수 있다.

도 4a 내지 도 4c는 본 개시의 예시적 실시예들에 따라 도전 패턴에서 비아가 배치되는 부분의 예시들을 나타내는 도면들이다. 도 2a 및 도 2b를 참조하여 전술된 바와 같이, 도전 패턴에서 비아는, 전류 공급 지점들을 포함하는 부분 및 전류 인출 지점들을 포함하는 부분을 연결하는 부분에 배치될 수 있다. 도 4a 내지 도 4c는 도전 패턴의 예시로서 표준 셀의 출력 핀들을 도시하나, 다른 도전 패턴, 예컨대 표준 셀의 내부 신호에 대응하는 도전 패턴 등에도 본 개시의 예시적 실시예들이 적용될 수 있는 점은 이해될 것이다.

도 4a를 참조하면, 출력 핀(P40a)은 수평면에서 'U' 형태를 가질 수 있고, 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P40a_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P40a_2) 및 제1 및 제2 부분(P40a_1, P40a_2)을 연결하고 Y축 방향으로 연장되는 제3 부분(P40a_3)을 포함할 수 있다. 도 4a의 출력 핀(P40a)에서 제3 부분(P40a_3)은 X축 방향으로 제1 및 제2 부분(P40a_1, P40_a_2)과 인접한 영역을 포함하지 아니할 수 있다.

비아는 출력 핀(P40a)의 제3 부분(P40a_3) 상에 배치될 수 있고, 이에 따라 전류 공급 지점들로부터 비아로 흐르는 전류의 경로 및 비아로부터 전류 인출 지점들로 흐르는 전류의 경로가 결정될 수 있다. 이에 따라, 출력 핀(P40a)의 제3 부분(P40a_3)은 모든 전류 공급 지점들로부터 공급되는 전류 및 모든 전류 인출 지점으로 인출되는 전류가 흐르는 경로를 제공하므로, 제3 부분(P40a_3)의 폭(W43a)은 제1 부분(P40a_1)의 폭(W41a) 및 제2 부분(P42a_2)의 폭(W42a)보다 클 수 있다. 도 2a를 참조하여 전술된 바와 같이, 표준 셀에서, 제3 부분(P40a_3)을 X축 방향으로 확장가능한 영역의 확보는, 제1 및 제2 부분(P40a_1, P40a_2)을 Y축 방향으로 확장가능한 영역의 확보보다 용이할 수 있다.

도 4b를 참조하면, 출력 핀(P40b)은, 도 4a의 출력 핀(P40a)과 유사하게, 수평면 상에서 'U' 형태를 가질 수 있고, 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P40b_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P40b_2) 및 제1 및 제2 부분(P40b_1, P40b_2)을 연결하는 제3 부분(P40b_3)을 포함할 수 있다. 또한, 도 4b에 도시된 바와 같이, 제3 부분(P40b_3)은 적어도 하나의 전류 공급 지점 및/또는 적어도 하나의 전류 인출 지점을 포함할 수 있다. 도 4b에 도시된 바와 같이, 적어도 하나의 전류 공급 지점 및/또는 적어도 하나의 전류 인출 지점을 포함하는 제3 부분(P40b_3)에 비아가 배치되더라도, 전류 공급 지점들로부터 비아로 흐르는 전류의 경로 및 비아로부터 전류 인출 지점들로 흐르는 전류의 경로는 중첩되지 아니할 수 있다. 비아가 배치될 수 있는 제3 부분(P40b_3)의 폭(W43b)은 제1 부분(P40b_1)의 폭(W41b) 및 제2 부분(P40b_2)의 폭(W42b)보다 클 수 있다.

도 4c를 참조하면, 출력 핀(P40c)은 수평면 상에서 'H' 형태를 가질 수 있고, 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P40c_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P40c_2) 및 제1 및 제2 부분(P40c_1, P40c_2)을 연결하는 제3 부분(P40c_3)을 포함할 수 있다. 제3 부분(P40c_3)의 폭(W43c)은 제1 부분(P40c_1)의 폭(W41c) 및 제2 부분(P40c_2)의 폭(W42c)보다 클 수 있다. 또한, 도 4c에 도시된 바와 같이, 제3 부분(P40c_3)이 X축 방향으로 제1 부분(P40c_1)의 중간에 위치하는 경우, 제3 부분(P40c_3)을 중심으로 X축 방향으로 분리되는 제1 부분(P40c_1)의 양 부분들 각각은, 도 4a의 제1 부분(P40a_1)의 최대 전류 밀도보다 낮은 최대 전류 밀도를 가질 수 있다. 이에 따라, 일부 실시예들에서 도 4c의 제1 부분(P40c_1)의 폭(W41c)은 도 4a의 제1 부분(P40a_1)의 폭(W41a) 이하일 수 있다.

도 5a 내지 도 5e는 본 개시의 예시적 실시예들에 따라 도전 패턴의 예시들 및 도전 패턴에서 비아가 배치되는 부분의 예시들을 나타내는 도면들이다. 도 5a 내지 도 5e는 도전 패턴의 예시로서 표준 셀의 출력 핀들이 도시되나, 다른 도전 패턴, 예컨대 표준 셀의 내부 신호에 대응하는 도전 패턴 등에도 적용이 가능한 점은 이해될 것이다. 이하 도 5a 내지 도 5e에 대한 설명들 중 상호 중복되는 부분은 생략될 것이다.

도 5a를 참조하면, 출력 핀(P50a)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P50a_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P50a_2) 및 제1 및 제2 부분(P50a_1, P50a_2)을 연결하는 제3 부분(P50a_3)을 포함할 수 있다. 제3 부분(P50a_3)의 폭(W54a)은 제1 부분(P50a_1)의 최대 폭(W52a) 및 제2 부분(P50a_2)의 폭(W53a)보다 클 수 있다.

전류 공급 지점들을 포함하는 제1 부분(P50a_1)은 X축 방향으로 제3 부분(P50a_3)으로부터 이격될수록 폭(즉, Y축 방향의 길이)이 감소하는 계단 형상을 가질 수 있다. 예를 들면, 도 5a에 도시된 바와 같이, 제1 부분(P50a_1)은 제3 부분(P50a_3)에 인접한 영역에서 폭(W52a)을 가지는 한편, 제3 부분(P50a_3)으로부터 가장 멀리 이격된 영역에서 폭(W52a)보다 작은 폭(W51a)을 가질 수 있다.

제1 부분(P50a_1)의 폭(즉, Y축 방향의 길이)은 전류 공급 지점들 각각으로부터 공급되는 전류의 크기 및 출력 핀(P50a)의 단위 폭당 허용 전류에 기초하여 결정될 수 있다. 예를 들면, 제3 부분(P50a_3)으로부터 가장 멀리 이격된 제1 부분(P50_1)의 영역의 폭(W51a)은, 하나의 전류 공급 지점에서 공급되는 전류의 크기 및 출력 핀(P50a)의 단위 폭당 허용 전류에 기초하여 결정될 수 있다. 유사하게, 제3 부분(P50a_3)에 인접한 제1 부분(P50a_1)의 영역의 폭(W52a)은 4개의 전류 공급 지점들로부터 공급되는 전류의 크기 및 출력 핀(P50a)의 단위 폭당 허용 전류에 기초하여 결정될 수 있다.

제1 부분(P50a_1)이 계단 형상을 가짐에 따라, 출력 핀(P50a)에서 불필요한 면적이 감소할 수 있고, 결과적으로 출력 핀(P50a)을 포함하는 표준 셀에서 공간 효율성이 향상될 수 있다. 예를 들면, 도 6을 참조하여 후술되는 바와 같이, 제1 부분(P50a_1)의 계단 형상에 기인하여, 제1 및 제2 부분(P50a_1, P50a_2) 사이 공간이 확장될 수 있고, 확장된 공간은 다른 구성요소, 예컨대 입력 핀을 배치하는데 사용될 수 있다.

도 5b를 참조하면, 출력 핀(P50b)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P50b_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P50b_2) 및 제1 및 제2 부분(P50b_1, P50b_2)을 연결하는 제3 부분(P50b_3)을 포함할 수 있다. 제3 부분(P50b_3)의 폭(W54b)은 제1 부분(P50b_1)의 폭(W51b) 및 제2 부분(P50b_2)의 최대 폭(W53b)보다 클 수 있다.

전류 인출 지점들을 포함하는 제2 부분(P50b_2)은 X축 방향으로 제3 부분(P50b_3)으로부터 이격될수록 폭(즉, Y축 방향의 길이)이 감소하는 계단 형상을 가질 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, 제2 부분(P50b_2)은 제3 부분(P50b_3)에 인접한 영역에서 폭(W53b)을 가지는 한편, 제3 부분(P50b_3)으로부터 가장 멀리 이격된 영역에서 폭(W53b)보다 작은 폭(W52b)을 가질 수 있다.

제2 부분(P50b_2)의 폭(즉, Y축 방향의 길이)은 전류 인출 지점들 각각으로 인출되는 전류의 크기 및 출력 핀(P50b)의 단위 폭당 허용 전류에 기초하여 결정될 수 있다. 예를 들면, 제3 부분(P50b_3)으로부터 가장 멀리 이격된 제2 부분(P50b_2)의 영역의 폭(W52b)은, 하나의 전류 인출 지점으로 인출되는 전류의 크기 및 출력 핀(P50b)의 단위 폭당 허용 전류에 기초하여 결정될 수 있다. 유사하게, 제3 부분(P50b_3)에 인접한 제2 부분(P50b_2)의 영역의 폭(W53b)은 4개의 전류 인출 지점들로 인출되는 전류의 크기 및 출력 핀(P50b)의 단위 폭당 허용 전류에 기초하여 결정될 수 있다.

도 5a의 제1 부분(P50a_1)과 유사하게, 도 5b의 제2 부분(P50b_2)이 계단 형상을 가짐에 따라, 출력 핀(P50b)에서 불필요한 면적이 감소할 수 있고, 결과적으로 출력 핀(P50b)을 포함하는 표준 셀에서 공간 효율성이 향상될 수 있다.

도 5c를 참조하면, 출력 핀(P50c)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P50c_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P50c_2) 및 제1 및 제2 부분(P50c_1, P50c_2)을 연결하는 제3 부분(P50c_3)을 포함할 수 있다. 도 5c에 도시된 바와 같이, 제1 부분(P50c_1) 및 제2 부분(P50c_2)은 제3 부분(P50c_3)으로부터 이격될수록 폭(즉, Y축 방향의 길이)이 감소하는 계단 형상을 각각 가질 수 있다. 도 5a 및 도 5b를 참조하여 전술된 바와 같이, 계단 형상의 폭은 해당 지점에서 흐르는 전류의 크기 및 단위 폭당 허용 전류에 기초하여 결정될 수 있다. 도 5c에 도시된 바와 같이 제1 및 제2 부분(P50c_1, P50c_2)이 모두 계단 형상을 가지는 경우, 제1 및 제2 부분(P50c_1, P50c_2) 사이 상대적으로 더 큰 공간이 확보될 수 있다.

도 5d를 참조하면, 출력 핀(P50d)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P50d_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P50d_2) 및 제1 및 제2 부분(P50d_1, P50d_2)을 연결하는 제3 부분(P50d_3)을 포함할 수 있다. 도 5d에 도시된 바와 같이, 제1 부분(P50d_1) 및 제2 부분(P50d_2)은 제3 부분(P50d_3)으로부터 이격될수록 폭(즉, Y축 방향의 길이)이 감소하는 계단 형상을 각각 가질 수 있다. 도 5c의 출력 핀(P50c)과 비교할 때, 도 5d의 제1 및 제2 부분(P50d_1, P50d_2)은 제3 부분(P50d_3)을 중심으로 X축을 따라 양 방향으로 이격될수록 폭(즉, Y축 방향의 길이)이 감소하는 계단 형상을 각각 가질 수 있다. 도 5a 및 도 5b를 참조하여 전술된 바와 같이, 계단 형상의 폭은 해당 지점에서 흐르는 전류의 크기 및 단위 폭당 허용 전류에 기초하여 결정될 수 있다. 도 5c 및 도 5d의 출력 핀들(P50c, P50d)을 참조하면, 제3 부분(P50c_3, P50d_3)의 위치에 따라 계단 형상이 좌우될 수 있다.

도 5e를 참조하면, 출력 핀(P50e)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P50e_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P50e_2) 및 제1 및 제2 부분(P50e_1, P50e_2)을 연결하는 제3 부분(P50e_3)을 포함할 수 있다. 도 5e에 도시된 바와 같이, 제1 및 제2 부분(P50e_1, P50e_2)은 제3 부분(P50e_3)으로부터 이격될수록 폭(즉, Y축 방향의 길이)이 감소하는 계단형상을 가질 수 있다. 구체적으로, 도 5d의 출력 핀(P50d)과 비교할 때, 도 5e의 계단 형상은, 제1 부분(P50e_1)의 Y축 방향으로 대향하는 측면들에서 모두 존재할 수 있고, 제2 부분(P50e_2)의 Y축 방향으로 대향하는 측면들에서 모두 존재할 수 있다.

이상 도 5a 내지 도 5e를 참조하여 설명된 계단 형상들은 예시에 불과하며, 출력 핀의 제1 부분 및/또는 제2 부분은 제3 부분으로부터 이격될수록 폭이 감소하는 임의의 형상을 가질 수 있다. 예를 들면, 제1 부분 및/또는 제2 부분은, 제3 부분으로부터 이격될수록 폭이 점진적으로 감소하는 램프 형상을 가질 수도 있고, 램프 형상과 계단 형상이 혼합된 형상을 가질 수도 있다.

도 6은 본 개시의 예시적 실시예에 따른 표준 셀(60)의 레이아웃을 나타낸다. 구체적으로, 도 6은 입력 신호(A)를 수신하고 출력 신호(Y)를 출력하는 인버터에 대응하는 표준 셀(60)의 레이아웃에서 X축 및 Y축으로 이루어진 평면의 평면도이다. 표준 셀(60)은 입력 핀(M11) 및 출력 핀(M12)을 포함할 수 있고, 입력 핀(M11) 및 출력 핀(M12) 각각에 비아가 배치될 수 있다.

도 2a등을 참조하여 전술된 바와 같이, 출력 핀(M12)은 전류 공급 지점들을 포함하는 제1 부분(M12_1), 전류 인출 지점들을 포함하는 제2 부분(M12_2) 및 제1 및 제2 부분(M12_1, M12_2)을 연결하는 제3 부분(M12_3)을 포함할 수 있고, 비아는 제3 부분(M12_3) 상에 배치될 수 있다. 또한, 도 6에 도시된 바와 같이, 출력 핀(M12)의 제1 및 제2 부분(M12_1, M12_2)은 제3 부분(M12_3)으로부터 이격될수록 폭(즉, Y축 방향의 길이)이 감소하는 계단 형상을 가질 수 있다. 이에 따라, 도 6에 도시된 바와 같이, 제3 부분(M12_3)으로부터 가장 멀리 이격된 영역에서 제1 및 제2 부분(M12_1, M12_2) 사이 거리는 'S5'일 수 있다.

제1 부분(M12_1) 및/또는 제2 부분(M12_2)의 계단 형상에 기인하여, 금속층(M1)에서 공간 효율성이 증대될 수 있다. 이에 따라, 금속층(M1)에 형성되는 입력 핀(M11)은 Y축 방향으로 연장되는 부분(M11_1)을 포함할 수 있고, 결과적으로 입력 핀(M11)에서 비아가 배치될 수 있는 영역이 확장될 수 있다. 비아의 상승된 배치 자유도는 표준 셀(60)의 배치 후 라우팅 과정에서 라우팅 혼잡을 감소시킬 수 있고, 결과적으로 복수의 표준 셀들 및 상호연결들을 포함하는 집적 회로는 단순한 구조에 기인하여 성능이 향상될 수 있으며, 상승된 집적도를 가질 수도 있다.

도 7은 본 개시의 예시적 실시예에 따라 복수의 표준 셀들을 포함하는 집적 회로를 제조하는 방법을 나타내는 순서도이다.

표준 셀 라이브러리(D50)는 복수의 표준 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있고, 도 7에 도시된 바와 같이, 가상층(virtual layer) 정보(D51)를 포함할 수 있다.

가상층 정보(D51)는 표준 셀의 출력 핀에서 비아의 배치를 제한하기 위한 가상층을 정의할 수 있고, 가상층은 실제 집적 회로에 포함되지 아니하고 집적 회로의 설계 과정에서만 사용될 수 있다. 일부 실시예들에서, 가상층 정보(D51)에 의해서 정의되는 가상층의 패턴은 비아의 배치가 금지되는 영역을 나타낼 수 있고, 비아는 가상층의 패턴이 없는 영역에서 출력 핀 상에 배치될 수 있다. 다른 한편으로, 일부 실시예들에서, 가상층 정보(D51)에 의해서 정의되는 가상층의 패턴은 비아의 배치가 허용되는 영역을 나타낼 수 있고, 비아는 가상층의 패턴이 있는 영역에서 출력 핀 상에 배치될 수 있다. 가상층에 대한 자세한 내용은 도 8a 및 도 8b를 사용하여 후술될 것이다.

전술된 바와 같이, 표준 셀의 출력 핀의 제3 부분 상에 비아가 배치되도록 가상층의 패턴이 가상층 정보(D51)에 의해서 정의되는 경우, 출력 핀에서 전류 공급 지점들로부터 비아로 흐르는 전류의 경로 및 비아로부터 전류 인출 지점들로 흐르는 전류의 경로가 중첩되지 아니할 수 있고, 이에 따라 출력 핀은 일렉트로마이그레이션을 방지 및/또는 완화하는 동시에 감소된 면적을 가질 수 있다.

도 7을 참조하면, 단계 S100에서, RTL 데이터(D10)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D10)로부터 표준 셀 라이브러리(D50)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 전술된 바와 같이, 일렉트로마이그레이션을 방지 및/또는 완화하면서도 향상된 성능 및/또는 감소된 면적을 가지는 표준 셀들에 대한 정보가 표준 셀 라이브러리(D50)에 포함될 수 있고, 논리 합성 과정에서 그러한 표준 셀들을 집적 회로에 포함시킬 수 있다.

도 5a 내지 도 5e를 참조하여 전술된 바와 같이, 표준 셀의 출력 핀의 면적이 감소하는 경우, 출력 핀의 캐패시턴스가 감소할 수 있다. 출력 핀의 감소된 캐패시턴스에 기인하여 출력 핀을 통해서 출력되는 출력 신호의 응답 특성이 향상될 수 있고, 결과적으로 표준 셀의 타이밍 특성이 향상될 수 있다. 표준 셀의 향상된 타이밍 특성이, 단계 S100의 논리 합성 동작시 참조될 수 있다.

단계 S200에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 도 7에 도시된 바와 같이, 배치 및 라우팅 단계(S200)는 복수의 단계들(S210, S220, S23)을 포함할 수 있다.

단계 S210에서, 표준 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D50)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 전술된 바와 같이, 표준 셀들은 미리 정해진 높이를 가질 수 있으므로, 반도체 설계 툴은 미리 정해진 길이로 교차하는 그리드 상에서 표준 셀들을 배치할 수 있다.

단계 S220에서, 상호연결들을 생성하는 동작이 수행될 수 있다. 상호연결은 표준 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예컨대 적어도 하나의 비아 및 적어도 하나의 도전 패턴을 포함할 수 있다. 상호연결들을 생성함으로써 표준 셀들은 라우팅될 수 있고, 상호연결에 포함되는 비아들 중 표준 셀의 출력 핀에 포함되는 비아는 표준 셀 라이브러리(D50)에 포함된 가상층 정보(D51)에 의해서 정의된 가상층의 패턴에 따라 제한된 영역에 배치될 수 있다. 단계 S220에 대한 자세한 내용은 도 9 및 도 11을 참조하여 후술될 것이다.

단계 S230에서, 레이아웃 데이터(D30)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.

단계 S300에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D30)에 따라 복수의 층들에 형성된 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.

단계 S400에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S300에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 도 7에 도시된 바와 같이, 단계 S400은 단계들(S410, S420)을 포함할 수 있다.

단계 S410에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.

단계 S420에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.

BEOL 공정(S420)에 의해서, 본 개시의 예시적 실시예에 따른 도전 패턴이 형성될 수 있고, 도전 패턴에 전기적으로 연결되는 비아가 형성될 수 있다. 예를 들면, 레이아웃 데이터(D30)는 표준 셀 라이브러리(D50)에 의해서 정의된 표준 셀의 출력 핀에 관한 기하학적 정보를 포함할 수 있고, 레이아웃 데이터(D30)에 따라 제작된 마스크를 사용하는 BEOL 공정에 의해서 출력 핀이 형성될 수 있다. 또한, 레이아웃 데이터(D30)는 표준 셀 라이브러리(D50)에 포함된 가상층 정보(D51)에 따라 표준 셀의 출력 핀 중 제한된 영역에 배치된 비아에 관한 기하학적 정보를 포함할 수 있고, 레이아웃 데이터(D30)에 따라 제작된 마스크를 사용하는 BEOL 공정에 의해서 비아가 형성될 수 있다.

도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 도 7의 가상층 정보(D51)에 의해서 정의되는 가상층의 예시들을 나타내는 도면이다. 도 7을 참조하여 전술된 바와 같이, 가상층 정보(D51)는 표준 셀 라이브러리(D50)에 포함될 수 있고, 표준 셀의 출력 핀에서 비아의 배치를 제한하기 위한 가상층을 정의할 수 있다. 가상층은 실제 집적 회로에 포함되지 아니하며, 집적 회로의 설계 과정에서만 사용될 수 있다.

도 8a를 참조하면, 일부 실시예들에서, 가상층 정보(D51)에 의해서 정의되는 가상층의 패턴은 비아의 배치가 금지되는 영역을 나타낼 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, 표준 셀(80a)의 출력 핀(P80a)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P80a_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P80a_2) 및 제1 및 제2 부분(P80a_1, P80a_2)을 연결하는 제3 부분(P80a_3)을 포함할 수 있고, 비아는 제3 부분(P80a_3) 상에 배치될 수 있다. 이에 따라, 도 8a에 도시된 바와 같이, 가상층은 비아의 배치가 금지되는 영역, 즉 출력 핀(P80a)의 제1 및 제2 부분(P80a_1, P80a_2)에 대응하는 패턴을 포함할 수 있다. 이와 같이, 비아의 배치가 금지되는 영역을 나타내는 패턴을 포함하는 가상층은 OBS(obstacle) 층 또는 OBS 마킹층(marking layer)으로 지칭될 수 있고, 도 7의 단계 S220에서 상호연결들을 생성하는 동작시 반도체 설계 툴은 OBS 층의 패턴을 인식할 수 있고, OBS 층의 패턴이 제거된 영역에 비아를 배치함으로써 상호연결을 생성할 수 있다.

도 8b를 참조하면, 일부 실시예들에서, 가상층 정보(D51)에 의해서 정의되는 가상층의 패턴은 비아의 배치가 허용되는 영역을 나타낼 수 있다. 예를 들면, 도 8b에 도시된 바와 같이, 표준 셀(80b)의 출력 핀(P80b)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P80b_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P80b_2) 및 제1 및 제2 부분(P80b_1, P80b_2)을 연결하는 제3 부분(P80b_3)을 포함할 수 있고, 비아는 제3 부분(P80b_3) 상에 배치될 수 있다. 이에 따라, 도 8b에 도시된 바와 같이, 가상층은 비아의 배치가 허용되는 영역, 즉 출력 핀(P80b)의 제3 부분(P80b_3)에 대응하는 패턴을 포함할 수 있다. 이와 같이, 비아의 배치가 허용되는 영역을 나타내는 패턴을 포함하는 가상층은 핀(pin) 층 또는 핀 마킹 층으로 지칭될 수 있고, 도 7의 단계 S220에서 상호연결들을 생성하는 동작시 반도체 설계 툴은 핀 층의 패턴을 인식할 수 있고, 핀 층의 패턴이 존재하는 영역에 비아를 배치함으로써 상호연결을 생성할 수 있다.

도 9는 본 개시의 예시적 실시예에 따라 도 7의 단계 S220의 예시를 나타내는 순서도이다. 구체적으로, 도 9는 제1 표준 셀의 출력 핀 및 제2 표준 셀의 입력 핀을 전기적으로 연결하기 위한 상호연결을 생성하는 방법(S220')을 나타낸다. 도 7을 참조하여 전술된 바와 같이, 표준 셀들이 배치된 후, 단계 S220'에서 상호연결들을 생성하는 동작이 수행될 수 있다. 도 9에 도시된 바와 같이, 단계 S220'은 복수의 단계들(S221, S222, S223)을 포함할 수 있고, 이하에서 도 9는 도 7을 참조하여 설명될 것이다.

단계 S221에서, 제1 표준 셀의 가상층 정보에 기초하여 제1 표준 셀의 출력 핀에 제1 비아를 배치하는 동작이 수행될 수 있다. 전술된 바와 같이, 가상층 정보는, 제1 표준 셀의 출력 핀에 배치되는 제1 비아가 출력 핀의 전류 공급 지점들 및 전류 인출 지점들 사이에 배치되도록, 제1 표준 셀의 출력 핀에서 제1 비아의 배치가 금지되는 영역 또는 제1 비아의 배치가 허용되는 영역을 정의할 수 있다. 이에 따라, 제1 비아는 전류 공급 지점들로부터 제1 비아로 흐르는 전류의 경로 및 제1 비아로부터 전류 인출 지점들로 흐르는 전류의 경로가 중첩되지 아니하도록 제1 표준 셀의 출력 핀 상에 배치될 수 있다.

단계 S222에서, 제2 표준 셀의 입력 핀에 제2 비아를 배치하는 동작이 수행될 수 있다. 도 5a 내지 도 5e 등을 참조하여 전술된 바와 같이, 제2 표준 셀의 출력 핀이 계단 형상을 가지는 경우, 제2 표준 셀의 입력 핀을 위한 공간이 추가적으로 확보될 수 있고, 이에 따라 제2 표준 셀의 입력 핀에서 제2 비아의 배치가 가능한 면적이 증가할 수 있다. 제2 비아의 배치 자유도의 상승에 기인하여, 제1 표준 셀의 출력 핀 및 제2 표준 셀의 입력 핀을 전기적으로 연결하는 상호연결의 자유도가 상승할 수 있고, 결과적으로 복수의 표준 셀들을 포함하는 집적 회로에서 라우팅 혼잡이 개선됨으로써 집적 회로의 성능 및/또는 집적도가 향상될 수 있다.

단계 S223에서, 제1 및 제2 비아를 전기적으로 연결하기 위한 비아 및/또는 도전 패턴을 생성하는 동작이 수행될 수 있다. 예를 들면, 제1 비아와 전기적으로 연결되고 제1 표준 셀의 출력 핀의 상위 제1 및 제2 도전층에 각각 형성된 제1 및 제2 도전 패턴이 생성될 수 있고, 제1 및 제2 도전 패턴을 전기적으로 연결하는 비아가 생성될 수 있다.

일부 실시예들에서, 도 9의 단계들(S221, S222, S223)은 도 9에 도시된 바와 상이하게 임의의 순서로 수행될 수 있다. 즉, 제1 표준 셀의 출력 핀 및 제2 표준 셀의 입력 핀을 전기적으로 연결하기 위한 상호연결에 포함되는 제1 및 제2 비아, 도전 패턴은 임의의 순서로 생성될 수 있다.

도 10a는 본 개시의 예시적 실시예에 따라 도 7의 가상층 정보(D51)에 의해서 정의되는 가상층의 예시를 나타내는 도면이고, 도 10b는 본 개시의 예시적 실시예에 따라 도 7의 가상층 정보(D51)의 예시를 나타내는 도면이다. 도 8b를 참조하여 전술된 바와 유사하게, 도 10a에서 가상층은 핀 층으로서, 비아의 배치가 허용되는 영역을 나타내는 패턴을 포함할 수 있고, 도 10b의 가상층 정보(D51')는 핀 층의 패턴을 정의하는 기하학적 정보(D51_1)를 포함할 수 있다.

도 10a을 참조하면, 표준 셀(100)의 출력 핀(P100)은 전류 공급 지점들을 포함하고 X축 방향으로 연장되는 제1 부분(P100_1), 전류 인출 지점들을 포함하고 X축 방향으로 연장되는 제2 부분(P100_2) 및 제1 및 제2 부분(P100_1, P100_2)을 연결하는 제3 부분(P100_3)을 포함하고, 가상층의 패턴은 제3 부분(P100_3)에 대응할 수 있다. 일부 실시예들에서, 반도체 설계 기준, 예컨대 디자인 룰에 따라 비아는 그리드 상에서 미리 정해진 위치들 중 하나에 배치될 수 있고, 이에 따라 도 10a에 도시된 바와 같이 제3 부분(P100_3)에서 비아는 5개의 위치들 중 하나에 배치될 수 있다. 일부 실시예들에서, 가상층의 패턴은, 비아의 배치가 가능한 위치들에 각각 대응하는 후보 비아들(VC1 내지 VC5)을 정의할 수 있다.

도 10b를 참조하면, 가상층 정보(D51')는 기하학적 정보(D51_1) 및 일렉트로마이그레이션(EM) 정보(D51_2)를 포함할 수 있다. 기하학적 정보(D51_1)는 도 10a의 제3 부분(P100_3)에 대응하는 가상층의 패턴을 정의할 수 있는 한편, EM 정보(D51_2)는 후보 비아들(VC1 내지 VC5)에 대한 우선순위를 정의할 수 있다. 도 3을 참조하여 전술된 바와 같이, 비아의 위치에 따라 일렉트로마이그레이션의 효과는 상이하게 나타날 수 있고, 제3 부분(P100_3) 내에서도 비아의 위치에 따라 일렉트로마이그레이션의 효과가 상이할 수 있다. 따라서, EM 정보(D51_2)는, 일렉트로마이그레이션의 효과가 미약할수록 높은 우선순위를 가지도록, 기하학적 정보(D51_1)에 의해서 정의된 영역 내에서 비아가 배치될 수 있는 위치들 각각의 우선순위를 정의할 수 있다. 예를 들면, 도 10a 및 도 10b에 도시된 바와 같이, 5개의 후보 비아들(VC1 내지 VC5)에 대하여, EM 정보(D51_2)는 제3 후보 비아(VC3), 제2 후보 비아(VC2), 제1 후보 비아(VC1) 및 제5 후보 비아(VC5) 순으로 우선순위를 정의할 수 있고, 제4 후보 비아(VC4)는 제2 후보 비아(VC2)와 동일한 우선순위를 가지도록 정의할 수 있다. 도 7의 단계 S220에서 상호연결들을 생성시, 가상층 정보(D51')의 EM 정보(D51_2)가 참조될 수 있고, 높은 우선순위를 가지는 후보 비아에 비아가 우선적으로 배치될 수 있다. 후보 비아의 우선순위를 참조하여 상호연결을 생성하는 방법에 대한 자세한 내용은 도 11을 참조하여 후술될 것이다.

도 11은 본 개시의 예시적 실시예에 따라 도 7의 단계 S220의 예시를 나타내는 순서도이다. 구체적으로, 도 11은 도 10b의 가상층 정보(D51')를 참조하여 제1 표준 셀의 출력 핀 및 제2 표준 셀의 입력 핀을 전기적으로 연결하기 위한 상호연결을 생성하는 방법(S220")을 나타낸다. 도 11에 도시된 바와 같이, 단계 S220"은 복수의 단계들(S221', S222', S223', S224')을 포함할 수 있고, 이하에서 도 11은 도 10a 및 도 10b를 참조하여 설명될 것이다.

단계 S221'에서, EM 정보에 기초하여 제1 표준 셀의 출력 핀에 제1 비아를 배치하는 동작이 수행될 수 있다. 도 10a 및 도 10b를 참조하여 전술된 바와 같이, EM 정보는, 일렉트로마이그레이션의 효과가 미약할수록 높은 우선순위를 가지도록, 비아가 배치될 수 있는 지점들에 대한 우선순위를 정의할 수 있고, 단계 S221'에서 비아는 가장 높은 우선순위를 가지는 지점에 배치될 수 있다.

단계 S222'에서, 제2 표준 셀의 입력 핀에 제2 비아를 배치하는 동작이 수행될 수 있다. 도 5a 내지 도 5e 등을 참조하여 전술된 바와 같이, 제2 표준 셀의 출력 핀이 계단 형상을 가지는 경우, 제2 표준 셀의 입력 핀을 위한 공간이 추가적으로 확보될 수 있고, 이에 따라 제2 표준 셀의 입력 핀에서 제2 비아의 배치가 가능한 면적이 증가할 수 있다.

단계 S223'에서, 상호연결의 생성이 가능한지 여부를 판단하는 동작이 수행될 수 있다. 예를 들면, 제1 및 제2 비아를 포함하고, 제1 및 제2 비아를 전기적으로 연결하기 위한 도전 패턴을 포함하는 상호연결은, 집적 회로에서 다른 표준 셀들을 전기적으로 연결하기 위한 다른 상호연결들 및 디자인 룰 등에 기인하여 생성이 불가능할 수도 있다. 도전 패턴의 생성이 불가능한 경우, 단계 S221'에서, EM 정보에 기초하여 제1 표준 셀의 출력 핀에 제1 비아를 배치하는 동작이 수행되며, 이 때 이전의 단계 S221' 수행시보다 동일하거나 낮은 우선순위를 가지는 위치에 제1 비아를 배치하는 동작이 수행될 수 있다. 다른 한편으로, 도전 패턴의 생성이 가능한 경우, 단계 S224'에서, 제1 및 제2 비아를 전기적으로 연결하기 위한 비아 및/또는 도전 패턴을 생성하는 동작이 수행될 수 있다.

일부 실시예들에서, 도 11의 단계들(S221', S222', S223')은 도 11에 도시된 바와 상이하게 임의의 순서로 수행될 수 있다. 예를 들면, 일부 실시예들에서, 단계 S221'에 의해서 제1 비아가 배치된 후, 단계 S222'에서 제1 비아를 포함하는 상호연결의 생성 가능 여부가 판단될 수 있다. 또한, 일부 실시예들에서, 단계 S223'에 의해서 제1 표준 셀의 출력 핀 및 제2 표준 셀의 입력 핀을 연결하는 상호연결의 생성 가능 여부가 먼저 판단됨으로써 생성 가능한 상호연결의 경로가 미리 결정될 수 있고, 그 다음에 단계들(S221', S222')이 수행됨으로써 제1 및 제2 비아가 배치될 수 있다.

도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(120)을 나타내는 블록도이다. SoC(120)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(120)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 표준 셀은 SoC(120)의 각 기능 블록들에 포함될 수 있고, 이에 따라 일렉트로마이그레이션을 방지 및/또는 완화하는 동시에 감소된 면적 및 기능의 높은 신뢰도를 가지는 SoC(120)가 달성될 수 있다.

도 12를 참조하면, SoC(120)는 모뎀(122), 디스플레이 컨트롤러(123), 메모리(124), 외부 메모리 컨트롤러(125), CPU(central processing unit)(126), 트랜잭션 유닛(127), PMIC(128) 및 GPU(graphic processing unit)(129)을 포함할 수 있고, SoC(120)의 각 기능 블록들은 시스템 버스(121)를 통해서 서로 통신할 수 있다.

SoC(120)의 동작을 전반적으로 제어할 수 있는 CPU(126)는 다른 기능 블록들(122, 123, 124, 125, 127, 128, 129)의 동작을 제어할 수 있다. 모뎀(122)은 SoC(120) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(120) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(125)는 SoC(120)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(125)의 제어하에서 CPU(126) 또는 GPU(129)에 제공될 수 있다. GPU(129)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(129)는 외부 메모리 컨트롤러(125)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(129)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(125)를 통해서 SoC(120) 외부로 전송할 수도 있다. 트랜잭션 유닛(127)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(128)는 트랜잭션 유닛(127)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(123)는 SoC(120) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(120) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.

메모리(124)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.

도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(130)을 나타내는 블록도이다. 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법(예를 들면, 도 7에 도시된 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(130)에서 수행될 수 있다.

컴퓨팅 시스템(130)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 13에 도시된 바와 같이, 컴퓨팅 시스템(130)은 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(random access memory)(134), ROM(read only memory)(135) 및 저장 장치(136)를 포함할 수 있다. 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(134), ROM(135) 및 저장 장치(136)는 버스(137)에 연결될 수 있고, 버스(137)를 통해서 서로 통신할 수 있다.

프로세서(131)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(131)는 버스(137)를 통해서 메모리, 즉 RAM(134) 또는 ROM(135)에 액세스할 수 있고, RAM(134) 또는 ROM(135)에 저장된 명령어들을 실행할 수 있다. 도 1에 도시된 바와 같이, RAM(134)은 본 개시의 예시적 실시예에 따른 프로그램(200) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(200)은 프로세서(131)로 하여금 집적 회로를 제조하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(200)은 프로세서(131)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(200)에 포함된 복수의 명령어들은 프로세서(131)로 하여금, 예컨대 도 7의 단계 S100의 논리 합성 동작 및/또는 단계 S200의 P&R(place and routing) 동작을 수행하도록 할 수 있다.

저장 장치(136)는 컴퓨팅 시스템(130)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(136)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(136)는 컴퓨팅 시스템(130)으로부터 탈착 가능할 수도 있다. 저장 장치(136)는 본 개시의 예시적 실시예에 따른 프로그램(200)을 저장할 수도 있으며, 프로그램(200)이 프로세서(131)에 의해서 실행되기 이전에 저장 장치(136)로부터 프로그램(200) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 다르게는, 저장 장치(136)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(200) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 또한, 도 13에 도시된 바와 같이, 저장 장치(136)는 데이터베이스(251)를 저장할 수 있고, 데이터베이스(251)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 7의 표준 셀 라이브러리(D50)를 포함할 수 있다.

저장 장치(136)는 프로세서(131)에 의해서 처리될 데이터 또는 프로세서(131)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(131)는 프로그램(200)에 따라, 저장 장치(136)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(136)에 저장할 수도 있다. 예를 들면, 저장 장치(136)는 RTL 데이터(D10), 네트리스트 데이터(D20) 및/또는 레이아웃 데이터(D30)를 저장할 수도 있다.

입출력 장치들(132)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(132)을 통해서, 프로세서(131)에 의해 프로그램(200)의 실행을 트리거할 수도 있고, 도 7의 RTL 데이터(D10) 및/또는 네트리스트 데이터(D20)를 입력할 수도 있으며, 도 7의 레이아웃 데이터(D30)를 확인할 수도 있다.

네트워크 인터페이스(133)는 컴퓨팅 시스템(130) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

1. 제1 도전층에 형성되고, 외부로부터 제1 전류가 공급되는 적어도 하나의 지점을 포함하는 제1 부분, 외부로 제2 전류가 인출되는 적어도 하나의 지점을 포함하는 제2 부분 및 상기 제1 및 제2 부분을 연결하는 제3 부분을 포함하는 제1 도전 패턴;
   상기 제1 도전층 위에서 제2 도전층에 형성된 제2 도전 패턴; 및
   상기 제1 및 제2 도전 패턴에 전기적으로 결합되는 비아(via)로서, 상기 제1 전류가 상기 비아를 통해서 상기 제2 도전 패턴에 공급되고 상기 제2 전류가 상기 비아를 통해서 상기 제2 도전 패턴으로부터 인출되는, 상기 비아를 포함하고,
   상기 비아는, 상기 제1 도전 패턴의 상기 제3 부분 상에 배치되는 것을 특징으로 하는 집적 회로.
2. 청구항 1에 있어서,
   상기 제1 및 제2 전류는 상기 비아를 상이한 시점들에서 각각 통과하는 것을 특징으로 하는 집적 회로.
3. 청구항 2에 있어서,
   상기 집적 회로는, 상기 제1 도전 패턴을 포함하는 표준 셀을 포함하고,
   상기 제1 도전 패턴은 상기 표준 셀의 출력 핀(pin)에 대응하는 것을 특징으로 하는 집적 회로.
4. 청구항 1에 있어서,
   상기 제1 도전 패턴의 상기 제1 및 제2 부분은 제1 수평 방향으로 상호 평행하게 연장되고,
   상기 제1 도전 패턴의 상기 제3 부분은 상기 제1 수평 방향과 수직인 제2 수평 방향으로 연장되는 것을 특징으로 하는 집적 회로.
5. 청구항 4에 있어서,
   상기 제1 도전 패턴의 상기 제1 부분은, 상기 제3 부분으로부터 상기 제1 수평 방향으로 이격될수록 상기 제2 수평 방향의 길이가 감소하는 계단 형상을 가지는 것을 특징으로 하는 집적 회로.
6. 청구항 5에 있어서,
   상기 제1 도전 패턴의 상기 제1 부분의 상기 제2 수평 방향의 길이는, 상기 적어도 하나의 제1 지점으로부터 공급되는 전류의 크기 및 상기 제1 도전층의 단위 폭당 허용 전류에 기초하여 결정되고,
   상기 제1 도전층의 단위 폭당 허용 전류는 상기 제1 도전층에서 발생하는 일렉트로마이그레이션에 기초하여 결정되는 것을 특징으로 하는 집적 회로.
7. 청구항 4에 있어서,
   상기 제1 도전 패턴의 상기 제2 부분은, 상기 제3 부분으로부터 상기 제1 수평 방향으로 이격될수록 상기 제2 수평 방향의 길이가 감소하는 계단 형상을 가지는 것을 특징으로 하는 집적 회로.
8. 청구항 7에 있어서,
   상기 제1 도전 패턴의 상기 제2 부분의 상기 제2 수평 방향의 길이는, 상기 적어도 하나의 제2 지점으로 인출되는 전류의 크기 및 상기 제1 도전층의 단위 폭당 허용 전류에 기초하여 결정되고,
   상기 제1 도전층의 단위 폭당 허용 전류는 상기 제1 도전층에서 발생하는 일렉트로마이그레이션에 기초하여 결정되는 것을 특징으로 하는 집적 회로.
9. 청구항 8에 있어서,
   상기 제1 도전층에 형성된 제3 도전 패턴을 더 포함하고,
   상기 제1 도전 패턴의 상기 제1 부분 및 상기 제2 부분 중 적어도 하나는, 상기 제1 도전 패턴의 상기 제3 부분으로부터 상기 제1 수평 방향으로 이격될수록 상기 제2 수평 방향의 길이가 감소하는 계단 형상을 가지고,
   상기 제3 도전 패턴은, 상기 제1 도전 패턴의 상기 제1 또는 제2 부분과 상기 제2 수평 방향으로 이격되어 배치되는 것을 특징으로 하는 집적 회로.
10. 청구항 9에 있어서,
    상기 제3 도전 패턴은, 상기 제1 도전 패턴의 상기 제1 부분 및 상기 제2 부분 중 적어도 하나에서 상기 제2 수평 방향의 길이가 가장 짧은 영역과 상기 제2 수평 방향으로 이격되고 상기 제2 수평 방향으로 연장되는, 적어도 일부분을 포함하는 것을 특징으로 하는 집적 회로.
11. 청구항 4에 있어서,
    상기 제1 도전 패턴의 상기 제3 부분의, 상기 제1 수평 방향의 길이는, 상기 제1 도전 패턴의 상기 제1 및 제2 부분의 상기 제2 수평 방향의 길이들 각각보다 크거나 같은 것을 특징으로 하는 집적 회로.
12. 청구항 1에 있어서,
    상기 비아, 제1 및 제2 도전층은, 상기 집적 회로의 BEOL(back-end-of-line) 공정에 의해서 형성된 것을 특징으로 하는 집적 회로.
13. 제1 도전층에 형성된 제1 도전 패턴;
    상기 제1 도전층 위에서 제2 도전층에 형성된 제2 도전 패턴; 및
    상기 제1 및 제2 도전 패턴에 전기적으로 결합되고, 상기 제1 도전 패턴으로부터 상기 제2 도전 패턴으로 흐르는 제1 전류 및 상기 제2 도전 패턴으로부터 상기 제1 도전 패턴으로 흐르는 제2 전류가 각각 통과하는 비아(via)를 포함하고,
    상기 비아는, 상기 제1 전류의 경로 및 상기 제2 전류의 경로가 상기 제1 도전 패턴에서 상호 중첩되지 아니하도록, 상기 제1 도전 패턴 상에 배치되는 것을 특징으로 하는 집적 회로.
14. 청구항 13에 있어서,
    상기 제1 도전 패턴은,
    상기 제1 전류가 상기 제1 도전 패턴의 외부로부터 공급되는 적어도 하나의 제1 지점을 포함하는 제1 부분(segment);
    상기 제2 전류가 상기 제1 도전 패턴의 외부로 인출되는 적어도 하나의 제2 지점을 포함하는 제2 부분; 및
    상기 제1 도전 패턴의 상기 제1 및 제2 부분을 연결하는 제3 부분을 포함하고,
    상기 비아는 상기 제1 도전 패턴의 상기 제3 부분 상에 배치되는 것을 특징으로 하는 집적 회로.
15. 청구항 14에 있어서,
    상기 제1 도전 패턴의 상기 제1 및 제2 부분은 제1 수평 방향으로 상호 평행하게 연장되고,
    상기 제1 도전 패턴의 상기 제3 부분은 상기 제1 수평 방향과 수직인 제2 수평 방향으로 연장되는 것을 특징으로 하는 집적 회로.
16. 청구항 15에 있어서,
    상기 집적 회로는, 상기 제1 도전 패턴을 포함하는 표준 셀을 포함하고,
    상기 제1 도전 패턴은 상기 표준 셀의 출력 핀(pin)에 대응하는 것을 특징으로 하는 집적 회로.
17. 청구항 15에 있어서,
    상기 제1 도전 패턴의 상기 제3 부분의 상기 제1 수평 방향의 길이는, 상기 제1 도전 패턴의 상기 제1 및 제2 부분의 상기 제2 수평 방향의 길이들 각각보다 크거나 같은 것을 특징으로 하는 집적 회로.
18. 청구항 15에 있어서,
    상기 제1 도전 패턴의 상기 제1 부분 및 상기 제2 부분 중 적어도 하나는, 상기 제1 도전 패턴의 상기 제3 부분으로부터 상기 제1 수평 방향으로 이격될수록 상기 제2 수평 방향의 길이가 감소하는 계단 형상을 가지는 것을 특징으로 하는 집적 회로.
19. 복수의 표준 셀들을 포함하는 집적 회로를 제조하기 위한 방법으로서,
    셀 라이브러리를 참조하여 상기 복수의 표준 셀들의 입력 핀들 및 출력 핀들을 연결하는 복수의 상호연결들을 생성함으로써 라우팅하는 단계; 및
    상기 복수의 상호연결들을 정의하는 레이아웃 데이터를 생성하는 단계를 포함하고,
    상기 라우팅하는 단계는,
    표준 셀의 출력 핀에 대응하는 도전 패턴에서, 상기 도전 패턴의 외부로부터 전류가 공급되는 적어도 하나의 제1 지점을 포함하는 제1 영역 및 상기 도전 패턴의 외부로 전류가 인출되는 적어도 하나의 제2 지점을 포함하는 제2 영역 사이 제3 영역 상에 상호연결에 포함되는 비아를 배치하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
20. 청구항 19에 있어서,
    상기 레이아웃 데이터에 기초하여 적어도 하나의 마스크를 제작하는 단계; 및
    상기 적어도 하나의 마스크를 사용하여 상기 집적 회로를 제조하는 단계를 더 포함하는 집적 회로를 제조하기 위한 방법.

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