KR20240021037A - 다중 문턱 소자들을 포함하는 집적 회로 및 이를 설계하는 방법 - Google Patents

다중 문턱 소자들을 포함하는 집적 회로 및 이를 설계하는 방법 Download PDF

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KR20240021037A
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Abstract

집적 회로는, 제1 방향으로 연장되고 상호 인접한 제1 행 및 제2 행에 배치되고, 복수의 제1 문턱 전압 소자들을 포함하는 제1 셀, 및 제1 행 및 제2 행에서 제1 셀에 인접하게 배치되고, 복수의 제2 문턱 전압 소자들을 포함하는 적어도 하나의 제2 셀을 포함할 수 있고, 복수의 제1 문턱 전압 소자들은, 제1 행에서 제1 기능을 수행하도록 구성된 제1 소자들, 및 제2 행에서 제1 기능에 독립적인 제2 기능을 수행하도록 구성된 제2 소자들을 포함할 수 있다.

Description

다중 문턱 소자들을 포함하는 집적 회로 및 이를 설계하는 방법{INTEGRATED CIRCUIT INCLUDING MULTI-THRESHOLD DEVICES AND METHOD FOR DESIGNING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 다중 문턱 소자들을 포함하는 집적 회로 및 이를 설계하는 방법에 관한 것이다.
집적 회로는 다양한 요건들을 충족시키기 위하여, 상이한 특성들을 각각 가지는 소자들을 포함할 수 있다. 예를 들면, 집적 회로는 다양한 문턱 전압들을 각각 가지는 소자들, 즉 다중 문턱 소자들을 포함할 수 있다. 보다 낮은 문턱 전압을 가지는 소자는 높은 동작 속도 및 소비 전력을 가질 수 있는 한편, 보다 높은 문턱 전압을 가지는 소자는 낮은 동작 속도 및 낮은 소비 전력을 가질 수 있다. 반도체 공정의 발전에 따라 소자들은 감소된 크기를 가질 수 있고, 다중 문턱 소자들을 집적하는 것은 용이하지 아니할 수 있다.
본 개시의 기술적 사상은, 다중 문턱 소자들을 포함하는 집적 회로 및 이를 설계하는 방법을 제공한다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 방향으로 연장되고 상호 인접한 제1 행 및 제2 행에 배치되고, 복수의 제1 문턱 전압 소자들을 포함하는 제1 셀, 및 제1 행 및 제2 행에서 제1 셀에 인접하게 배치되고, 복수의 제2 문턱 전압 소자들을 포함하는 적어도 하나의 제2 셀을 포함할 수 있고, 복수의 제1 문턱 전압 소자들은, 제1 행에서 제1 기능을 수행하도록 구성된 제1 소자들, 및 제2 행에서 제1 기능에 독립적인 제2 기능을 수행하도록 구성된 제2 소자들을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 방향으로 연장되는 제1 행에 배치되고, 복수의 제1 문턱 전압 소자들을 포함하는 제1 셀, 제1 방향으로 연장되고 제1 행에 인접한 제2 행에 배치되고, 복수의 제1 문턱 전압 소자들을 포함하는 제2 셀, 및 제1 행 및 제2 행에서 제1 셀 및 제2 셀에 인접하게 배치되고, 복수의 제2 문턱 전압들을 포함하는 적어도 하나의 제3 셀을 포함할 수 있고, 제1 셀 및 제2 셀은, 제1 방향에 수직한 제2 방향으로 정렬되고, 제1 방향으로 동일한 길이를 가질 수 있다.
본 개시의 기술적 사상의 일측면에 따라 복수의 셀들을 포함하는 집적 회로를 설계하는 방법은, 복수의 셀들을 정의하는 네트리스트를 획득하는 단계; 및 네트리스트에 기초하여, 제1 방향으로 연장되는 복수의 행들에 복수의 셀들을 배치하는 단계를 포함할 수 있고, 복수의 셀들을 배치하는 단계는, 상호 인접한 제1 행 및 제2 행에서 제1 방향에 수직한 제2 방향으로 연장되는 경계에서 상호 접경되도록, 제1 문턱 전압 소자를 포함하는 적어도 하나의 제1 셀 및 제2 문턱 전압 소자를 포함하는 적어도 하나의 제2 셀을 배치하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 집적 회로는 다중 문턱 소자들을 포함할 수 있고, 다양한 요건들을 준수할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 다중 문턱 소자들의 집적에 기인하는 문제들이 해소될 수 있고, 높은 신뢰도를 제공하는 집적 회로가 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 다중 문턱 소자들에 기인하여 최적의 성능 및 효율성을 제공하는 집적 회로가 달성될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 표준 셀을 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따라 소자의 성능 및 전력 사이 관계를 나타내는 그래프이다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예들에 따른 소자의 예시들을 나타내는 도면들이다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.
도 12는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 표준 셀을 나타내는 도면이고, 도 2는 본 개시의 예시적 실시예에 따라 소자의 성능 및 전력 사이 관계를 나타내는 그래프이다.
도 1을 참조하면, 2-입력 NAND 게이트(NAND2)는 집적 회로에서 셀(C10)로 구현될 수 있다. 2-입력 NAND 게이트(NAND2)는 2개의 입력들(A, B) 및 출력(Y)을 가질 수 있고, 소자들, 즉 제1 및 제2 NFET(n-type field effect transistor)(N1, N2)과 제1 및 제2 PFET(p-type field effect transistor)들(P1, P2)을 포함할 수 있다. 도 1은, X축 방향으로 연장되는 활성 패턴들 및 Y축 방향으로 연장되는 게이트 전극에 의해서 형성되는 FinFET(fin field effect transistor)를 포함하는 셀(C10)을 도시하나, 도 3a 내지 도 3d를 참조하여 후술되는 바와 같이, 셀은 다양한 구조의 소자들을 포함할 수 있다.
본 명세서에서, X축 방향 및 Y축 방향은 제1 방향 및 제2 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향 또는 제3 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있고, 구성요소의 폭은 구성요소가 연장되는 방향과 직교하는 방향의 길이를 지칭할 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 배선층의 패턴과 하위 패턴 사이 연결을 나타내기 위하여 비아(via)는 배선층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다. 또한, 배선층의 패턴과 같이 전도성 물질로 구성되는 패턴은 전도성 패턴으로 지칭될 수 있고, 단순하게 패턴으로 지칭될 수도 있다.
집적 회로는 복수의 표준 셀들을 포함할 수 있다. 표준 셀(standard cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 단순하게 셀로 지칭될 수 있다. 셀은 트랜지스터를 포함할 수 있고, 미리 정의된 기능을 수행하도록 설계될 수 있다. 예를 들면, 셀(C10)은 미리 정의된 높이(즉, Y축 방향의 길이)(H1)를 가질 수 있고, 도 4 등을 참조하여 후술되는 바와 같이 Y축 방향으로 연장되는 행에 배치될 수 있다. 하나의 행에 배치되는 셀은 단일 높이 셀(single height cell)로서 지칭될 수 있는 한편, 후술되는 도 5a의 제1 셀(C41)과 같이, 2이상의 행들에 연속적으로 배치되는 셀은 다중 높이 셀(multiple height cell)로서 지칭될 수 있다.
셀(C10)은 X축 방향으로 상호 평행하게 연장되는 PFET 영역 및 NFET 영역을 포함할 수 있고, PFET 영역 및 NFET 영역 사이에서 소자 분리막(ISO)이 X축 방향으로 연장될 수 있다. 도 1에 도시된 바와 같이, PFET 영역은 Y축 방향으로 제1 폭(W1)을 가질 수 있고, NFET 영역은 X축 방향으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1) 및 제2 폭(W2)은 동일할 수도 있고, 상이할 수도 있다. 셀(C10)은 CPP(contacted poly pitch)로 Y축 방향으로 연장되는 게이트 전극들을 포함할 수 있다.
도 2를 참조하면, 반도체 공정은 상이한 특성들을 가지는 소자들을 형성할 수 있다. 예를 들면, 상이한 문턱 전압들을 가지는 소자들이 반도체 공정에 의해서 형성될 수 있고, 집적 회로는 요건에 따라 상이한 문턱 전압들을 가지는 소자들을 포함할 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 소자는 HVT(high voltage threshold), RVT(regular voltage threshold), LVT(low voltage threshold), SLVT(super low voltage threshold) 및 ULVT(ultra-low voltage threshold) 중 하나에 대응하는 문턱 전압을 가질 수 있다. 낮은 문턱 전압을 가지는 소자는 높은 성능(예컨대, 높은 동작 속도)을 제공할 수 있는 한편, 높은 소비 전력을 가질 수 있다. 다른 한편으로, 높은 문턱 전압을 가지는 소자는 낮은 소비 전력을 가질 수 있는 한편, 낮은 성능(예컨대, 낮은 동작 속도)을 제공할 수 있다. 이와 같이 상이한 문턱 전압들을 가지는 소자들은 다중 문턱 소자들로 지칭될 수 있고, 다중 문턱 소자들에 기인하여, 다양한 요건들을 충족하는, 즉 최적화된 집적 회로가 제공될 수 있다. 본 명세서에서, 소자의 예시로서 FET가 주로 설명되고 소자의 특성의 예시로서 문턱 전압이 주로 설명되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
소자들의 상이한 문턱 전압들은 상이한 공정들(또는 하위-공정들)에 의해서 각각 형성될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 2-입력 NAND 게이트(NAND2)의 소자들을 형성하기 위하여 제1 공정(11) 또는 제2 공정(12)이 사용될 수 있다. 제1 공정(11)은 보다 낮은 문턱 전압을 가지는 PFET을 형성하기 위한 LVTP 및 보다 낮은 문턱 전압을 가지는 NFET을 형성하기 위한 LVTN을 포함할 수 있고, LVTP 및 LVTN은 셀(C10)의 높이(H1)에 대응하는 면적을 가질 수 있다. 또한, 제2 공정(12)은 보다 높은 문턱 전압을 가지는 PFET을 형성하기 위한 RVTP 및 보다 높은 문턱 전압을 가지는 NFET을 형성하기 위한 RVTN을 포함할 수 있고, RVTP 및 RVTN은 셀(C10)의 높이(H1)에 대응하는 면적을 가질 수 있다. 일부 실시예들에서, LVTP(또는 RVTP) 및 LVTN(RVTN)의 Y축 방향의 길이는, 전술된 제1 폭(W1) 및 제2 폭(W2)에 의존할 수 있다. 일부 실시예들에서, LVTP(또는 LVTN) 및 RVTP(또는 RVTN)은 상이한 도펀트들(dopants)을 주입하는 서브-공정들에 각각 대응할 수 있다.
제1 공정(11)에 의해서 형성된 제1 및 제2 NFET(N1, N2)과 제1 및 제2 PFET(P1, P2)은 보다 높은 문턱 전압들을 가질 수 있는 한편, 제2 공정(12)에 의해서 형성된 제1 및 제2 NFET(N1, N2)과 제1 및 제2 PFET(P1, P2)은 보다 낮은 문턱 전압들을 가질 수 있다. 제1 공정(11)을 통과한 셀(C10)의 소자들은, 제2 공정(12)을 통과한 셀(C10)의 소자들보다 낮은 문턱 전압들을 가질 수 있고, 이에 따라 제1 공정(11)을 통과한 셀(C10)은 제2 공정(12)을 통과한 셀(C10)보다 높은 동작 속도 및 소비 전력을 가질 수 있다. 일부 실시예들에서, 보다 낮은 문턱 전압을 가지는 소자들을 포함하는 셀(C10)은 집적 회로의 크리티컬 패스(critical path)에 포함될 수 있다.
감소된 크기의 소자에 기인하여, 집적 회로에서 상이한 문턱 전압들을 가지는 소자들을 자유롭게 형성하는 것이 제한될 수 있다. 예를 들면, 도 4를 참조하여 후술되는 바와 같이, 공정은 소자의 문턱 전압을 형성하기 위한 공간적 제약을 가질 수 있고, 이에 따라 상이한 문턱 전압들을 가지는 소자들의 자유로운 배치가 제한될 수 있다. 이러한 공간적 제약을 해소하기 위하여 더미 영역이 추가될 수 있으나, 더미 영역은 집적 회로의 면적을 증가시킬 수 있다. 이하에서 도면들을 참조하여 설명되는 바와 같이, 더미 영역을 유발하지 아니하면서도 공간적 제약이 용이하게 해소될 수 있고, 이에 따라 다중 문턱 소자들을 포함하는 집적 회로는 다양한 요건들을 준수할 수 있고, 높은 신뢰도를 제공할 수 있다. 결과적으로, 다중 문턱 소자들에 기인하여 집적 회로는 최적의 성능 및 효율성을 제공할 수 있다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예들에 따른 소자의 예시들을 나타내는 도면들이다. 구체적으로, 도 3a는 FinFET(30a)을 나타내고, 도 3b는 GAAFET(gate-all-around field effect transistor)(30b)을 나타내고, 도 3c는 MBCFET(multi-bridge channel field effect transistor)(30c)을 나타내며, 도 3d는 VFET(vertical field effect transistor)(30d)을 나타낸다. 도해의 편의를 위하여, 도 3a 내지 도 3c는 2개의 소스/드레인 영역들 중 하나가 제거된 모습을 도시하고, 도 3d는 Y축 및 Z축으로 이루어진 평면과 평행하고 VFET(30d)의 채널(CH)을 통과하는 평면으로 VFET(30d)를 자른 단면을 나타낸다.
도 3a를 참조하면, FinFET(30a)은, STI(shallow trench isolation)들 사이에서 X축 방향으로 연장되는 핀(fin) 형상의 활성 패턴 및 Y축 방향으로 연장되는 게이트(G)에 의해서 형성될 수 있다. 게이트(G)의 양측에 소스/드레인(S/D)이 형성될 수 있고, 이에 따라 소스 및 드레인은 X축 방향으로 상호 이격될 수 있다. 채널(CH) 및 게이트(G) 사이에 절연막이 형성될 수 있다. 일부 실시예들에서, FinFET(30a)은 Y축 방향으로 상호 이격된 복수의 활성 패턴들 및 게이트(G)에 의해서 형성될 수 있다.
도 3b를 참조하면, GAAFET(30b)은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 활성 패턴들, 즉 나노와이어들(nanowires) 및 Y축 방향으로 연장되는 게이트(G)에 의해서 형성될 수 있다. 게이트(G)의 양측에 소스/드레인(S/D)이 형성될 수 있고, 이에 따라 소스 및 드레인은 X축 방향으로 상호 이격될 수 있다. 채널(CH) 및 게이트(G) 사이에 절연막이 형성될 수 있다. GAAFET(30b)에 포함되는 나노와이어들의 수는 도 3b에 도시된 바에 제한되지 아니하는 점이 유의된다.
도 3c를 참조하면, MBCFET(30c)은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 활성 패턴들, 즉 나노시트들(nanosheets) 및 Y축 방향으로 연장되는 게이트(G)에 의해서 형성될 수 있다. 게이트(G)의 양측에 소스/드레인(S/D)이 형성될 수 있고, 이에 따라 소스 및 드레인은 Y축 방향으로 상호 이격될 수 있다. 채널(CH) 및 게이트(G) 사이에 절연막이 형성될 수 있다. MBCFET(30c)에 포함되는 나노시트들의 수는 도 3c에 도시된 바에 제한되지 아니하는 점이 유의된다.
도 3d를 참조하면, VFET(30d)는, 채널(CH)을 사이에 두고 Z축 방향으로 상호 이격된 상위(top) 소스/드레인(T_S/D) 및 하위(bottom) 소스/드레인(B_S/D)을 포함할 수 있다. VFET(30d)는 상위 소스/드레인(T_S/D) 및 하위 소스/드레인(B_S/D) 사이에서 채널(CH)의 둘레를 둘러싸는 게이트(G)를 포함할 수 있다. 채널(CH) 및 게이트(G) 사이에 절연막이 형성될 수 있다.
도 1 및 도 2를 참조하여 전술된 바와 같이, FinFET(30a), GAAFET(30b), MBCFET(30c) 및 VFET(30d) 각각은 상이한 문턱 전압들 중 하나를 가지도록 반도체 공정에 의해서 형성될 수 있다. 이하에서 FinFET(30a) 또는 MBCFET(30c)을 포함하는 셀이 주로 설명될 것이나, 셀에 포함되는 소자들이 도 3a 내지 도 3d의 예시들에 제한되지 아니하는 점이 유의된다. 예를 들면, 셀은, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수 있다. 또한, 셀은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET뿐만 아니라 양극성 접합(bipolar junction) 트랜지스터를 포함할 수도 있다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다. 구체적으로, 도 4는 집적 회로(40)에서 소자들의 문턱 전압들에 대응하는 공정들을 나타낸다. 도 1을 참조하여 전술된 바와 같이, 집적 회로(40)의 소자들은 상이한 공정들에 의해서 상이한 문턱 전압들을 가지도록 형성될 수 있다. 집적 회로(40)는, X축 방향으로 활성 패턴들 및 Y축 방향으로 게이트 전극들을 포함할 수 있다.
도 4를 참조하면, 집적 회로(40)는 X축 방향으로 연장되는 제1 행(R1)에 배치된 제1 내지 제3 셀(C41 내지 C43)을 포함할 수 있고, X축 방향으로 연장되는 제2 행(R2)에 배치된 제4 및 제5 셀(C44, C45)을 포함할 수 있다. 집적 회로(40)는 셀들에 전력을 공급하기 위하여 공급 전압들이 각각 인가되는 파워 레일들을 포함할 수 있다. 예를 들면, 양의 공급 전압(VDD)이 인가되는 파워 레일이 제1 행(R1) 및 제2 행(R2)의 경계 상으로 X축 방향으로 연장될 수 있고, 음의 공급 전압(VSS)(또는 접지 전위)이 인가되는 파워 레일들이 제1 행(R1) 및 제2 행(R2)의 다른 경계들 상으로 X축 방향으로 각각 연장될 수 있다. 제1, 제4 셀(C41, C44)은 LVTP 및 LVTN에 의해서 형성된 소자들을 포함할 수 있는 한편, 제2, 제3 및 제5 셀(C42, C43, C45)은 RVTP 및 RVTN에 의해서 형성된 소자들을 포함할 수 있다.
일부 실시예들에서, 집적 회로(40)에서 행들은 상이한 높이들을 가질 수 있다. 예를 들면, 제1 행(R1)의 제1 높이(H1)는 제2 행(R2)의 제2 높이(H2)보다 클 수 있고, 이에 따라 제1 내지 제3 셀(C41 내지 C43)의 제1 높이(H1) 역시 제4 및 제5 셀(C44, C45)의 제2 높이(H2)보다 클 수 있다(H1>H2). 이에 따라, 제1 행(R1)에 배치되는 셀들은 보다 높은 성능을 가질 수 있는 한편, 제2 행(R2)에 배치되는 셀들은 보다 작은 면적을 가질 수 있다. 집적 회로(40)는 멀티 문턱 소자들뿐만 아니라 상이한 높이의 셀들을 포함할 수 있고, 이에 따라 집적 회로(40)의 성능(예컨대, 동작 속도) 및 효율성(예컨대, 면적 및 소비 전력)이 극대화될 수 있다. 일부 실시예들에서, 제1 행(R1)에서 Y축 방향으로 연장되는 게이트 전극들의 피치, 즉 CPP는, 제2 행(R2)에서 Y축 방향으로 연장되는 게이트 전극들의 피치와 동일할 수 있다. 일부 실시예들에서, 제1 높이(H1) 및 제2 높이(H2)는 동일할 수도 있다(H1=H2).
제1 내지 제5 셀(C41 내지 C45)이 도 4에 도시된 바와 같이 배치되는 경우, 반도체 공정에서 제2 행(R2)의 제4 셀(C44)의 PFET들을 형성하는 것이 용이하지 아니할 수 있다. 도 4에 도시된 바와 같이, 제1 높이(H1)의 제1 행(R1)에서 RVTP 및 RVTN은 제1 폭(W11) 및 제2 폭(W12)을 각각 가질 수 있는 한편, 제2 높이(H2)의 제2 행(R2)에서 LVTP 및 LVTN은 제3 폭(W21) 및 제4 폭(W22)을 각각 가질 수 있다. 도 1을 참조하여 전술된 바와 같이, 제2 행(R2)에서 LVTP의 제3 폭(W21) 및 LVTN의 제4 폭(W22)은 상이할 수 있고(예컨대, W22<W21), 즉 LVTP 및 LVTN은 비대칭적일 수 있다.
일부 실시예들에서, 상대적으로 큰 제4 폭(W22)에 기인하여, 제2 행(R2)에서 소자들은 LVTN 또는 RVTN에 의해 자유롭게 형성될 수 있는 한편, 상대적으로 작은 제3 폭(W21)에 기인하여, 제2 행(R2)에서 소자들은 LVTP 또는 RVTP에 의해 자유롭게 형성되는 것이 제한될 수 있다. 예를 들면, 제4 셀(C44)에서 LVTP의 제1 영역(X41)에 포함되는 소자들(즉, PFET들)은 제4 셀(C44)에 인접한 제1 셀(C41)의 LVTP에 기인하여 용이하게 형성될 수 있는 한편, 제4 셀(C44)에서 LVTP의 제2 영역(X42)에 포함되는 소자들(즉, PFET들)을 형성하는 것이 용이하지 아니할 수 있다. 제2 영역(X42)과 유사하게, 소자들을 형성하는 것이 용이하지 아니한 RVTP의 영역이 발생할 수도 있다. 도 4의 제2 영역(X42)을 제거하기 위하여, 더미 영역, 예컨대 필러(filler) 셀 등이 삽입되는 경우, 집적 회로의 면적이 증가할 수 있고, 멀티 문턱 소자들 및/또는 상이한 높이들의 행들에 의한 최적화가 제한될 수 있다. 이하에서 도면들을 참조하여 도 4의 제2 영역(X42)을 제거하기 위한 실시예들이 설명될 것이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 도면이다. 구체적으로, 도 5a 및 도 5b는 집적 회로들(50a, 50b)에서 소자들의 문턱 전압들에 대응하는 공정들을 나타낸다. 도 4를 참조하여 전술된 바와 같이, 양의 공급 전압(VDD)이 인가되는 패턴(또는 파워 레일)이 제1 행(R1) 및 제2 행(R2) 사이 경계 상으로 X축 방향으로 연장될 수 있다. 이하에서, 도 5a 및 도 5b에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 집적 회로(50a)는 제1 내지 제4 셀(C51 내지 C54)을 포함할 수 있다. 제1 셀(C51)은 LVTP 및 LVTN에 의해서 형성된 소자들을 포함할 수 있는 한편, 제2 내지 제4 셀(C52, C54)은 RVTP 및 RVTN에 의해서 형성된 소자들을 포함할 수 있다. 제1 셀(C51)은 다중 높이 셀일 수 있고, 제1 행(R1) 및 제2 행(R2)에 연속적으로 배치될 수 있다. 일부 실시예들에서, 제1 셀(C51)은 독립적인 기능들을 각각 수행하는 회로들을 포함할 수 있고, 회로들은 상이한 행들에 각각 형성될 수 있다. 예를 들면, 제1 셀(C51)은, 제1 행(R1)에서 제1 기능을 수행하도록 구성된 소자들을 포함할 수 있고, 제2 행(R2)에서 제1 기능에 독립적인 제2 기능을 수행하도록 구성된 소자들을 포함할 수 있다.
제1 셀(C51)은 X축 방향으로 일정한 길이(L1)를 가질 수 있고, 제1 셀(C51)은 Y축 방향으로 연장되는 경계에서 제2 및 제4 셀(C52, C54)과 접경(abut)할 수 있다. 도 4의 제4 셀(C44)이 제2 기능을 수행하도록 구성된 소자들을 포함하는 경우, 도 8을 참조하여 후술되는 바와 같이, 도 4의 제4 셀(C44)은 도 5a의 제1 셀(C51)로 대체될 수 있다. 이에 따라, 도 4의 제1 영역(X41)이 발생하지 아니할 수 있고, 제2 기능을 수행하도록 구성된 소자들이 용이하게 형성될 수 있다. 또한, 제1 셀(C51)의 제1 행(R1)에 대응하는 영역은 더미 영역으로 한정되는 대신 제1 기능을 수행하도록 구성된 소자들을 포함할 수 있고, 이에 따라 집적 회로(50a)의 면적 증가가 제한될 수 있다. 제1 셀(C51)의 예시들이 도 6a 및 도 6b를 참조하여 후술될 것이다.
도 5b를 참조하면, 집적 회로(50b)는 제1 내지 제5 셀(C51 내지 C55)을 포함할 수 있다. 제1 및 제4 셀(C51, C54)은 LVTP 및 LVTN에 의해서 형성된 소자들을 포함할 수 있는 한편, 제2, 제3 및 제5 셀(C52, C53, C55)은 RVTP 및 RVTN에 의해서 형성된 소자들을 포함할 수 있다. 제1 셀(C51)은 제1 기능을 수행하도록 구성된 소자들을 포함할 수 있고, 제4 셀(C54)은 제2 기능을 수행하도록 구성된 소자들을 포함할 수 있다.
제1 셀(C51) 및 제4 셀(C54)은 X축 방향으로 동일한 길이(L1)를 가질 수 있고, Y축 방향으로 정렬될 수 있다. 이에 따라, 제1 및 제2 셀(C51, C52) 사이 경계 및 제4 및 제5 셀(C54, C55) 사이 경계는 Y축 방향으로 정렬될 수 있다. 도 4의 제4 셀(C44)과 같이, 도 5b의 제4 셀(C54)이 제2 행(R2)에 배치되는 경우, 도 10을 참조하여 후술되는 바와 같이, 제4 셀(C54)과 동일한 X축 방향의 길이(즉, L1)를 가지는 제1 셀(C51)이 제1 행(R1)에서 제4 셀(C54)에 정렬되어 배치될 수 있다. 이에 따라, 도 4의 제1 영역(X41)이 발생하지 아니할 수 있고, 제2 기능을 수행하도록 구성된 소자들이 용이하게 형성될 수 있다. 또한, 제1 셀(C51)에 기인하여 제1 행(R1)에서 더미 영역이 제거될 수 있고, 이에 따라 집적 회로(50b)의 면적 증가가 제한될 수 있다. 제1 및 제4 셀(C51, C54)의 예시들이 도 6a 및 도 6b를 참조하여 후술될 것이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 도면이다. 구체적으로, 도 6a 및 도 6b는 도 5a의 제1 셀(C51) 및 도 5b의 제1 및 제4 셀(C51, C54)의 예시들을 나타낸다. 도 5a 및 도 5b를 참조하여 전술된 바와 같이, 다중 높이 셀 또는 Y축 방향으로 정렬된 단일 높이 셀들에 기인하여, 도 4의 제2 영역(X42)이 발생하지 아니할 수 있고, 멀티 문턱 소자들이 용이하게 형성될 수 있다. 도 5a의 제1 셀(C51) 및 도 5b의 제1 및 제4 셀(C51, C54)이 도 6a 및 도 6b의 예시들에 제한되지 아니하는 점이 유의된다. 도 6a 및 도 6b에서, 제1 행(R1)의 제1 높이(H1)는 제2 행(R2)의 제2 높이(H2)보다 클 수 있다(H1>H2). 이하에서, 도 6a 및 도 6b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 6a를 참조하면, 집적 회로(60a)는 제1 행(R1) 및 제2 행(R2)에서 상호 독립적이고 동일한 기능들을 제공하는 적어도 하나의 셀을 포함할 수 있다. 예를 들면, 도 6a에 도시된 바와 같이, 집적 회로(60a)는 제1 행(R1)에서 제1 인버터를 구성하는 소자들 및 제2 행(R2)에서 제2 인버터를 구성하는 소자들을 포함할 수 있다. 제1 인버터는 상대적으로 넓은 폭의 활성 패턴, 즉 브릿지를 포함하는 MBCFET들로서 양의 공급 전압(VDD) 및 음의 공급 전압(VSS) 사이에서 직렬 연결된 NFET 및 PFET을 포함할 수 있고, 제2 인버터는 상대적으로 좁은 폭의 브릿지를 포함하는 MBCFET들로서 양의 공급 전압(VDD) 및 음의 공급 전압(VSS) 사이에서 직렬 연결된 NFET 및 PFET을 포함할 수 있다.
제1 행(R1) 및 제2 행(R2)의 소자들은 동일한 공정에 의해서 동일한 문턱 전압을 가질 수 있고, 이에 따라 공간상 제약들로부터 자유롭게 용이하게 형성될 수 있다. 도 6a에 도시된 바와 같이, 양의 공급 전압(VDD)이 인가된 M1 층의 패턴이 제1 행(R1) 및 제2 행(R2) 사이 경계 상에서 X축 방향으로 연장될 수 있고, 음의 공급 전압(VSS)이 인가된 M1 층의 패턴들이 제1 행(R1) 및 제2 행(R2)의 다른 경계들 상에서 X축 방향으로 각각 연장될 수 있다.
제1 인버터는 M1 층의 패턴들로서 제1 입력핀(input pin)(A1) 및 제1 출력핀(output pin)(Y1)을 포함할 수 있고, 제2 인버터는 M1 층의 패턴들로서 제2 입력핀(A2) 및 제2 출력핀(Y2)을 포함할 수 있다. 일부 실시예들에서, 도 5a를 참조하여 전술된 바와 같이, 제1 인버터 및 제2 인버터는 하나의 다중 높이 셀에 포함될 수 있고, 양의 공급 전압(VDD)이 인가된 M1 층의 패턴이 다중 높이 셀을 통과할 수 있다. 일부 실시예들에서, 도 5b를 참조하여 전술된 바와 같이, 제1 인버터 및 제2 인버터는 2개의 단일 높이 셀들에 각각 포함될 수 있고, 양의 공급 전압(VDD)이 인가된 M1 층의 패턴은 2개의 단일 높이 셀들에 의해서 공유될 수 있다.
도 6b를 참조하면, 집적 회로(60b)는 제1 행(R1) 및 제2 행(R2)에서 상호 독립적이고 상이한 기능들을 제공하는 적어도 하나의 셀을 포함할 수 있다. 예를 들면, 도 6b에 도시된 바와 같이, 집적 회로(60b)는 제1 행(R1)에서 2-입력 NOR 게이트를 구성하는 소자들 및 제2 행(R2)에서 인버터를 구성하는 소자들을 포함할 수 있다. 제1 행(R1) 및 제2 행(R2)의 소자들은 동일한 공정에 의해서 동일한 문턱 전압을 가질 수 있고, 이에 따라 공간상 제약들로부터 자유롭게 용이하게 형성될 수 있다. 도 6b에 도시된 바와 같이, 양의 공급 전압(VDD)이 인가된 M1 층의 패턴이 제1 행(R1) 및 제2 행(R2) 사이 경계 상에서 X축 방향으로 연장될 수 있고, 음의 공급 전압(VSS)이 인가된 M1 층의 패턴들이 제1 행(R1) 및 제2 행(R2)의 다른 경계들 상에서 X축 방향으로 각각 연장될 수 있다
2-입력 NOR 게이트는 M1 층의 패턴들로서 2개의 제1 입력핀들(A1, B1) 및 M2 층의 패턴으로서 제1 출력핀(Y1)을 포함할 수 있고, 인버터는 M1 층의 패턴들로서 제2 입력핀(A2) 및 제2 출력핀(Y2)을 포함할 수 있다. 2-입력 NOR 게이트는, 양의 공급 전압(VDD) 및 제1 출력핀(Y1) 사이에서 직렬 연결된 2개의 PFET들을 포함할 수 있고, 제1 출력핀(Y1) 및 음의 공급 전압(VSS) 사이에서 병렬 연결된 2개의 NFET들을 포함할 수 있다. 인버터는 양의 공급 전압(VDD) 및 음의 공급 전압(VSS) 사이에서 직렬 연결된 PFET 및 NFET을 포함할 수 있다.
일부 실시예들에서, 도 5a를 참조하여 전술된 바와 같이, 2-입력 NOR 게이트 및 인버터는 하나의 다중 높이 셀에 포함될 수 있고, 양의 공급 전압(VDD)이 인가된 M1 층의 패턴이 다중 높이 셀을 통과할 수 있다. 일부 실시예들에서, 도 5b를 참조하여 전술된 바와 같이, 2-입력 NOR 게이트 및 인버터는 2개의 단일 높이 셀들에 각각 포함될 수 있고, 양의 공급 전압(VDD)이 인가된 M1 층의 패턴은 2개의 단일 높이 셀들에 의해서 공유될 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 설계하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 7의 순서도는 셀들을 포함하는 집적 회로(IC)를 설계하기 위한 방법의 예시를 나타낸다. 도 7의 집적 회로(IC)를 설계하기 위한 방법은 집적 회로(IC)를 제조하기 위한 방법으로 지칭될 수도 있다. 도 7에 도시된 바와 같이, 집적 회로(IC)를 설계하기 위한 방법은 복수의 단계들(S10, S30, S50, S70, S90)을 포함할 수 있다.
셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능, 특성, 레이아웃 등에 대한 정보를 포함할 수 있다. 일부 실시예들에서, 셀 라이브러리(D12)는 상이한 특성들의 소자들을 각각 포함하는 셀들을 정의할 수 있다. 예를 들면, 셀 라이브러리(D12)는 멀티 문턱 소자들을 포함하는 셀들을 정의할 수 있고, 동일한 기능을 제공하나 상이한 문턱 전압들의 소자들을 각각 포함하는 2이상의 셀들을 정의할 수 있다. 셀 라이브러리(D12)는 단일 높이 셀뿐만 아니라 다중 높이 셀을 정의할 수 있다.
설계 규칙(D14)은 집적 회로(IC)의 레이아웃이 준수해야 할 요건들을 포함할 수 있다. 예를 들면, 설계 규칙(D14)은 동일한 레이어에서 패턴들 사이 거리(space), 패턴의 최소 폭, 배선층의 라우팅 방향 등에 대한 요건들을 포함할 수 있다. 일부 실시예들에서, 설계 규칙(D14)은 도 4의 제2 영역(X42)을 필터링하기 위하여, 문턱 전압을 형성하기 위해 요구되는 공간상 제약들을 정의할 수 있다.
단계 S10에서, RTL 데이터(D11)로부터 네트리스트(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트(D13)를 생성할 수 있다. 네트리스트(D13)는 후술되는 배치 및 라우팅(place and routing)의 입력에 대응할 수 있다.
단계 S30에서, 셀들이 배치될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트(D13)에서 사용된 셀들을 셀 라이브러리(D12)를 참조하여 배치할 수 있다. 일부 실시예들에서, 반도체 설계 툴은 셀 라이브러리(D12)에서 특정 문턱 전압의 소자들을 포함하는 셀을 선택할 수 있고, 선택된 셀을 배치할 수 있다. 일부 실시예들에서, 반도체 설계 툴은 도 4의 제2 영역(X42)과 같은 영역이 발생하지 아니하도록 셀들을 배치할 수 있다. 예를 들면, 반도체 설계 툴은, 제1 문턱 전압을 가지는 제1 문턱 전압 소자를 포함하는 적어도 하나의 제1 셀 및 제2 문턱 전압을 가지는 제2 문턱 소자를 포함하는 적어도 하나의 제2 셀이, 상호 인접한 제1 행 및 제2 행에서 Y축 방향으로 연장되는 경계에서 상호 접경되도록, 배치할 수 있다. 단계 S30의 예시들이 도 8 및 도 10을 참조하여 후술될 것이다.
단계 S50에서, 셀들의 핀들이 라우팅될 수 있다. 예를 들면, 반도체 설계 툴은 배치된 셀들의 출력핀들 및 입력핀들을 전기적으로 연결하는 상호연결(interconnection)들을 생성할 수 있고, 배치된 셀들 및 생성된 상호연결들을 정의하는 레이아웃 데이터(D15)를 생성할 수 있다. 상호연결은 비아 층의 비아 및/또는 배선층의 패턴을 포함할 수 있다. 레이아웃 데이터(D15)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다. 반도체 설계 툴은 셀들의 핀들을 라우팅하는 동안 설계 규칙(D14)을 참조할 수 있다. 레이아웃 데이터(D15)는 배치 및 라우팅의 출력에 대응할 수 있다. 단계 S50 단독으로, 또는 단계 S30 및 단계 S50이 총괄적으로, 집적 회로를 설계하는 방법으로서 지칭될 수 있다.
단계 S70에서, 마스크를 제작(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정하기 위한 OPC(optical proximity correction)가 레이아웃 데이터(D15)에 이 적용될 수 있다. OPC가 적용된 데이터에 기초하여 복수의 층들에 배치되는 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S70에서 제한적으로 변형될 수 있고, 단계 S70에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S90에서, 집적 회로(IC)를 제조(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 단계 S70에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. FEOL(front-end-of-line) 은, 예컨대 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 전극을 형성하는 단계, 소스 및 드레인을 형성하는 단계를 포함할 수 있고, FEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 기판에 형성될 수 있다. 또한, BEOL(back-end-of-line)은, 예컨대 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있고, BEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 상호연결될 수 있다. 일부 실시예들에서, FEOL 및 BEOL 사이에 MOL(middle-of-line)이 수행될 수 있고, 개별 소자들 상에 컨택들이 형성될 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 8의 순서도는 도 7의 단계 S30의 예시를 나타낸다. 도 7을 참조하여 전술된 바와 같이, 도 8의 단계 S30a에서 셀들이 배치될 수 있다. 도 8에 도시된 바와 같이, 단계 S30a는 복수의 단계들(S31 내지 S33)을 포함할 수 있다. 이하에서, 도 8은 도 4 및 도 5a를 참조하여 설명될 것이다.
도 8을 참조하면, 단계 S31에서 제1 단일 높이 셀이 식별될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 집적 회로에 포함될 셀들 중 제1 문턱 전압을 가지는 소자, 즉 제1 문턱 전압 소자를 포함하는 제1 단일 높이 셀을 네트리스트(D13)로부터 식별할 수 있다. 예를 들면, 반도체 설계 툴은 제2 기능을 제공하는 제4 셀(C44)을 네트리스트(D13)로부터 식별할 수 있다. 일부 실시예들에서, 제1 단일 높이 셀은 제1 문턱 전압과 상이한 제2 문턱 전압을 가지는 소자, 즉 제2 문턱 전압 소자를 포함하는 단일 높이 셀 또는 다중 높이 셀에 X축 방향으로 인접하게 배치될 셀일 수 있다.
단계 S32에서, 다중 높이 셀이 식별될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 단계 S31에서 식별된 제1 단일 높이 셀에 기초하여, 제1 문턱 전압 소자를 포함하는 다중 높이 셀을 셀 라이브러리(D12)로부터 식별할 수 있다. 예를 들면, 반도체 설계 툴은 도 4의 제4 셀(C44)의 제2 기능을 식별할 수 있고, 식별된 제2 기능을 제4 셀(C44)의 제2 높이(H2)를 가지는 제2 행(R2)에서 제공하는 도 5a의 제1 셀(C51)을 셀 라이브러리(D12)로부터 식별할 수 있다. 일부 실시예들에서, 식별된 다중 높이 셀은, 단계 S31에서 식별된 제1 단일 높이 셀과 동일한 구조를 제2 행(R2)에서 포함할 수 있다. 식별된 다중 높이 셀은 제1 행(R1)에서 제2 기능에 독립적인 제1 기능을 제공할 수 있고, 이에 따라 불필요한 더미 영역이 생략될 수 있다. 단계 S32의 예시가 도 9를 참조하여 후술될 것이다.
단계 S33에서, 다중 높이 셀이 배치될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 단계 S32에서 식별된 다중 높이 셀을 제1 행(R1) 및 제2 행(R2)에 배치할 수 있다. 예를 들면, 반도체 설계 툴은 도 5a의 제1 셀(C51)을 제1 행(R1) 및 제2 행(R2)에 배치할 수 있고, 이에 따라 도 4의 제2 영역(X42)과 같은 영역이 발생하지 아니할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 9의 순서도는 도 8의 단계 S32의 예시를 나타낸다. 도 8을 참조하여 전술된 바와 같이, 도 9의 단계 S32'에서 다중 높이 셀이 식별될 수 있다. 도 9에 도시된 바와 같이, 단계 S32'은 단계 S32_1 및 단계 S32_2를 포함할 수 있다. 이하에서, 도 9는 도 5a 및 도 8을 참조하여 설명될 것이다.
도 9를 참조하면, 단계 S32_1에서 제2 단일 높이 셀이 식별될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 집적 회로에 포함된 셀들 중 제1 문턱 전압을 가지는 소자, 즉 제1 문턱 전압 소자를 포함하는 제2 단일 높이 셀을 네트리스트(D13)로부터 식별할 수 있다.
단계 S32_2에서, 다중 높이 셀이 식별될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 도 8의 단계 S31에서 식별된 제1 단일 높이 셀 및 단계 S32_1에서 식별된 제2 단일 높이 셀에 기초하여, 제1 문턱 전압 소자를 포함하는 다중 높이 셀을 셀 라이브러리(D12)로부터 식별할 수 있다. 예를 들면, 반도체 설계 툴은 도 8의 단계 S31에서 식별된 제1 단일 높이 셀의 제2 기능 및 단계 S32_1에서 식별된 제2 단일 높이 셀의 제1 기능을 식별할 수 있다. 반도체 설계 툴은, 식별된 제1 기능을 제1 행(R1)에서 제공하고 식별된 제2 기능을 제2 행(R2)에서 제공하는 다중 높이 셀, 예컨대 도 5a의 제1 셀(C51)을 셀 라이브러리(D12)로부터 식별할 수 있다. 이를 위하여, 셀 라이브러리(D12)는 제2 행(R2)에서 제2 기능을 제공하고 제1 행(R1)에서 복수의 기능들을 각각 제공하는 복수의 다중 높이 셀들을 정의할 수 있다. 결과적으로, 제1 단일 높이 셀 및 제2 단일 높이 셀이 하나의 다중 높이 셀로 교체될 수 있고, 이에 따라 불필요한 더미 영역이 제거될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 10의 순서도는 도 7의 단계 S30의 예시를 나타낸다. 도 7을 참조하여 전술된 바와 같이, 도 10의 단계 S30b에서 셀들이 배치될 수 있다. 도 10에 도시된 바와 같이, 단계 S30b는 복수의 단계들(S34 내지 S37)을 포함할 수 있다. 이하에서, 도 10은 도 4 및 도 5b를 참조하여 설명될 것이다.
도 10을 참조하면, 단계 S34에서 제1 단일 높이 셀 및 제2 단일 높이 셀이 식별될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 집적 회로에 포함될 들 중 제1 문턱 전압을 가지는 소자, 즉 제1 문턱 전압 소자를 포함하는 제1 단일 높이 셀 및 제2 단일 높이 셀을 식별할 수 있다. 예를 들면, 반도체 설계 툴은 제1 기능을 제공하는 도 4의 제1 셀(C41) 및 제2 기능을 제공하는 도 4의 제4 셀(C44)을 식별할 수 있다. 일부 실시예들에서, 제1 단일 높이 셀 및 제2 단일 높이 셀은, 제1 문턱 전압과 상이한 제2 문턱 전압을 가지는 소자, 즉 제2 문턱 전압 소자를 포함하는 단일 높이 셀 또는 다중 높이 셀에 X축 방향으로 인접하게 배치될 셀들일 수 있다.
단계 S35에서, 제1 단일 높이 셀이 배치될 수 있다. 일부 실시예들에서, 반도체 설계 툴은 단계 S34에서 식별된 단일 높이 셀들 중 제1 단일 높이 셀을 배치할 수 있다. 예를 들면, 반도체 설계 툴은 제4 셀(C44)을 제2 행(R2)에 배치할 수 있다.
단계 S36에서, 제3 단일 높이 셀이 식별될 수 있다. 일부 실시예들에서, 반도체 설계 툴은, 단계 S34에서 식별된 제2 단일 높이 셀과 동일한 기능을 제공하고 단계 S35에서 배치된 제1 단일 높이 셀과 동일한 X축 방향의 길이를 가지는 제3 단일 높이 셀을 셀 라이브러리(D12)로부터 식별할 수 있다. 예를 들면, 반도체 설계 툴은, 도 5b의 제4 셀(C54)과 동일한 X축 방향의 길이(L1)를 가지고 제2 기능을 제공하는 제1 셀(C51)을 셀 라이브러리(D12)로부터 식별할 수 있다. 이를 위하여, 셀 라이브러리(D12)는 동일한 기능을 제공하고 다양한 X축 방향의 길이들을 각각 가지는 복수의 단일 높이 셀들을 정의할 수 있다.
단계 S37에서, 제3 단일 높이 셀이 배치될 수 있다. 일부 실시예들에서, 반도체 설계 툴은, 단계 S36에서 식별된 제3 단일 높이 셀을 단계 S35에서 배치된 제1 단일 높이 셀과 정렬되도록 배치할 수 있다. 예를 들면, 반도체 설계 툴은, 도 5b의 제1 셀(C51)을 제4 셀(C54)에 정렬되도록 제1 행(R1)에 배치할 수 있다. 결과적으로, 제2 단일 높이 셀은 제3 단일 높이 셀로 교체될 수 있고, 이에 따라 불필요한 더미 영역이 제거될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(110)을 나타내는 블록도이다. 시스템-온-칩(110)은 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 시스템-온-칩(110)은, 다양한 기능을 수행하는 IP(intellectual property)와 같이 복잡한 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따라 다중 문턱 소자들을 포함할 수 있고, 이에 따라 시스템-온-칩(110)은 최적의 성능 및 효율성을 가질 수 있다. 도 11를 참조하면, 시스템-온-칩(110)은 모뎀(112), 디스플레이 컨트롤러(113), 메모리(114), 외부 메모리 컨트롤러(115), CPU(central processing unit)(116), 트랜잭션 유닛(117), PMIC(118) 및 GPU(graphic processing unit)(119)을 포함할 수 있고, 시스템-온-칩(110)의 각 기능 블록들은 시스템 버스(111)를 통해서 서로 통신할 수 있다.
시스템-온-칩(110)의 동작을 최상위 계층에서 제어할 수 있는 CPU(116)는 다른 기능 블록들(112 내지 119)의 동작을 제어할 수 있다. 모뎀(112)은 시스템-온-칩(110) 외부로부터 수신되는 신호를 복조(demodulation)하거나, 시스템-온-칩(110) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(115)는 시스템-온-칩(110)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(115)의 제어 하에서 CPU(116) 또는 GPU(119)에 제공될 수 있다.
GPU(119)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(119)는 외부 메모리 컨트롤러(115)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(119)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(115)를 통해서 시스템-온-칩(110) 외부로 전송할 수도 있다. 트랜잭션 유닛(117)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있다. PMIC(118)는 트랜잭션 유닛(117)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(113)는 시스템-온-칩(110) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 시스템-온-칩(110) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(114)는, 데이터 및/또는 명령어들을 저장할 수 있고, 버스(111)를 통해서 시스템-온-칩(110)의 다른 구성요소들에 의해서 액세스될 수 있다. EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수도 있다.
도 12는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(120)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 설계하는 방법, 예컨대 전술된 순서도들의 단계들 중 적어도 일부는 컴퓨팅 시스템(또는 컴퓨터)(120)에서 수행될 수 있다.
컴퓨팅 시스템(120)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 12에 도시된 바와 같이, 컴퓨팅 시스템(120)은 프로세서(121), 입출력 장치들(122), 네트워크 인터페이스(123), RAM(random access memory)(124), ROM(read only memory)(125) 및 저장 장치(126)를 포함할 수 있다. 프로세서(121), 입출력 장치들(122), 네트워크 인터페이스(123), RAM(124), ROM(125) 및 저장 장치(126)는 버스(127)에 연결될 수 있고, 버스(127)를 통해서 서로 통신할 수 있다.
프로세서(121)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(121)는 버스(127)를 통해서 메모리, 즉 RAM(124) 또는 ROM(125)에 액세스할 수 있고, RAM(124) 또는 ROM(125)에 저장된 명령어들을 실행할 수 있다.
RAM(124)은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 위한 프로그램(124_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(124_1)은 프로세서(121)로 하여금, 집적 회로를 설계하는 방법, 예컨대 도 7 내지 도 10의 방법들에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(124_1)은 프로세서(121)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(124_1)에 포함된 복수의 명령어들은 프로세서(121)로 하여금, 예컨대 전술된 순서도들에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(126)는 컴퓨팅 시스템(120)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니하는 임의의 비일시적(non-transitory) 저장 매체를 지칭할 수 있다. 예를 들면, 저장 장치(126)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(126)는 컴퓨팅 시스템(120)으로부터 탈착 가능할 수도 있다. 저장 장치(126)는 본 개시의 예시적 실시예에 따른 프로그램(124_1)을 저장할 수도 있으며, 프로그램(124_1)이 프로세서(121)에 의해서 실행되기 이전에 저장 장치(126)로부터 프로그램(124_1) 또는 그것의 적어도 일부가 RAM(124)으로 로딩될 수 있다. 다르게는, 저장 장치(126)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(124_1) 또는 그것의 적어도 일부가 RAM(124)으로 로딩될 수 있다. 또한, 도 12에 도시된 바와 같이, 저장 장치(126)는 데이터베이스(126_1)를 저장할 수 있고, 데이터베이스(126_1)는 집적 회로를 설계하는데 필요한 정보(예컨대, 도 7의 D12, D14) 및/또는 집적 회로에 대한 정보(예컨대, 도 7의 D13, D15)을 포함할 수 있다.
저장 장치(126)는 프로세서(121)에 의해서 처리될 데이터 또는 프로세서(121)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(121)는 프로그램(124_1)에 따라, 저장 장치(126)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(126)에 저장할 수도 있다. 예를 들면, 저장 장치(126)는, 도 7의 RTL 데이터(D11), 네트리스트(D13) 및/또는 레이아웃 데이터(D15)를 저장할 수 있다.
입출력 장치들(122)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(122)을 통해서, 프로세서(121)에 의해 프로그램(124_1)의 실행을 트리거할 수도 있고, 도 7의 RTL 데이터(D11) 및/또는 네트리스트(D13)를 입력할 수도 있으며, 도 7의 레이아웃 데이터(D15)를 확인할 수도 있다.
네트워크 인터페이스(123)는 컴퓨팅 시스템(120) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (10)

  1. 제1 방향으로 연장되고 상호 인접한 제1 행 및 제2 행에 배치되고, 복수의 제1 문턱 전압 소자들을 포함하는 제1 셀; 및
    상기 제1 행 및 상기 제2 행에서 상기 제1 셀에 인접하게 배치되고, 복수의 제2 문턱 전압 소자들을 포함하는 적어도 하나의 제2 셀을 포함하고,
    상기 복수의 제1 문턱 전압 소자들은,
    상기 제1 행에서 제1 기능을 수행하도록 구성된 제1 소자들; 및
    상기 제2 행에서 상기 제1 기능에 독립적인 제2 기능을 수행하도록 구성된 제2 소자들을 포함하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제1 셀은, 상기 제1 방향으로 일정한 길이를 가지는 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 제1 행은, 상기 제1 방향에 수직한 제2 방향으로 제1 높이를 가지고,
    상기 제2 행은, 상기 제2 방향으로 상기 제1 높이보다 작은 제2 높이를 가지는 것을 특징으로 하는 집적 회로.
  4. 청구항 3에 있어서,
    상기 제2 소자들은, 제1 유형의 적어도 하나의 제2 소자 및 제2 유형의 적어도 하나의 제2 소자를 포함하고,
    상기 제2 행에서 상기 제1 유형의 상기 적어도 하나의 제2 소자가 배치되는 제1 영역은, 상기 제1 방향에 수직한 제2 방향으로 제1 폭을 가지고,
    상기 제2 행에서 상기 제2 유형의 상기 적어도 하나의 제2 소자가 배치되는 제2 영역은, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 것을 특징으로 하는 집적 회로.
  5. 청구항 1에 있어서,
    상기 제1 셀은, 상기 제1 행 및 상기 제2 행의 경계 상으로 상기 제1 방향으로 연장되고, 상기 복수의 제1 문턱 전압 소자들에 전력을 제공하기 위한 공급 전압이 인가되도록 구성된 전도성 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 청구항 1에 있어서,
    상기 복수의 제1 문턱 전압 소자들 및 상기 복수의 제2 문턱 전압 소자들 각각은, FinFET(fin field-effect transistor), GAAFET(gate-all-around field-effect transistor), MBCFET(multi-bridge channel field-effect transistor), VFET(vertical field-effect transistor) 중 하나인 것을 특징으로 하는 집적 회로.
  7. 제1 방향으로 연장되는 제1 행에 배치되고, 복수의 제1 문턱 전압 소자들을 포함하는 제1 셀;
    상기 제1 방향으로 연장되고 상기 제1 행에 인접한 제2 행에 배치되고, 복수의 제1 문턱 전압 소자들을 포함하는 제2 셀; 및
    상기 제1 행 및 상기 제2 행에서 상기 제1 셀 및 상기 제2 셀에 인접하게 배치되고, 복수의 제2 문턱 전압들을 포함하는 적어도 하나의 제3 셀을 포함하고,
    상기 제1 셀 및 상기 제2 셀은, 상기 제1 방향에 수직한 제2 방향으로 정렬되고, 상기 제1 방향으로 동일한 길이를 가지는 것을 특징으로 하는 집적 회로.
  8. 청구항 7에 있어서,
    상기 제1 행 및 상기 제1 셀 각각은, 상기 제2 방향으로 제1 높이를 가지고,
    상기 제2 행 및 상기 제2 셀 각각은, 상기 제2 방향으로 상기 제1 높이 보다 작은 제2 높이를 가지는 것을 특징으로 하는 집적 회로.
  9. 청구항 8에 있어서,
    상기 제2 셀은, 제1 유형의 적어도 하나의 제1 문턱 전압 소자 및 제2 유형의 적어도 하나의 제1 문턱 전압 소자를 포함하고,
    상기 제2 셀에서 상기 제1 유형의 상기 적어도 하나의 제1 문턱 전압 소자가 배치되는 제1 영역은, 상기 제2 방향으로 제1 폭을 가지고,
    상기 제2 셀에서 상기 제2 유형의 상기 적어도 하나의 제1 문턱 전압 소자가 배치되는 제2 영역은, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 것을 특징으로 하는 집적 회로.
  10. 복수의 셀들을 포함하는 집적 회로를 설계하는 방법으로서,
    상기 복수의 셀들을 정의하는 네트리스트를 획득하는 단계; 및
    상기 네트리스트에 기초하여, 제1 방향으로 연장되는 복수의 행들에 상기 복수의 셀들을 배치하는 단계를 포함하고,
    상기 복수의 셀들을 배치하는 단계는,
    상호 인접한 제1 행 및 제2 행에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 경계에서 상호 접경되도록, 제1 문턱 전압 소자를 포함하는 적어도 하나의 제1 셀 및 제2 문턱 전압 소자를 포함하는 적어도 하나의 제2 셀을 배치하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 설계하는 방법.
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