KR20220003363A - 다중 높이 셀을 포함하는 집적 회로 및 이를 설계하는 방법 - Google Patents

다중 높이 셀을 포함하는 집적 회로 및 이를 설계하는 방법 Download PDF

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KR20220003363A
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Abstract

본 개시의 기술적 사상에 따른 집적 회로는, 제1 방향으로 상호 평행하게 연장되고, 제1 방향과 교차하는 제2 방향으로 상호 인접한, 제1 행 및 제2 행에 연속적으로 배치된 스탠다드 셀, 제1 행에서 스탠다드 셀의 경계에 접하고, 제2 방향으로 연장되는 제1 셀 분리막 및 제2 행에서 스탠다드 셀의 경계에 접하고, 제2 방향으로 연장되는 제2 셀 분리막을 포함하고, 제1 셀 분리막 및 제2 셀 분리막은, 제1 행 및 제2 행의 경계에서 불연속적이다.

Description

다중 높이 셀을 포함하는 집적 회로 및 이를 설계하는 방법{INTEGRATED CIRCUIT INCLUDING A MULTIPLE HEIGHT CELL AND METHOD FOR DESIGNING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 다중 높이 셀을 포함하는 집적 회로 및 그것을 설계하는 방법에 관한 것이다.
집적 회로는 복수의 행들에 따라 정렬된 복수의 셀들을 포함할 수 있다. 집적 회로는 동일한 기능을 제공하는 셀들을 포함할 수도 있고, 상이한 기능들을 제공하는 셀들을 포함할 수도 있으며, 동일한 기능을 제공하면서도 상이한 특성들을 제공하는 셀들을 포함할 수도 있다. 예를 들면, 동일한 기능을 수행하는 복수의 셀들 중 특성, 예컨대 동작 속도, 전력 소비, 면적 등에 기초하여 선택된 셀이 집적 회로에 포함될 수 있다. 또한, 집적 회로는 하나의 행에 배치되는 단일 높이 셀(single height cell)을 포함할 수도 있고, 2이상의 행들에 연속적으로 배치되는 다중 높이 셀(multiple height cell)을 포함할 수도 있다.
본 개시의 기술적 사상은 복수의 셀들을 포함하는 집적 회로에 관한 것으로서, 향상된 설계의 자유도 및 집적도를 갖는 집적 회로 및 이를 설계하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 집적 회로는, 제1 방향으로 상호 평행하게 연장되고, 제1 방향과 교차하는 제2 방향으로 상호 인접한, 제1 행 및 제2 행에 연속적으로 배치된 스탠다드 셀, 제1 행에서 스탠다드 셀의 경계에 접하고, 제2 방향으로 연장되는 제1 셀 분리막 및 제2 행에서 스탠다드 셀의 경계에 접하고, 제2 방향으로 연장되는 제2 셀 분리막을 포함하고, 제1 셀 분리막 및 제2 셀 분리막은, 제1 행 및 제2 행의 경계에서 불연속적이다.
본 개시의 다른 측면에 따른 집적 회로는, 제1 방향으로 연장되는 제1 행에 배치된 제1 셀, 제1 방향과 교차하는 제2 방향으로 제1 행과 인접하고, 제1 방향으로 연장되는 제2 행에 배치된 제2 셀, 제1 행 및 제2 행에 연속적으로 배치된 제3 셀, 제1 셀 및 제3 셀 사이에서, 제2 방향으로 연장되는 제1 셀 분리막 및 제2 셀 및 제3 셀 사이에서, 제2 방향으로 연장되는 제2 셀 분리막을 포함하고, 제1 셀 분리막 및 제2 셀 분리막은, 제1 행 및 제2 행의 경계에서 불연속적이다.
본 개시의 다른 측면에 따른 집적 회로를 설계하는 방법은, 집적 회로를 정의하는 입력 데이터에 기초하여, 제1 서브-셀 및 제2 서브-셀을 포함하는 다중 높이 셀을 선택하는 단계 및 제1 방향으로 상호 평행하게 연장되고 상호 인접하는 제1 행 및 제2 행에 다중 높이 셀을 배치하는 단계를 포함하고, 다중 높이 셀을 배치하는 단계는, 제1 행에 제1 서브-셀을 배치하는 단계, 제2 행에 제2 서브-셀을 배치하는 단계 및 제1 서브-셀의 패턴 및 제2 서브-셀의 패턴을 연결하는 적어도 하나의 내부 연결 패턴을 추가하는 단계를 포함한다.
본 개시의 예시적 실시 예에 따라, 다각형 모양의 셀 경계를 갖는 다중 높이 셀이 제공될 수 있다.
또한, 본 개시의 예시적 실시 예에 따라, 서브-셀 단위로 다중 높이 셀을 배치함으로써 설계 자유도를 높이고, 집적 회로의 집적도를 높일 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로의 일부를 개략적으로 나타내는 도면이다.
도 2는 다중 높이 셀을 포함하는 집적 회로를 구체적으로 설명하는 도면이다.
도 3은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법의 예시를 나타내는 순서도이다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법의 예시를 나타내는 순서도이다.
도 5은 본 개시의 예시적 실시 예에 따른 서브-셀 배치를 설명하는 도면이다.
도 6은 본 개시의 예시적인 실시 예에 따른 서브-셀들 간의 연결을 설명하는 도면이다.
도 7은 본 개시의 예시적 실시 예에 따른 표준 셀들 간의 연결을 설명하는 도면이다.
도 8 내지 도 10은 본 개시의 예시적인 실시 예에 따른 다중 높이 셀을 설명하는 도면이다.
도 11은 본 개시의 예시적 실시예들에 따른 집적 회로를 나타내는 평면도이다.
도 12는 본 개시의 예시적 실시 예에 따라 집적 회로의 구조를 설명하는 예시이다.
도 13은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(130)을 나타내는 블록도이다.
도 16은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(140)을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로의 일부를 개략적으로 나타내는 도면이다. 구체적으로, 도 1의 상부는 복수의 표준 셀들(C1a 내지 C5a)을 포함하는 집적 회로(10a)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이고, 도 1의 하부는 집적 회로(10a)로부터 개선된 설계 집적도 및 자유도를 제공하는 집적 회로(10b)의 레이아웃을 나타내는 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 방향 및 제2 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서에서 다른 언급이 없는 한, 구성요소의 높이는 구성요소의 Y축 방향의 길이를 지칭할 수 있다. 또한, 구성요소의 너비는 구성요소의 X축 방향의 길이를 지칭할 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 금속층의 패턴과 하위 전도성 패턴 사이 연결을 나타내기 위하여 비아(via)는 금속층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
표준 셀(standard cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 본 명세서에서 단순하게 셀(cell)로서 지칭될 수도 있다. 집적 회로는 다수의 다양한 표준 셀들을 포함할 수 있다. 표준 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다. 예를 들면, 도 1의 상부에 도시된 바와 같이, 제1a 및 제2a 셀(C1a 및 C2a)은 제1 행(R1) 및 제2 행(R2)에 걸쳐 배치될 수 있고, 제3a 셀(C3a)은 제3 행(R3) 및 제4 행(R4)에 걸쳐 배치될 수 있고, 제4a 셀(C4a)은 제1 행(R1)에 배치될 수 있고, 제5a 셀(C5a)은 제3 행(R3)에 배치될 수 있고, 제6a 셀(C6a)은 제4 행(R4)에 배치될 수 있다. 집적 회로에 포함된 복수의 행들은 서로 다른 높이를 가질 수 있다. 예를 들면, 도 1의 상부에 도시된 바와 같이, 제1 높이(H1) 및 제2 높이(H2)를 갖는 행들이 교번적으로 배치될 수 있다. 제1 행(R1) 및 제3 행(R3)은 제1 높이(H1)를 가질 수 있고, 제2 행(R2) 및 제4 행(R4)은 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 긴 것으로 가정된다. 각 행의 높이는 각 행에 배치되는 셀들의 높이에 기초하여 결정될 수 있다. 제1 높이(H1)를 갖는 셀과 제2 높이(H2)를 갖는 셀은 상이한 구동 능력(driving strength) 및 동작 속도를 가질 수 있다. 예를 들어, 제4a 셀(C4a)은 제6a 셀(C6a)보다 넓은 면적을 가질 수 있는 한편, 제6a 셀(C6a)보다 높은 구동 능력 및 동작 속도를 제공할 수 있다. 제6a 셀(C6a)과 같이 상대적으로 작은 면적을 가지는 셀은 HD(high density) 셀로 지칭될 수 있다. 제4a 셀(C4a)과 같이 상대적으로 높은 성능을 제공하는 셀은 HP(high performance) 셀로 지칭될 수 있다. 제1a 내지 제6a 셀(C1a 내지 C6a)은 X축 방향으로 동일하거나 상이한 너비를 가질 수 있다. 제1 높이(H1)를 갖는 행과 제2 높이(H2)를 갖는 행이 교번적으로 배치되는 것으로 설명하였으나, 본 개시의 예시적인 실시 예는 이에 제한되지 않는다. 즉, 집적 회로의 기능, 설계의 편의 등 여러 목적에 따라 동일한 높이를 갖는 행들이 연속적으로 배치될 수도 있다.
집적 회로(10a)를 참조하면, 제1a 셀 내지 제3a 셀(C1a 내지 C3a)은 2개의 행에 연속적으로 배치될 수 있다. 이와 같이, 연속적인 2 이상의 행들에 배치된 셀은 다중 높이 셀(multiple height cell)로서 지칭될 수 있고, 특히 상호 인접한 2개의 행들에 연속적으로 배치된 셀은 이중 높이 셀(double height cell)로서 지칭될 수 있다. 한편, 제4a 내지 6a 셀 셀(C4a 내지 C6a)와 같이, 하나의 행에 배치되는 셀은 단일 높이 셀(single height cell)로서 지칭될 수 있다.
집적 회로(10a)를 참조하면, 다중 높이 셀은 미사용 영역(unused region, UR)을 포함할 수 있다. 예를 들어, 제1a 셀(C1a)은 제1 미사용 영역(UR1)을 포함하고, 제2a 셀(C2a)은 제2 미사용 영역(UR2)을 포함하고, 제3a 셀(C3a)은 제3 미사용 영역(UR3)을 포함할 수 있다. 미사용 영역은 표준 셀을 구성하는 트랜지스터가 배치되지 않는 영역을 의미할 수 있다. 또는, 미사용 영역은 전도성 패턴이 배치되지 않는 영역을 의미할 수 있다. 미사용 영역은 집적 회로(10a)에 도시된 것과 달리 레이아웃 설계에 따라 표준 셀 내부의 다양한 곳에 분포될 수 있다. 미사용 영역에 의해 집적 회로의 공간이 낭비될 수 있다.
집적 회로(10b)를 참조하면, 제1b 셀(C1b)은 제1a 셀(C1a)과 동일한 기능을 수행할 수 있고, 제2b 셀(C2b)은 제2a 셀(C2a)과 동일한 기능을 수행할 수 있고, 제3b 셀(C3b)은 제3a 셀(C3a)과 동일한 기능을 수행할 수 있다. 다중 높이 셀인 제1b 셀 내지 제3b 셀(C1b 내지 C3b) 각각은 서브-셀들을 포함할 수 있다. 예를 들어, 제1b 셀(C1b)은 제11 서브-셀 및 제12 서브 셀(Sub-C11 및 Sub-C12)을 포함하고, 제2b 셀(C2b)은 제21 서브-셀 및 제22 서브 셀(Sub-C21 및 Sub-C22)을 포함하고, 제3b 셀(C3b)은 제31 서브-셀 및 제32 서브 셀(Sub-C31 및 Sub-C32)을 포함할 수 있다. 서브-셀(sub-cell)은 하나의 행에 배치되고, 트랜지스터가 배치된 영역인 사용 영역(used region)만 포함할 수 있다. 따라서, 제1b 셀(C1b) 내지 제3b 셀(C3b)은 미사용 영역을 포함하지 않을 수 있다. 제1b 셀(C1b) 내지 제3b 셀(C3b)은 제1a 셀(C1a) 내지 제3a 셀(C3a)과 동일한 기능을 수행하고, 미사용 영역을 포함하지 않으므로, 집적 회로의 집적도를 높일 수 있다. 예를 들어, 제3a 셀(C3a)과 동일한 기능을 수행하는 제3b 셀(C3b)을 배치함으로써 확보된 제3 미사용 영역(UR3)에 추가적인 셀이 배치될 수 있다. 구체적으로, 확보된 제3 미사용 영역(UR3)에 제5a 셀(C5a)을 배치함으로써 집적 회로의 집적도를 높일 수 있다.
한편, 본 개시의 예시적인 실시 예는 서브-셀들을 자유롭게 배치함으로써 집적 회로를 설계하기 위한 자유도를 높일 수 있다. 예를 들어, 제1a 셀(C1a)과 동일한 기능을 수행하는 제1b 셀(C1b)을 배치함으로써 제1 미사용 영역(UR1)을 확보하고, 확보된 제1 미사용 영역(UR1)에 레이아웃 패턴이 배치되도록 제22 서브-셀(Sub-C22)을 이동시킬 수 있다. 즉, 다중 높이 셀이 사각형과 상이한 다각형 형태의 셀 경계를 갖는 경우, 집적 회로의 집적도를 높일 수 있고, 서브-셀 단위로 배치함으로써 집적 회로를 설계하기 위한 자유도를 높일 수 있다.
도 2는 다중 높이 셀을 포함하는 집적 회로를 구체적으로 설명하는 도면이다. 도 2를 참조하면, 집적 회로(10a)는 제1a 셀(C1a), 제2a 셀(C2a) 및 제3a 셀(C3a)을 포함할 수 있다. 설명의 편의를 위하여, 제1a 셀(C1a), 제2a 셀(C2a) 및 제3a 셀(C3a)만 도시하였으나, 집적 회로(10a)은 이에 제한되지 않는다. 제1a 셀(C1a) 및 제2a 셀(C2a)은 제1 행 및 제2 행에 걸쳐 배치되는 다중 높이 셀일 수 있다. 제1 행의 Y축 방향의 길이인 높이는 H1이고, 제2 행의 높이는 H2일 수 있다. H1과 H2는 동일하거나 상이할 수 있다.
도 2에 도시된 바와 같이 제1a 셀 내지 제 3a 셀(C1a 내지 C3a)은 X축 방향으로 연장되는 활성 영역들을 포함할 수 있다. 예를 들어, 제1a 셀(C1a)은 P형 트랜지스터를 위한 P형 활성 영역들(RX1, RX4) 및 N형 트랜지스터를 위한 N형 활성 영역들(RX2, RX3)을 포함할 수 있다. 제2a 셀(C1a)은 P형 활성 영역들(RX5, RX8) 및 N형 활성 영역들(RX6, RX7)을 포함할 수 있다. 도 2에 도시되지 아니하였으나, 복수의 셀들은 X축 방향으로 연장되는 핀(fin)들 및 Y축 방향으로 연장되는 게이트 라인을 더 포함할 수 있다. 일부 실시예들에서, 활성 영역은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있고, 도전 영역, 예컨대 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다. 일부 실시예들에서, 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 게이트 라인들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 본 개시의 예시적 실시예들이 평면형(planar) 트랜지스터를 포함하는 셀뿐만 아니라 핀펫(FinFET)을 포함하는 셀에도 적용될 수 있는 점은 이해될 것이다.
집적 회로(10a)는, 셀들에 전력을 공급하기 위하여 셀들의 경계 상에서 X축 방향으로 연장되는 복수의 파워 라인들을 포함할 수 있다. 복수의 파워 라인들은 양의 전압(VDD)을 공급을 인가하는 파워 라인 또는 접지 전압(VSS)을 인가하는 파워 라인일 수 있다. 하나의 행에서 마주보는 활성 영역들은 서로 다른 타입이고, 하나의 파워 라인의 양 측에 위치하는 활성 영역들은 서로 같은 타입일 수 있다. 예를 들어, 제1 행에서 마주보는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 서로 다른 타입이고, 접지 전압(VSS)을 인가하는 파워 라인의 양 측에 위치하는 제2 활성 영역(RX2) 및 제3 활성 영역(RX3)은 서로 같은 타입일 수 있다. 다만, 실시 예는 이에 제한되지 않는다.
활성 영역들은 셀 분리막에 의해서 종결될 수 있다. 셀 분리막은 디퓨전 브레이크(diffusion break; DB)일 수 있다. 예를 들어, 제1a 셀(C1a)에 포함된 활성 영역들(RX1 및 RX2)는 제1 셀 분리막(DB1)에 의해서 종결되고, 활성 영역들(RX3 및 RX4)는 제2 셀 분리막(DB2)에 의해서 종결될 수 있다. 셀 분리막은 상호 인접한 셀들 사이 영향, 예컨대 LLE(Local Layout Effect)을 감소시키기 위하여 삽입될 수 있다. 셀 분리막은 상호 인접한 셀들 사이에서 활성 영역을 분리할 수 있고, 절연체로 채워질 수 있다. 예를 들어, 제1 셀 분리막(DB1)은 제1a 셀(C1a)과 제2a 셀(C2a) 사이에서 활성 영역을 분리할 수 있다. 셀 분리막은 상호 인접한 셀들 사이에서 핀(fin)들을 분리할 수 도 있고, 일부 실시예들에서, 셀 분리막은 확산 영역 및/또는 활성 영역의 적어도 일부를 제거함으로써 상호 인접한 셀들 사이에서 확산 영역을 분리할 수 있다. 셀의 경계는 셀 분리막에 접할 수 있다. 예를 들어, 제1a 셀(C1a)의 경계는 제1 셀 분리막(DB1) 및 제2 셀 분리막(DB1)에 접할 수 있다. 제1a 셀(C1a)은 제1 행과 제2 행에서 너비가 동일하므로, 제1 셀 분리막(DB1)과 제2 셀 분리막(DB2)는 Y축 방향으로 연속적일 수 있다.
복수의 셀들은 전도성 패턴을 포함할 수 있다. 예를 들어, 제1a 셀(C1a)은 제1 패턴(PT1) 및 제2 패턴(PT2)을 포함할 수 있다. 제1 패턴(PT1)은 제1 행에 위치하고, 제2 패턴(PT2)은 제2 행에 위치할 수 있다. 제2a 셀(C2a)은 패턴(PT4) 및 제3 패턴(PT3)을 포함할 수 있다. 제3 패턴(PT3)은 제1 행에 위치하고, 제4 패턴(PT4)은 제2 행에 위치할 수 있다. 복수의 행들에 배치된 전도성 패턴들은 내부 연결 패턴(internal connection pattern, ICPT)을 통해 서로 연결될 수 있다. 예를 들어, 제1 패턴(PT1)과 제2 패턴(PT2)은 제1 내부 연결 패턴(ICPT1)을 통해 서로 연결될 수 있다. 제3 패턴(PT3)과 제4 패턴(PT4)은 제2 내부 연결 패턴(ICPT2)을 통해 서로 연결될 수 있다.
제1a 셀(C1a) 및 제2a 셀(C2a)은 입/출력 핀(I/O pin)을 포함할 수 있다. 입/출력 핀(I/O pin)은 표준 셀이 외부에서 입력 신호를 수신하거나, 외부로 출력 신호를 출력하는 핀일 수 있다. 복수의 셀들의 입/출력 핀들은 외부 연결 패턴(external connection pattern, ECPT)을 통해 서로 연결될 수 있다. 예를 들어, 제1a 셀(C1a)의 입/출력 핀과 제2a 셀(C2a)의 입/출력 핀은 외부 연결 패턴(ECPT)을 통해 서로 연결될 수 있다.
도 3은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법의 예시를 나타내는 순서도이다. 일부 실시 예들에서, 도 3의 방법은 일련의 명령어들을 실행하는 적어도 하나의 프로세서를 포함하는 컴퓨팅 시스템(예를 들어, 도 14의 100)에 의해서 수행될 수 있다. 도 3에 도시된 바와 같이, 집적 회로를 설계하는 방법은 단계 S220, 단계 S230 및 단계 S240을 포함할 수 있다.
단계 S220에서, 입력 데이터를 획득하는 동작이 수행될 수 있다. 입력 데이터는 집적 회로를 정의하는 데이터를 지칭할 수 있고, 예컨대 도 13을 참조하여 후술되는 네트리스트를 포함할 수 있다. 네트리스트는 집적 회로에 포함되는 셀들 및 연결들에 대한 정보를 포함할 수 있다.
단계 S230에서, 셀 라이브리러(D10)에 기초하여 배치 및 라우팅(place and routing; P&R)이 수행될 수 있다. 도 3에 도시된 바와 같이, 단계 S240은 복수의 단계들(S231, S232, S233)을 포함할 수 있고, 복수의 단계들(S231, S232, S233)은 반복 수행될 수 있다. 단계 S231에서, 다중 높이 셀을 배치하는 동작이 수행될 수 있다. 다중 높이 셀은 복수의 행들에 걸쳐 배치되는 표준 셀일 수 있다. 다중 높이 셀을 배치할 때, 미사용 영역이 존재하지 않도록 다중 높이 셀을 하나의 행에서 정의되는 서브-셀 단위로 배치할 수 있다. 단계 S231의 예시는 도 4를 참조하여 후술될 것이다. 단계 S232에서, 단일 높이 셀을 배치하는 동작이 수행될 수 있다. 단일 높이 셀은 하나의 행에 배치되는 표준 셀일 수 있다. 단계 S233 에서, 외부 연결 패턴을 추가하는 동작이 수행될 수 있다. 외부 연결 패턴은 표준 셀들의 입/출력 핀(I/O pin)들을 연기적으로 연결할 수 있다. 입/출력 핀(I/O pin)은 표준 셀이 외부에서 입력 신호를 수신하거나, 외부로 출력 신호를 출력하는 핀일 수 있다.
단계 S240에서, 출력 데이터를 생성하는 동작이 수행될 수 있다. 출력 데이터는 집적 회로의 레이아웃을 정의하는 데이터를 지칭할 수 있고, 예컨대 도 13을 참조하여 후술되는 바와 같이 레이아웃 데이터(D14)를 포함할 수 있다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법의 예시를 나타내는 순서도이다. 구체적으로, 도 4의 순서도는 도 3의 단계 S231의 예시를 나타낸다. 도 3을 참조하여 전술된 바와 같이, S231 단계에서 다중 높이 셀을 배치하는 동작이 수행될 수 있다. 도 4에 도시된 바와 같이 S231 단계는 단계 S231a 및 단계 S231b를 포함할 수 있다.
단계 S231a에서, 서브-셀들을 복수의 행들에 배치하는 동작이 수행될 수 있다. 복수의 서브-셀들은 하나의 다중 높이 셀에 포함될 수 있다. 서브-셀은 다중 높이 셀의 레이아웃 중 하나의 행에 대응되는 레이아웃일 수 있다. 서브-셀을 정의하는 데이터는 셀 라이브러리에 저장될 수 있다. 서브-셀들은 미사용 영역을 포함하지 않을 수 있다. 일부 실시 예에서, 서브-셀들은 인접하는 서브-셀들과 경계가 접하도록 배치될 수 있다. 일부 실시 예에서, 서브-셀들은 레이아웃을 포함하지 않는 영역이 최소가 되도록 배치될 수 있다. 일부 실시 예에서, 서브-셀들은 집적 회로의 전체 면적 중 표준 셀을 포함하는 면적이 커지도록 배치될 수 있다. 하나의 다중 높이 셀을 구성하는 복수의 서브-셀들은 X축 방향으로 서로 다른 너비를 가질 수 있다. 따라서, 다중 높이 셀의 셀 경계는 사각형과 상이한 다각형의 형태일 수도 있다. 서브-셀들을 배치하는 동작은 도 5, 도 8, 도 9 및 도 10을 참조하여 후술될 수 있다.
단계 231b에서, 서브-셀들의 전도성 패턴을 연결하는 내부 연결 패턴을 추가하는 동작이 수행될 수 있다. 내부 연결 패턴이 추가됨으로써 다중 높이 셀을 배치하는 동작이 완료될 수 있다. 즉, 서브-셀들이 배치되고 서브-셀들의 전도성 패턴을 연결하는 내부 연결 패턴이 추가됨으로써 다중 높이 셀을 배치하는 동작이 완료될 수 있다. 내부 연결 패턴을 추가하는 동작은 도 6을 참조하여 후술될 수 있다.
다중 높이 셀이 사각형 형태로 셀 라이브러리에 저장되는 경우, 미사용 영역에 의해 집적도가 떨어지는 상황이 발생할 수 있다. 또는 다중 높이 셀이 복수의 행에 걸친 형태로 셀 라이브러리에 저장되는 경우, 레이아웃을 설계하기 위한 자유도가 떨어지는 상황이 발생할 수 있다. 본 개시의 실시 예에 따르면, 행 별로 서브-셀을 자유롭게 배치하고 서브-셀들의 전도성 패턴을 연결하는 내부 연결 패턴을 추가함으로써 다중 높이 셀의 배치를 완료할 수 있다. 본 개시의 실시 예에 따라 서브-셀 단위로 다중 높이 셀을 배치함으로써 다중 높이 셀을 설계하기 위한 자유도를 높이고 집적 회로의 집적도를 높일 수 있다.
도 5은 본 개시의 예시적 실시 예에 따른 서브-셀 배치를 설명하는 도면이다. 도 5는 도 4의 S231a 단계의 일 실시 예에 대응되는 도면일 수 있다. 도 5를 참조하면, 다중 높이 셀에 포함된 복수의 서브-셀들은 복수의 행들에 배치될 수 있다. 예를 들어, 도 2의 제1a 셀(C1a)과 동일한 기능을 수행하는 다중 높이 셀(예를 들어, 도 6의 제1b 셀(C1b))을 배치하기 위하여, 제1 서브-셀(Sub-C11)을 제1 행에 배치하고, 제2 서브-셀(Sub-C12)을 제2 행에 배치할 수 있다. 도 2의 제2a 셀(C2a)과 동일한 기능을 수행하는 다중 높이 셀(예를 들어, 도 6의 제2b 셀(C2b))을 배치하기 위하여, 제3 서브-셀(Sub-C21)을 제1 행에 배치하고, 제4 서브-셀(Sub-C22)을 제2 행에 배치할 수 있다.
도 2의 제1a 셀(C1a)은 사각형 형태로 셀 라이브러리에 저장되므로, 셀 경계 내부에 미사용 영역이 포함될 수 있다. 또한, 정해진 형태, 예를 들어, 사각형 형태의 표준 셀을 배치하므로, 설계의 자유도가 떨어질 수 있다.
도 5를 참조하면, 서브-셀은 각 행에서 자유롭게 배치될 수 있다. 예를 들어, 제4 서브-셀(Sub-C22)은 제2 서브-셀(Sub-C12)에 접하도록 배치될 수 있다. 따라서, 집적 회로 내의 집적도가 향상될 수 있다. 또한, 복수의 행에 서브-셀 단위로 배치하는 것이고, 정해진 형태의 다중 높이 셀을 배치하는 것이 아니므로, 설계의 자유도가 향상할 수 있다. 하나의 다중 높이 셀에 포함된 복수의 서브-셀들은 X축 방향으로 서로 다른 너비를 가질 수 있으므로, 다중 높이 셀의 셀 경계는 사각형과 상이한 다각형의 형태일 수 있다.
도 6은 본 개시의 예시적인 실시 예에 따른 서브-셀들 간의 연결을 설명하는 도면이다. 도 6은 도 4의 S231b 단계의 일 실시 예에 대응되는 도면일 수 있다. 도 6을 참조하면, 서브-셀들의 전도성 패턴을 연결하는 내부 연결 패턴을 추가함으로써 서브-셀들이 연결될 수 있다. 서브-셀들의 전도성 패턴이 연결됨으로써 다중 높이 셀의 배치가 완료될 수 있다. 예를 들어, 제1 서브-셀(Sub-C11)의 제1 패턴(PT1)과 제2 서브-셀(Sub-C12)의 제2 패턴(PT1)은 제1 연결 패턴(CPT1)을 통해 전기적으로 연결될 수 있다. 제1 서브-셀(Sub-C11)과 제2 서브-셀(Sub-C12)이 연결됨으로써 제1b 셀(C1b)의 배치가 완료될 수 있다. 또한, 제3 서브-셀(Sub-C21)의 제3 패턴(PT3)과 제4 서브-(Sub-C22)셀의 제4 패턴(PT4)은 제2 연결 패턴(CPT2)을 통해 전기적으로 연결될 수 있다. 제3 서브-셀(Sub-C21)과 제4 서브-셀(Sub-C22)이 연결됨으로써 제2b 셀(C2b)의 배치가 완료될 수 있다.
제1b 셀(C1b)과 제2b 셀(C2b) 사이에 셀 분리막이 삽입될 수 있다. 셀 분리막은 상호 인접한 셀들 사이 영향, 예컨대 LLE(Local Layout Effect)을 감소시키기 위하여 삽입될 수 있다. 셀 분리막은 상호 인접한 셀들 사이에서 활성 영역을 분리할 수 있고, 절연체로 채워질 수 있다. 예를 들어, 제3 셀 분리막(DB3)는 제1b 셀(C1b)과 제2b 셀(C2b) 사이에서 제1 행의 활성 영역을 분리할 수 있다. 또한, 제4 셀 분리막(DB4)는 제1b 셀(C1b)과 제2b 셀(C2b) 사이에서 제2 행의 활성 영역을 분리할 수 있다. 도 2에 도시된 제1 셀 분리막(DB1)와 제2 셀 분리막(DB)가 Y축 방향으로 연속적인 것과 달리, 제3 셀 분리막(DB3)와 제4 셀 분리막(DB4)는 Y축 방향으로 불연속적일 수 있다. 불연속적인 셀 분리막은 도 11을 참조하여 후술될 수 있다.
셀 분리막은 상호 인접한 셀들 사이에서 핀(fin)들을 분리할 수 도 있고, 일부 실시예들에서, 셀 분리막은 확산 영역 및/또는 활성 영역의 적어도 일부를 제거함으로써 상호 인접한 셀들 사이에서 확산 영역을 분리할 수 있다. 셀의 경계는 셀 분리막에 접할 수 있다. 예를 들어, 제1b 셀(C1b)의 경계는 제3 셀 분리막(DB3) 및 제4 셀 분리막(DB4)에 접할 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 표준 셀들 간의 연결을 설명하는 도면이다. 도 8은 도 4의 S233 단계의 일 실시 예에 대응되는 도면일 수 있다. 도 8을 참조하면, 표준 셀들의 입/출력 핀을 연결하는 외부 연결 패턴을 추가함으로써 표준 셀들이 연결될 수 있다. 예를 들어, 제1b 셀(C1b)의 입/출력 핀과 제2b 셀(C2b)의 입/출력 핀은 제1 외부 연결 패턴(ECPT1)을 통해 연결될 수 있다. 설명의 간이함을 위하여 제1b 셀(C1b)과 제2b 셀(C2b)이 연결되는 것만 도시하였으나, 외부 연결 패턴을 통해 다중 높이 셀들끼리 연결될 수도 있고, 단일 높이 셀들끼리 연결될 수도 있고, 다중 높이 셀과 단일 높이 셀이 연결될 수도 있다.
도 8 내지 도 10은 본 개시의 예시적인 실시 예에 따른 다중 높이 셀을 설명하는 도면이다. 도 8을 참조하면, 다중 높이 셀인 제1c 셀(C1c)은 제1 행(R1) 및 제2 행(R2)에 걸쳐서 배치될 수 있다. 제1c 셀(C1c)은 제1 서브-셀(Sub-C11) 및 제2 서브-셀(Sub-C12)을 포함할 수 있다. 제1c 셀(C1c)은 도 7에 도시된 제1b 셀(C1b)과 동일한 기능을 수행할 수 있다.
다중 높이 셀에 포함된 서브-셀들은 각 행에서 자유롭게 배치될 수 있다. 예를 들어, 제1c 셀(C1c)에 포함된 제2 서브-셀(Sub-C12)은, 도 7에 도시된 제2 서브-셀(Sub-C12)보다 X축 방향으로 이동한 위치에 배치될 수 있으나, 제2 서브-셀(Sub-C12)의 위치는 이에 제한되지 않을 수 있다. 예를 들어, 도 9를 참조하면, 제1d 셀(C1d)에 포함된 제2 서브-셀(Sub-C12)은 도 8의 제2 서브-셀(Sub-C12)보다 -X축 방향으로 이동한 위치에 배치될 수도 있다.
도 8 및 도 9를 참조하면, 다중 높이 셀에 포함된 서브-셀들의 경계는 일부 중첩될 수 있다. 예를 들어, 제1 서브-셀(Sub-C11)의 경계와 제2 서브-셀(Sub-C12)의 경계는 접지 전압(VSS)을 인가하는 파워 라인 상에서 일부 중첩될 수 있다. 서브-셀들의 전도성 패턴들을 연결하는 내부 연결 패턴은, 서브-셀들의 경계가 중첩된 부분을 가로질러 배치될 수 있다. 예를 들어, 제1 서브-셀(Sub-C11)의 제1 패턴(PT1)과 제2 서브-셀(Sub-C12)의 제2 패턴(PT2)을 연결하는 제1 내부 연결 패턴(ICPT1)은 제1 서브-셀(Sub-C11)의 경계와 제2 서브-셀(Sub-C12)의 경계가 중첩된 부분을 가로질러 배치될 수 있다.
제1 서브-셀(Sub-C11)과 제2 서브-셀(Sub-C12)은 X축 방향의 너비가 상이하므로, 제1c 셀(C1c) 및 제1d 셀(C1d)의 셀 경계는 사각형과 상이한 다각형의 형태일 수 있다.
도 10을 참조하면, 다중 높이 셀인 제1e 셀(C1e)은 제3 행(R3) 및 제4 행(R4)에 걸쳐서 배치될 수 있다. 제1e 셀(C1e)은 제1 서브-셀(Sub-C11) 및 제2 서브-셀(Sub-C12)을 포함할 수 있다. 따라서, 제1e 셀(C1e)은 도 8에 도시된 제1c 셀(C1c) 및 도 9에 도시된 제1d 셀(C1d)과 동일한 기능을 수행할 수 있다. 도 10을 참조하면, 제1 서브-셀(Sub-C11)은 제4 행에 배치되고, 제2 서브-셀(Sub-C12)은 제3행에 배치될 수 있다. 제3 행(R3)의 Y축 방향의 높이는 H2이고, 제4 행(R4)의 Y축 방향의 높이는 H1일 수 있다.
도 8 및 도 9에서, 제1 서브-셀(Sub-C11)은 제2 서브-셀(Sub-C12)의 -Y축 방향에 위치하였으나, 도 10에서, 제1 서브-셀(Sub-C11)은 제2 서브-셀(Sub-C12)의 +Y축 방향에 위치할 수 있다. 서브-셀들이 Y축 방향으로 배치되는 순서가 변하더라도, 다중 높이 셀은 동일한 기능을 수행할 수 있다.
도 10에서도, 다중 높이 셀에 포함된 서브-셀들의 경계는 일부 중첩될 수 있다. 예를 들어, 제1 서브-셀(Sub-C11)의 경계와 제2 서브-셀(Sub-C12)의 경계는 접지 전압(VDD)을 인가하는 파워 라인 상에서 일부 중첩될 수 있다. 제1 서브-셀(Sub-C11)과 제2 서브-셀(Sub-C12)은 X축 방향의 너비가 상이하므로, 제1e 셀(C1e)의 셀 경계는 사각형과 상이한 다각형의 형태일 수 있다.
도 11은 본 개시의 예시적 실시예들에 따른 집적 회로를 나타내는 평면도이다.
도 11을 참조하면, 집적 회로(60)는 다중 높이 셀인 제1f 셀(C1f)을 포함할 수 있고, 제1f 셀(C1f)은 상이한 행들에 각각 배치된 제5 서브-셀(Sub-C11f) 및 제6 서브-셀(Sub-C12f)을 포함할 수 있다.
도 11에 도시된 바와 같이, 활성 영역에서 적어도 하나의 활성 패턴이 X축 방향으로 연장될 수 있고, 활성 패턴은 Y축 방향으로 연장되는 게이트 전극과 교차되어 트랜지스터를 형성할 수 있다. 핀(fin) 형태의 활성 패턴이 X축 방향으로 연장되는 경우, 활성 패턴 및 게이트 전극이 형성하는 트랜지스터는 핀펫(fin field effect transistor; FinFET)으로 지칭될 수 있다. 도 12를 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예들은 핀펫(FinFET)을 포함하는 셀들을 주로 참조하여 설명될 것이나, 핀펫과 상이한 구조의 트랜지스터를 포함하는 셀들에도 적용될 수 있는 점은 이해될 것이다. 예를 들면, 활성 패턴은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 복수의 나노시트들(nanosheets)을 포함할 수 있고, 셀은 복수의 나노시트들이 게이트 전극과 형성하는 MBCFET(multi-bridge channel FET)을 포함할 수 있다. 또한, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수도 있다. 또한, 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 Z축 방향으로 상호 이격되고, 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical FET)을 포함할 수 도 있다. 또한, 셀은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)를 포함할 수도 있고, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.
집적 회로(60)는 X축 방향으로 연장되는 복수의 활성 패턴들(AP00 내지 AP12)을 포함할 수 있다. 활성 패턴이 핀(fin) 형태인 경우, 활성 영역 상에서 연장되는 핀은 게이트 라인과 함께 트랜지스터, 즉 핀펫(FinFET)을 형성할 수 있다. 예를 들면, 제6 서브-셀(Sub-C12f)에서 제0 및 제1 활성 패턴(AP00 및 AP01)은 Y축 방향으로 연장되는 게이트 라인과 PFET(P-channel Field-Effect Transistor)를 형성할 수 있는 한편, 제3 및 제4 활성 패턴(AP03 및 AP04)은 Y축 방향으로 연장되는 게이트 라인과 NFET(N-channel Field-Effect Transistor)를 형성할 수 있다. 다른 한편으로, 활성 영역들 사이 영역 상에서 연장되는 활성 패턴, 예컨대 제2 활성 패턴(AP02)은 더미 활성 패턴으로서 지칭될 수 있다. 한편, 도시되지 않았으나, 전원 라인들 아래에도 더미 활성 패턴이 위치할 수 있다. 활성 패턴들은 간의 피치(patch)는 활성 패턴 피치(APP)로 지칭될 수 있다. 본 개시의 예시적인 실시예에서, 활성 패턴 피치(APP)는 복수의 핀(fin)들 간의 피치일 수 있다. 복수의 게이트 라인들 간의 피치(pitch)는 CPP(Contacted Poly Pitch)로 지칭될 수 있다. 행의 높이는 활성 패턴 피치(APP)의 정수배일 수 있다. 예를 들어, 제1 행(R1)의 높이인 제1 높이(H1)는 활성 패턴 피치(APP)의 9배일 수 있고, 제2 행(R2)의 높이인 제2 높이(H2)는 활성 패턴 피치(APP)의 6배일 수 있다. 다만, 본 개시의 실시 예는 이에 제한되지 않는다.
다중 높이 셀의 셀 경계는 셀 분리막과 접할 수 있다. 예를 들어, 제1f 셀(C1f)의 셀 경계는 제5 셀 분리막내지 제7 셀 분리막(DB5 내지 DB7)과 접할 수 있다. 구체적으로, 제6 서브-셀(Sub-C12f)의 경계는 제6 및 7 셀 분리막(DB6 및 DB7)과 접할 수 있고, 제5 서브-셀(Sub-C11f)의 경계는 제5 및 7 셀 분리막(DB5 및 DB7)과 접할 수 있다. 셀 분리막은 게이트 라인과 근사한 X 축 방향의 폭을 가질 수 있다. 제5 내지 7 셀 분리막(DB5 내지 DB7)은 싱글 디퓨전 브레이크(Single Diffusion Break; SDB)일 수 있다. 싱글 디퓨전 브레이크는 게이트 라인의 폭과 근사적으로 동일한 폭, 즉 X축 방향을 가질 수 있다. 도 11에 도시된 바와 같이, 싱글 디퓨전 브레이크(SDB) 상에 게이트 라인이 형성되지 아니할 수 있다. 설명의 편의를 위하여, 셀 분리막을 싱글 디퓨전 브레이크(Single Diffusion Break; SDB)로 설명하였으나, 셀 분리막은 더블 디퓨전 브레이크(Double Diffusion Break; DDB)일 수도 있다.
도 11을 참조하면, 제5 셀 분리막(DB5)는 제6 활성 패턴 및 제7 활성 패턴(AP06 및 AP07)을 분리할 수 있고, 제6 셀 분리막(DB6)는 제3 활성 패턴 및 제4 활성 패턴(AP03 및 AP04)을 분리할 수 있다. 셀 분리막 상에 게이트 라인이 형성되지 아니할 수 있다. 본 개시에 따른 다중 높이 셀은 X축 방향으로 너비한 상이한 서브-셀들을 포함하므로, 서브-셀들의 경계와 접하는 셀 분리막들은 Y축 방향으로 불연속적일 수 있다. 예를 들어, 제5 셀 분리막(DB5)와 제6 셀 분리막(DB6)는 불연속적일 수 있다.
도 12는 본 개시의 예시적 실시 예에 따라 집적 회로의 구조를 설명하는 예시이다. 도 12는 도 11의 A-B-C-D를 따라 집적 회로(60)를 자른 3차원 단면을 나타낸다. 비록 도 12에 도시되지 아니하였으나, 게이트 라인의 측면에 게이트 스페이서가 형성될 수 있고, 게이트 라인 및 게이트 스페이서 사이 그리고 게이트 라인의 하면 상에 게이트 유전막이 형성될 수 있다.
도 12를 참조하면, 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있고, 비제한적인 예시로서 SiGe, SGOI(silicon germanium on insulator), InSb, PbTe 화합물, InAs, 인화물, GaAs 또는 GaSb 등을 포함할 수도 있다. 기판(10) 상에서 제3 내지 7 핀(F03 내지 F07)이 X축 방향으로 게이트 라인을 통과하여 연장될 수 있다. 게이트 라인을 통과하는 핀들에 소스/드레인 영역에 형성될 수 있다. 예를 들어, 제2 게이트 라인(G2)을 통과하는 제7 핀(F07)에는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 소스/드레인 영역이 형성되는 위치는 이에 제한되지 않는다. 제1 및 제2 소스/드레인 영역(SD1, SD2)은 제1 게이트 라인(G2)과 트랜지스터, 즉 NFET(p-type field effect transistor)를 형성할 수 있다.
도 12를 참조하면, 기판(10) 상에 필드 절연막(20)이 형성될 수 있고, 필드 절연막(20)을 관통하는 제03 내지 제07 핀(F03 내지 F07)과 Y축 방향으로 연장되는 제1 내지 제3 게이트 라인(G1 내지 G3)이 교차할 수 있다. 게이트 라인은, 비제한적인 예시로서 Ti, Ta, W, Al, Co 또는 이들 중 2이상의 조합을 포함할 수도 있고, 금속이 아닌 Si 또는 SiGe 등을 포함할 수도 있다. 또한, 게이트 라인은 2이상의 전도성 물질들이 적층되어 형성될 수도 있고, 예컨대 TiN, TaN, TiC, TaC, TiAlC 또는 이들 중 2이상의 조합을 포함하는 일함수 조절막, 및 W 또는 AL 등을 포함하는 필링 도전막을 포함할 수 있다.
도 11 및 도 12를 참조하면, 본 개시의 예시적 실시 예에 따른 다중 높이 셀의 경계에서 게이트 라인이 종결될 수 있다. 구체적으로, 제1 게이트 라인(G1)은 제1f 셀(C1f)의 경계에서 제6 셀 분리막(DB6)에 의해 종결될 수 있다. 일부 실시예들에서, 필드 절연막(20)은 도 12에 도시된 바와 같이, 활성 패턴, 즉 핀의 측면들 중 일부를 둘러쌀 수 있다. 도시되지 않았으나, 필드 절연막(20) 상에 복수의 층간 절연막들이 형성될 수 있다. 설명의 편의를 위하여, 전원 라인은 도시되지 않았으나, 전원 라인은 복수의 층간 절연막들 상에 제1 배선층의 패턴으로 형성될 수 있다.
도 11 및 도 12를 참조하면, 제f1 셀(Cf1)의 경계는 제5 내지 7 셀 분리막(DB6 내지 DB7)과 접할 수 있다. 제f1 셀(Cf1)의 경계와 접하는 제7 셀 분리막(DB)은 제1 행(R1) 및 제2 행(R2)에서 Y축 방향으로 연속적일 수 있다. 제5 셀 분리막(DB5)은 제4 게이트 라인(G4)과 Y축 방향으로 연속적이고, 제6 셀 분리막(DB6)은 제3 게이트 라인(G3)과 Y축 방향으로 연속적일 수 있다. 그러나, 제5 셀 분리막(DB5)과 제6 셀 분리막(DB6)은 서로 Y축 방향으로 불연속적일 수 있다. 구체적으로, 제5 셀 분리막(DB5)과 제6 셀 분리막(DB6)은 제1 행(R1)과 제2 행(R2)의 경계에서 불연속적일 수 있다. 이는, 다중 높이 셀에 포함된 서브-셀들의 너비가 상이하고, 다중 높이 셀의 경계가 사각형과 상이한 다각형의 형태이기 때문이다. 본 개시의 예시적 실시 예에 따른 다중 높이 셀의 경계는 불연속적인 셀 분리막에 의해 결정될 수 있다.
도 11 및 도 12를 참조하면, 본 개시의 실시 예에 따른 다중 높이 셀은 셀 경계에서 종결되는 게이트 라인을 포함할 수 있다. 셀 경계에서 종결되는 게이트 라인은 셀 경계와 접하는 셀 분리막과 연속적일 수 있다. 예를 들어, 제2 게이트 라인(G2)은 다중 높이 셀의 셀 경계에서 종결되고, 셀 경계와 접하는 제6 셀 분리막(DB6)과 Y축 방향으로 연속적일 수 있다.
도 13은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다. 도 13의 집적 회로(IC)를 제조하기 위한 방법은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 포함할 수 있다.
셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 13에 도시된 바와 같이, 셀 라이브러리(D12)는 복수의 셀 그룹들을 각각 정의하는 데이터(D12_1, D12_2 등)를 포함할 수 있다. 예를 들면, 제1 데이터(D12_1)는 도 4에서 전술한 다중 높이 셀에 포함된 서브-셀들을 포함하는 셀 그룹을 정의할 수 있고, 제2 데이터(D12_2)는 단일 높이 셀을 포함하는 셀 그룹을 정의할 수 있다.
단계 S10에서, RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D13)를 생성할 수 있다.
단계 S20에서, 네트리스트 데이터(D13)로부터 레이아웃 데이터(D14)를 생성하는 배치 및 라우팅(P&R) 동작이 수행될 수 있다. 도 12에 도시된 바와 같이, 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23)을 포함할 수 있다.
단계 S21에서, 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 셀 라이브러리(D12)를 참조하여 복수의 셀들을 배치할 수 있다. 전술된 바와 같이, 셀 라이브러리(D12)는 다중 높이 셀을 구성하는 복수의 서브-셀들에 대한 정보를 포함할 수 있다. 일부 실시 예에서, 반도체 설계 툴은, 인접하는 서브-셀들과 경계가 접하도록 서브-셀들을 배치할 수 있다. 일부 실시 예에서, 반도체 설계 툴은, 레이아웃을 포함하지 않는 영역이 최소가 되도록 서브-셀들을 배치할 수 있다. 일부 실시 예에서, 반도체 설계 툴은 집적 회로의 전체 면적 중 표준 셀을 포함하는 면적이 커지도록 서브-셀들을 배치할 수 있다. 반도체 설계 툴은 서브-셀들의 전도성 패턴을 연결하는 내부 연결 패턴을 추가하는 동작을 수행할 수 있다. 내부 연결 패턴을 추가함으로써 다중 높이 셀을 배치하는 동작이 완료될 수 있다.
단계 S22에서, 상호연결(interconnection)들을 생성하는 동작이 수행될 수 있다. 상호연결 시, 외부 연결 패턴을 사용하여 표준 셀의 출력핀 및 입력핀이 전기적으로 연결될 수 있다. 예를 들어, 전도성 패턴을 사용하여 다중 높이 셀의 출력 핀과 인접하는 단일 높이 셀의 입력 핀을 전기적으로 연결하는 동작이 수행될 수 있다.
단계 S23에서, 레이아웃 데이터(D14)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D14)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D14)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D14)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 도 13에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 전극을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다. 일부 실시예들에서, 단계 S51 및 단계 S52 사이에서 MOL(middle-of line) 공정이 수행될 수 있고, 개별 소자들 상에 컨택들이 형성될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 14를 참조하면, 컴퓨터 시스템(100)은 프로세서(110), 워킹 메모리(120), 입출력 장치(130), 및 저장 장치(140)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
프로세서(110)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 프로세서(110)는 워킹 메모리(120)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 프로세서(110)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 프로세서(110)는 워킹 메모리(120)에 로드된 레이아웃 디자인 툴(122)을 실행할 수 있다.
워킹 메모리(120)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 저장 장치(140)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(120)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(120)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 레이아웃 디자인 툴(122)도 저장 장치(140)로부터 워킹 메모리(120)에 로드될 수 있다.
레이아웃 디자인 툴(122)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(122)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 워킹 메모리(120)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
나아가, 워킹 메모리(120)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(124)을 더 포함할 수 있다.
입출력 장치(130)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(130)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(130)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 입출력 장치(130)를 통해서 시뮬레이션 툴(124)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
저장 장치(140)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(140)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 저장 장치(140)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 저장 장치(140)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 저장 장치(140)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다. 시스템 인터커넥터(150)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(150)를 통해서 프로세서(110), 워킹 메모리(120), 입출력 장치(130), 및 저장 장치(140)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(150)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 설계하는 방법, 예컨대 도 3의 방법, 도 4의 방법 및 도 13의 방법의 단계들 중 적어도 일부는 컴퓨팅 시스템(또는 컴퓨터)(100)에서 수행될 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(130)을 나타내는 블록도이다. 시스템-온-칩(130)은 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 시스템-온-칩(130)은 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 집적 회로를 설계하는 방법에 의해서 시스템-온-칩(130)이 설계될 수 있고, 이에 따라 향상된 집적도, 성능 및 신뢰도를 제공하는 시스템-온-칩(130)이 달성될 수 있다. 도 14를 참조하면, 시스템-온-칩(130)은 모뎀(132), 디스플레이 컨트롤러(133), 메모리(134), 외부 메모리 컨트롤러(135), CPU(central processing unit)(136), 트랜잭션 유닛(137), PMIC(138) 및 GPU(graphic processing unit)(139)을 포함할 수 있고, 시스템-온-칩(130)의 각 기능 블록들은 시스템 버스(131)를 통해서 서로 통신할 수 있다.
시스템-온-칩(130)의 동작을 전반적으로 제어할 수 있는 CPU(136)는 다른 기능 블록들(132 내지 139)의 동작을 제어할 수 있다. 모뎀(132)은 시스템-온-칩(130) 외부로부터 수신되는 신호를 복조(demodulation)하거나, 시스템-온-칩(130) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(135)는 시스템-온-칩(130)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(135)의 제어 하에서 CPU(136) 또는 GPU(139)에 제공될 수 있다. GPU(139)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(139)는 외부 메모리 컨트롤러(135)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(139)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(135)를 통해서 시스템-온-칩(130) 외부로 전송할 수도 있다. 트랜잭션 유닛(137)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(138)는 트랜잭션 유닛(137)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(133)는 시스템-온-칩(130) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 시스템-온-칩(130) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다. 메모리(134)는, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수도 있다.
도 16은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(140)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 설계하는 방법, 예컨대 도 3의 방법 및/또는 도 4의 방법에 단계들 중 적어도 일부는 컴퓨팅 시스템(또는 컴퓨터)(140)에서 수행될 수 있다.
컴퓨팅 시스템(140)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 16에 도시된 바와 같이, 컴퓨팅 시스템(140)은 프로세서(141), 입출력 장치들(142), 네트워크 인터페이스(143), RAM(random access memory)(144), ROM(read only memory)(145) 및 저장 장치(146)를 포함할 수 있다. 프로세서(141), 입출력 장치들(142), 네트워크 인터페이스(143), RAM(144), ROM(145) 및 저장 장치(146)는 버스(147)에 연결될 수 있고, 버스(147)를 통해서 서로 통신할 수 있다.
프로세서(141)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(141)는 버스(147)를 통해서 메모리, 즉 RAM(144) 또는 ROM(145)에 액세스할 수 있고, RAM(144) 또는 ROM(145)에 저장된 명령어들을 실행할 수 있다.
RAM(144)은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 위한 프로그램(144_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(144_1)은 프로세서(141)로 하여금, 집적 회로를 설계하는 방법, 예컨대 도 3의 방법 및/또는 도 4의 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(144_1)은 프로세서(141)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(144_1)에 포함된 복수의 명령어들은 프로세서(141)로 하여금, 예컨대 도 3, 4 또는 13을 참조하여 전술된 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(146)는 컴퓨팅 시스템(140)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(146)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(146)는 컴퓨팅 시스템(140)으로부터 탈착 가능할 수도 있다. 저장 장치(146)는 본 개시의 예시적 실시예에 따른 프로그램(144_1)을 저장할 수도 있으며, 프로그램(144_1)이 프로세서(141)에 의해서 실행되기 이전에 저장 장치(146)로부터 프로그램(144_1) 또는 그것의 적어도 일부가 RAM(144)으로 로딩될 수 있다. 다르게는, 저장 장치(146)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(144_1) 또는 그것의 적어도 일부가 RAM(144)으로 로딩될 수 있다. 또한, 도 16에 도시된 바와 같이, 저장 장치(146)는 데이터베이스(146_1)를 저장할 수 있고, 데이터베이스(146_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 3의 셀 라이브러리(D10)를 포함할 수 있다.
저장 장치(146)는 프로세서(141)에 의해서 처리될 데이터 또는 프로세서(141)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(141)는 프로그램(144_1)에 따라, 저장 장치(146)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(146)에 저장할 수도 있다. 예를 들면, 저장 장치(146)는, 도 13의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D14)를 저장할 수 있다.
입출력 장치들(142)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(142)을 통해서, 프로세서(141)에 의해 프로그램(144_1)의 실행을 트리거할 수도 있고, 도 12의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 12의 레이아웃 데이터(D14)를 확인할 수도 있다.
네트워크 인터페이스(143)는 컴퓨팅 시스템(140) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 방향으로 상호 평행하게 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 상호 인접한, 제1 행 및 제2 행에 연속적으로 배치된 스탠다드 셀;
    상기 제1 행에서 상기 스탠다드 셀의 경계에 접하고, 상기 제2 방향으로 연장되는 제1 셀 분리막; 및
    상기 제2 행에서 상기 스탠다드 셀의 경계에 접하고, 상기 제2 방향으로 연장되는 제2 셀 분리막을 포함하고,
    상기 제1 셀 분리막 및 상기 제2 셀 분리막은, 상기 제1 행 및 상기 제2 행의 경계에서 불연속적인 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 스탠다드 셀은,
    상기 제1 행에 배치되는 제1 서브-셀; 및
    상기 제2 행에 배치되는 제2 서브-셀을 포함하고,
    상기 제1 서브-셀의 경계 및 상기 제2 서브-셀의 경계는 상기 제1 행 및 상기 제2 행의 경계 상에서 적어도 부분적으로 중첩되는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서,
    상기 제1 서브-셀의 상기 제1 방향의 길이와 상기 제2 서브-셀의 상기 제1 방향의 길이는 상이한 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 스탠다드 셀은,
    상기 제2 방향으로 연장되고, 상기 제1 서브-셀의 전도성 패턴 및 상기 제2 서브-셀의 전도성 패턴을 전기적으로 연결하고, 상기 제1 행과 상기 제2 행의 경계를 가로질러 배치되는 내부 연결 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서,
    상기 스탠다드 셀의 셀 경계는, 사각형과 상이한 다각형의 형태인 것을 특징으로 하는 집적 회로.
  6. 제1 방향으로 연장되는 제1 행에 배치된 제1 셀;
    상기 제1 방향과 교차하는 제2 방향으로 상기 제1 행과 인접하고, 상기 제1 방향으로 연장되는 제2 행에 배치된 제2 셀;
    상기 제1 행 및 상기 제2 행에 연속적으로 배치된 제3 셀;
    상기 제1 셀 및 상기 제3 셀 사이에서, 상기 제2 방향으로 연장되는 제1 셀 분리막; 및
    상기 제2 셀 및 상기 제3 셀 사이에서, 상기 제2 방향으로 연장되는 제2 셀 분리막을 포함하고,
    상기 제1 셀 분리막 및 상기 제2 셀 분리막은, 상기 제1 행 및 상기 제2 행의 경계에서 불연속적인 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 제3 셀은,
    상기 제2 방향으로 연장되고, 상기 제1 서브-셀의 전도성 패턴 및 상기 제2 서브-셀의 전도성 패턴을 전기적으로 연결하는 내부 연결 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서,
    상기 제1 내지 제3 셀에 포함된 입/출력 핀들을 연결하는 외부 연결 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  9. 집적 회로를 정의하는 입력 데이터에 기초하여, 제1 서브-셀 및 제2 서브-셀을 포함하는 다중 높이 셀을 선택하는 단계; 및
    제1 방향으로 상호 평행하게 연장되고 상호 인접하는 제1 행 및 제2 행에 상기 다중 높이 셀을 배치하는 단계를 포함하고,
    상기 다중 높이 셀을 배치하는 단계는,
    상기 제1 행에 상기 제1 서브-셀을 배치하는 단계;
    상기 제2 행에 상기 제2 서브-셀을 배치하는 단계; 및
    상기 제1 서브-셀의 전도성 패턴 및 상기 제2 서브-셀의 전도성 패턴을 연결하는 적어도 하나의 내부 연결 패턴을 추가하는 단계를 포함하는 집적 회로를 설계하는 방법.
  10. 제9항에 있어서,
    상기 제1 서브-셀의 경계 및 상기 제2 서브-셀의 경계는 상기 제1 행 및 상기 제2 행의 경계 상에서 적어도 부분적으로 중첩되는 것을 특징으로 하는 집적 회로를 설계하는 방법.
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