KR102084725B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 장치는 복수의 콘택 영역들이 정의된 기판; 상기 기판의 상기 복수의 콘택 영역들에 형성된 복수의 트랜지스터들; 상기 복수의 트랜지스터들의 상부에 형성되며, 상기 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체; 상기 지지체의 상부에 적층된 복수의 도전막들을 포함하는 복수의 적층물들; 이웃한 상기 적층물들 사이에 위치된 슬릿들; 상기 슬릿들을 통해 상기 트랜지스터들의 제1 정션들과 연결된 제1 배선들; 및 상기 슬릿들을 통해 상기 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법 {SEMICONDUCTOR MEMORY DEVICE AND MENUFACTURING METHOD OF THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 메모리 셀들이 3차원으로 적층된 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
종래의 3차원 비휘발성 메모리 장치는 복수의 워드라인들이 적층된 구조를 갖는다. 따라서, 적층된 워드라인들 중 원하는 워드라인을 선택하기 위해서는, 복수의 워드라인들에 각각 연결된 복수의 콘택 플러그들을 형성해야 한다. 이를 위해, 종래에는 적층된 워드라인들을 계단 형태로 패터닝한 후, 복수의 콘택 플러그들을 형성한다. 그러나, 워드라인들을 계단 형태로 패터닝하는 공정의 난이도가 높고, 적층된 워드라인의 개수가 증가할수록 공정 수가 증가하는 문제점이 있다.
한편, 종래의 비휘발성 메모리 장치는 적층된 워드라인들에 전압을 인가하기 위한 글로벌 워드라인들 및 로컬 워드라인들을 포함하고, 원하는 워드라인에 전압을 인가하기 위한 패스 트랜지스터들을 구비한다. 그런데, 패스 트랜지스터들이 기판 상에 형성되기 때문에, 이들을 위한 별도의 면적을 구비해야한다. 따라서, 메모리 장치의 집적도를 향상시키는데 한계가 있다.
본 발명의 실시예는 제조 공정이 용이하고, 집적도가 향상된 반도체 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 콘택 영역들이 정의된 기판; 상기 기판의 상기 복수의 콘택 영역들에 형성된 복수의 트랜지스터들; 상기 복수의 트랜지스터들의 상부에 형성되며, 상기 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체; 상기 지지체의 상부에 적층된 복수의 도전막들을 포함하는 복수의 적층물들; 이웃한 상기 적층물들 사이에 위치된 슬릿들; 상기 슬릿들을 통해 상기 트랜지스터들의 제1 정션들과 연결된 제1 배선들; 및 상기 슬릿들을 통해 상기 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 기판의 복수의 콘택 영역들에 위치된 복수의 트랜지스터들을 형성하는 단계; 상기 복수의 트랜지스터들의 상부에 형성되며, 상기 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체를 형성하는 단계; 상기 지지체의 상부에 교대로 적층된 복수의 도전막들 및 복수의 절연막들을 포함하고, 복수의 슬릿들에 의해 분리된 복수의 적층물들을 형성하는 단계; 상기 슬릿들을 통해 상기 트랜지스터들의 제1 정션들과 연결된 제1 배선들을 형성하는 단계; 및 상기 슬릿들을 통해 상기 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 형성하는 단계를 포함한다.
적층된 도전막들의 패드부들을 분산시켜 효율적으로 배치하고, 패드부들의 하부에 스위치 소자를 위치시켜 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 또한, 반도체 메모리 장치의 제조 공정 난이도를 낮출 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다.
도 2a 내지 도 8a 및 도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 12은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다. 도 1a는 레이아웃도이고, 도 1b는 도 1a의 I-I' 방향 단면도이고, 도 1c는 도 1a의 A-A' 단면도이고, 도 1d는 도 1a의 B-B' 단면도이다.
도 1a 내지 도 1d에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판(10), 복수의 트랜지스터들(Tr), 지지체(SP), 복수의 적층물들(S1~S4), 슬릿들(SL), 제1 배선들(L1) 및 제2 배선들(L2)을 포함한다.
기판(10)에는 복수의 메모리 블록들(MB1~MB4)이 정의되고, 각각의 메모리 블록들(MB1~MB4)마다 복수의 콘택 영역들(CT1, CT2)이 정의된다. 각각의 메모리 블록들(MB1~MB4)은 셀 영역(미도시됨) 및 셀 영역의 양측에 위치된 콘택 영역들(CT1, CT2)을 포함할 수 있다. 또한, 각각의 메모리 블록들(MB1~MB4)에 끝단부터 차례대로 제1 내지 제m 콘택 영역들이 정의된 경우, 제1 내지 제m 콘택 영역들은 상이한 폭을 가질 수 있다. 예를 들어, 제n+1 콘택 영역은 제n 콘택 영역에 비해 넓은 폭(W2>W1)을 갖는다. 여기서, m은 2 이상의 자연수이고, n은 2≤n+1≤m인 자연수이다.
복수의 트랜지스터들(Tr)은 기판(10)의 복수의 콘택 영역들(CT1, CT2)에 위치된다. 각각의 트랜지스터들(Tr)은 게이트 절연막(11) 및 게이트 전극(12)을 포함한다. 또한, 게이트 전극(12) 양 측의 기판(10) 내에는 제1 및 제2 정션들(13A, 13B)이 형성된다. 복수의 트랜지스터들(Tr)은 메모리 블록(MB1~MB4) 별로 배열되는데, 하나의 메모리 블록(MB1~MB4) 내에 위치된 트랜지스터들(Tr)의 게이트 전극들(12)은 하나의 게이트 패턴으로 연결될 수 있다.
지지체(SP)는 복수의 트랜지스터들(Tr)의 상부에 형성되며, 복수의 콘택 영역들(CT1, CT2)에서 상이한 높이의 상부면을 갖는다. 예를 들어, 지지체(SP)는 제1 내지 제m 콘택 영역들에 위치된 제1 내지 제m 상부면들을 포함하고, 그 중에서 제n+1 콘택 영역에 위치된 제n+1 상부면은 제n 콘택 영역에 위치된 제n 상부면에 비해 낮은 높이를 갖는다. 이러한 경우, 지지체(SP)는 메모리 블록(MB1~MB4)의 끝단으로 갈수록, 다시 말해 셀 영역으로부터 멀어지수록 높아지는 계단 형태를 갖게 된다. 여기서, m은 2 이상의 자연수이고, n은 2≤n+1≤m인 자연수이다.
복수의 적층물들(S1~S4)은 지지체(SP)의 상부에 형성되며, 제1 방향(I-I')으로 확장된다. 각각의 적층물들(S1~S4)은 교대로 적층된 복수의 도전막들(14) 및 복수의 절연막들(15)을 포함한다. 예를 들어, 도전막들(14)은 차례로 적층된 제1 내지 제m 도전막들(14)을 포함한다. 도전막들(14) 중에서 제n 도전막들(14_1)은 제n 콘택 영역에서 계단 형태로 패터닝되며, 제n 도전막들(14_1)의 끝단에 제n 패드부들이 정의된다. 또한, 도전막들(14) 중에서 제n 도전막들(14_1)의 상부에 적층된 제n+1 도전막들(14_2)은 제n+1 콘택 영역에서 계단 형태로 패터닝되며, 제n+1 도전막들(14_2)의 끝단에 제n+1 패드부들이 정의된다. 여기서, m은 2 이상의 자연수이고, n은 2≤n+1≤m인 자연수이다.
슬릿들(SL)은 이웃한 적층물들(S1~S4)의 사이에 위치되며, 각각의 적층물들(S1~S4)에 포함된 도전막들(14)은 슬릿들(SL)에 의해 상호 분리된다. 예를 들어, 슬릿들(SL)은 적층된 도전막들(14)을 관통하며, 트랜지스터들(Tr)의 제1 및 제2 정션들(13A, 13B)을 노출시키는 깊이로 형성된다.
제1 배선들(L1)은 슬릿들(SL)을 통해 트랜지스터들(Tr)의 제1 정션들(13A)과 각각 연결된다. 예를 들어, 제1 배선들(L1)은 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 확장되며, 제1 콘택 플러그들(CP1)을 통해 제1 정션들(13A)과 각각 연결된다.
제2 배선들(L2)은 슬릿들(SL)을 통해 트랜지스터들(Tr)의 제2 정션들(13B)과 각각 연결된다. 예를 들어, 제2 배선들(L1)은 제2 콘택 플러그들(CP2)을 통해 트랜지스터들(Tr)의 제2 정션들(13B)과 각각 연결된다. 또한, 제3 콘택 플러그들(CP3)은 도전막들(14)과 제2 배선들(L2)을 각각 연결시킨다. 따라서, 복수의 도전막들(14)과 제2 정션들(13B)이 각각 연결된다. 여기서, 제2 배선들(L2)은 적층물들(S1~S4)의 상부에 위치되며 제1 방향으로 확장될 수 있다. 이러한 경우, 제2 배선들(L2)은 슬릿들(SL)에 위치된 제2 콘택 플러그들(CP2)과 연결되기 위해, 제2 방향(Ⅱ-Ⅱ')으로 꺾어진 형태를 가질 수 있다.
본 실시예에서는 제2 배선들(L2)이 동일한 높이로 배열된 경우에 대해 도시하였으나, 면적이 좁을 경우에는 제2 배선들(L2)의 여러 높이로 형성하는 것도 가능하다. 또한, 제1 배선들(L1)과 제2 배선들(L2)은 상이한 높이에 형성될 수 있으며, 제1 배선들(L1)이 제2 배선들(L2)의 상부에 위치될 수 있다.
여기서, 제1 배선들은 글로벌 워드라인이고, 제2 배선들(L2)은 로컬 워드라인이고, 도전막들(14)은 워드라인일 수 있다. 또한, 트랜지스터들(Tr)은 글로벌 워드라인들과 로컬 워드라인들을 각각 연결시키기 위한 스위치 소자일 수 있다.
반도체 메모리 장치는 적층물(S1~S4)의 상부에 위치된 더미 구조물들(D1, D2)을 더 포함할 수 있다. 예를 들어, 제n 더미 구조물은 제n 콘택 영역에 위치되며, 제n 패드부들과 대칭 구조를 갖는다. 또한, 제n+1 더미 구조물은 제n+1 콘택 영역에 위치되며, 제n+1 패드부들과 대칭 구조를 갖는다. 여기서, 더미 구조물들(D1, D2)은 도전막들(14) 및 절연막들(15)을 계단 형태로 패터닝하는 과정에서 잔류된 것일 수 있다.
전술한 바와 같은 구조에 따르면, 적층물들(S1~S4)의 콘택 영역(CT1, CT2) 하부에 트랜지스터드(Tr)을 위치시킴으로써, 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 또한, 적층물들(S1~S4) 사이의 슬릿들(SL)을 통해 제1 및 제2 정션들(13A, 13B)과 제1 및 제2 배선들(L1, L2)을 각각 연결시킴으로써, 배선들을 효율적으로 배치시킬 수 있다.
도 2a 내지 도 8a 및 도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 각 번호의 b도는 각 번호의 a도의 A-A' 단면도이다. 각 도면은 콘택 영역을 중심으로 도시되었다.
도 2a 및 도 2b에 도시된 바와 같이, 기판(20)의 콘택 영역에 게이트 절연막(21) 및 게이트 전극(22)을 포함하는 복수의 트랜지스터들(Tr)을 형성한다. 이어서, 게이트 전극(22) 양측의 기판(20) 내에 불순물을 도핑하여 정션들(23A, 23B)을 형성한다.
이어서, 복수의 트랜지스터들(Tr)을 덮는 지지체용 제1 물질막(24)을 형성한다. 이때, 하부의 트랜지스터들(Tr)을 덮도록 충분한 두께로 지지체용 제1 물질막(24)을 형성한다.
이어서, 지지체용 제1 물질막(24) 상에 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각베리어로 지지체용 제1 물질막(24)을 일부 두께 식각하여 단차를 형성한다. 예를 들어, 마스크 패턴은 제1 및 제2 콘택 영역(CT1, CT2)을 덮고 제3 콘택 영역(CT3)을 노출시키도록 마스크 패턴을 형성한다. 이때, 하부의 트랜지스터들(Tr)이 노출되지 않는 깊이로 지지체용 제1 물질막(24)을 식각한다. 이어서, 지지체용 제1 물질막(24)의 상부에 식각정지막(25)을 형성한 후, 식각정지막(25)의 상부를 평탄화한다.
도 3a 및 도 3b에 도시된 바와 같이, 식각정지막(25) 상에 지지체용 제2 물질막(26)을 형성한다. 이어서, 제1 콘택 영역(CT1)을 덮고 제2 및 제3 콘택 영역들(CT2, CT3)을 노출시키는 마스크 패턴(미도시됨)을 식각베리어로 지지체용 제2 물질막(26)을 식각한다. 이때, 지지체용 제1 물질막(24)은 식각정지막에 의해 보호된다. 이어서, 지지체용 제1 물질막(24)에 의해 노출된 식각정지막(25)을 식각하여, 지지체용 제1 물질막(24)과 지지체용 제2 물질막(26) 사이에 한해 식각정지막(25)을 잔류시킨다.
이로써, 각각의 콘택 영역들(CT1~CT3)에서 상이한 높이의 상부면을 갖는 지지체(SP)가 형성된다. 여기서, 지지체(SP)는 계단 형태를 가지 수 있다. 이러한 경우, 지지체(SP)는 복수의 트랜지스터들(Tr)을 덮는 제1 지지체, 제1 지지체의 상부에 형성되며 제1 지지체보다 좁은 폭을 갖는 제2 지지체 및 제1 지지체와 제2 지지체의 사이에 개재된 식각정지막을 포함한다. 또한, 지지체(SP)의 상부면은 제1 콘택 영역(CT1)이 제2 콘택 영역(CT2)에 비해 높게 위치되고, 제2 콘택 영역(CT2)이 제3 콘택 영역(CT3)에 비해 높게 위치된다.
또한, 지지체용 제1 물질막(24)과 지지체용 제2 물질막(26)은 동일한 물질로 형성되고, 식각정지막(25)은 지지체용 제1 및 제2 물질막들(24, 26)에 대해 식각 선택비가 있는 물질로 형성될 수 있다. 예를 들어, 지지체용 제1 및 제2 물질막들(24, 26)은 산화막 등으로 형성되고, 식각정지막(25)은 질화막, 비정질 탄소막 등으로 형성된다.
한편, 기판(20) 상에 정의되는 콘택 영역들(CT1~CT3)의 개수에 따라, 지지체용 물질막 및 식각정지막을 형성하는 공정을 반복 수행할 수 있다. 예를 들어, 기판(20) 상에 n개의 콘택 영역들이 정의되는 경우, 상이한 폭을 갖는 n개의 지지체용 물질막들이 차례로 적층되며, 이들 사이에 식각정지막들이 개재된다.
도 4a 및 도 4b에 도시된 바와 같이, 지지체(SP)의 상부에 복수의 제1 물질막들(27) 및 복수의 제2 물질막들(28)을 교대로 형성한다. 여기서, 제1 및 제2 물질막들(27, 28)은 지지체(SP)의 상부면을 따라 형성되므로, 계단 형태로 형성될 수 있다. 예를 들어, 제1 및 제2 물질막들(27, 28)은 지지체(SP)의 상부면을 따라 확장되는 수평부 및 지지체(SP)의 측면을 따라 확장되는 돌출부를 포함한다.
제1 물질막들(27)은 워드라인, 선택라인 등의 도전막을 형성하기 위한 것이고, 제2 물질막들(28)은 적층된 도전막들을 전기적으로 분리시키는 절연막을 형성하기 위한 것이다. 제1 물질막들(27)은 제2 물질막들(28)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(27)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(28)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(27)은 폴리실리콘을 포함하는 도전막으로 형성되고, 제2 물질막(28)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(27)은 도프드 폴리실리콘, 도프드 비정질 실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(28)은 언도프드 폴리실리콘, 언도프드 비정질 실리콘 등을 포함하는 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(27)이 희생막으로 형성되고, 제2 물질막들(28)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
참고로, 본 실시예에서는 기판(20) 상에 3개의 콘택 영역들(CT1~CT3)이 정의되고, 각각의 콘택 영역들(CT1~CT3)에 3개의 패드부들을 정의하는 경우를 설명한다. 따라서, 지지체(SP) 상에 9개의 제1 물질막들(27_1~27_9)과 9개의 제2 물질막들(28)이 교대로 형성된다.
도 5a 및 도 5b에 도시된 바와 같이, 제1 및 제2 물질막들(27, 28)에 대해 평탄화 공정을 실시한다. 여기서, 평탄화 공정은 화학기계적 연마(CMP) 공정을 이용하여 실시될 수 있다. 또한, 평탄화 공정을 실시하기 전에, 제1 및 제2 물질막들(27, 28)의 단차를 보상하도록, 제1 및 제2 물질막들(27, 28)의 상부에 충분한 두께의 희생막을 형성할 수 있다.
참고로, 본 실시예에서는 제1 콘택 영역(CT1)의 상부면에 제1_1 내지 제1_3 물질막들(27_1~27_3)의 수평부가 위치되고, 제2 콘택 영역(CT2)의 상부면에 제1_4 내지 제1_6 물질막들(27_4~27_6)의 수평부가 상부면에 위치되고, 제3 콘택 영역(CT3)의 상부면에 제1_7 내지 제1_9 물질막들(27_7~27_9)의 수평부가 위치되도록 평탄화 공정을 실시한다. 이때, 제1 콘택 영역(CT1)의 상부면 일부에는 제1_1 내지 제1_3 물질막들(27_1~27_3)의 돌출부가 위치되고, 제2 콘택 영역(CT2)의 상부면 일부에는 제1_4 내지 제1_6 물질막들(27_4~27_6)의 돌출부가 위치되고, 제3 콘택 영역(CT3)의 상부면 일부에는 제1_7 내지 제1_9 물질막들(27_7~27_9)의 돌출부가 위치될 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 평탄화된 제1 및 제2 물질막들(27,28)의 상부에 마스크 패턴(29)을 형성한다. 여기서, 마스크 패턴(29)은 각각의 콘택 영역들(CT1, CT2, CT3)을 일부 노출시키도록 형성된다. 예를 들어, 제1 콘택 영역(CT1)에서 제1_1 내지 제1_3 물질막들(27_1~27_3)의 수평부 일부를 노출시키고, 제2 콘택 영역(CT2)에서 제1_4 내지 제1_6 물질막들(27_4~27_6)의 수평부 일부를 노출시키고, 제3 콘택 영역(CT3)에서 제1_7 내지 제1_9 물질막들(27_7~27_9)의 수평부 일부를 노출시키도록 마스크 패턴(29)을 형성한다.
이어서, 마스크 패턴(29)을 식각베리어로 적어도 한 층의 제1 물질막(27) 및 적어도 한 층의 제2 물질막(28)을 식각한다. 이어서, 마스크 패턴(29)을 축소시킨 후, 축소된 마스크 패턴(29)을 식각베리어로 적어도 한 층의 제1 물질막(27) 및 적어도 한 층의 제2 물질막(28)을 식각한다. 이러한 과정을 반복 실시하여 각각의 콘택 영역들(CT1~CT3)에서 제1 및 제2 물질막들(27, 28)을 계단 형태로 패터닝할 수 있다. 예를 들어, 제1 콘택 영역(CT1)에서 제1_1 내지 제1_3 물질막들(27_1~27_3)을 계단 형태로 패터닝하고, 제2 콘택 영역(CT2)에서 제1_4 내지 제1_6 물질막들(27_4~27_6)을 계단 형태로 패터닝하고, 제3 콘택 영역(CT3)에서 제1_7 내지 제1_9 물질막들(27_7~27_9)을 계단 형태로 패터닝한다.
이때, 제1 및 제2 물질막들(27, 28)을 계단 형태로 패터닝하는 과정에서, 각각의 콘택 영역들(CT1~CT3)에 더미 구조물들(D1~D3)이 각각 형성될 수 있다. 예를 들어, 제1 콘택 영역(CT1)의 제1 물질막들(27_1~27_3)을 계단 형태로 패터닝하는 과정에서, 제1_1 내지 제1_3 물질막들(27_1~27_3)의 끝단이 잘려나가 제1 더미 구조물(D1)이 형성된다. 마찬가지로 제2 콘택 영역(CT2)에서 제1_4 내지 제1_6 물질막들(27_4~27_6)의 잘려나간 끝단은 제2 더미 구조물(D2)이 되고, 제3 콘택 영역(CT3)에서 제1_7 내지 제1_9 물질막들(27_7~27_9)의 잘려나간 끝단은 제3 더미 구조물(D3)이 된다. 여기서, 제1 내지 제3 더미 구조물들(D1~D3)은 계단 형태를 갖는다.
도 7a 및 도 7b에 도시된 바와 같이, 계단 형태로 패터닝된 제1 및 제2 물질막들(27, 28)의 상부에 층간절연막(30)을 형성한다. 이어서, 층간절연막(30), 제1 및 제2 물질막들(27, 28)을 관통하는 슬릿들(SL)을 형성한다. 이를 통해, 교대로 적층된 제1 및 제2 물질막들(27, 28)을 포함하며, 슬릿들(SL)에 의해 분리된 복수의 적층물들이 정의된다.
이어서, 슬릿들(SL)을 통해 제1 물질막들(27)을 제거하여 복수의 그루브들(G)을 형성한다. 예를 들어, 습식 식각 공정으로 제1 물질막들(27)을 제거한다. 이때, 슬릿들(SL)의 간격, 적층물들의 너비, 식각 조건 등에 따라, 적층물들의 내부에는 제1 물질막들(27)이 일부 잔류할 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 그루브들(G) 내에 제1 내지 제3 도전막들(31)을 각각 형성한다. 여기서, 제1 도전막들(31_1)은 제1 콘택 영역(CT1)에서 끝단이 계단 형태로 패터닝되어 패드부가 정의되고, 제1 더미 구조물(D1)은 제1 도전막들(31_1)의 패드부와 대칭 구조를 갖는다. 제2 도전막들(31_2)은 제2 콘택 영역(CT2)에서 끝단이 계단 형태로 패터닝되어 패드부가 정의되고, 제2 더미 구조물(D2)은 제2 도전막들(31_2)의 패드부와 대칭 구조를 갖는다. 또한, 제3 도전막들(31_3)은 제3 콘택 영역(CT3)에서 끝단이 계단 형태로 패터닝되어 패드부가 정의되고, 제3 더미 구조물(D3)은 제1 도전막들(31_3)의 패드부와 대칭 구조를 갖는다.
이어서, 트랜지스터들(Tr)의 제1 정션들(23A)과 각각 연결된 제1 콘택 플러그들(CP1), 트랜지스터들(Tr)의 제2 정션들(23B)과 각각 연결된 제2 콘택 플러그들(CP2) 및 제1 내지 제3 도전막들(31)과 각각 연결된 제3 콘택 플러그들(CP3)을 형성한다. 여기서, 제1 내지 제3 콘택 플러그들(CP1~CP3)은 동시에 형성되거나, 콘택 플러그의 깊이에 따라 별도의 공정으로 나누어 형성될 수 있다.
이어서, 제1 콘택 플러그들(CP1)과 각각 연결된 제1 배선들(L1) 및 제2 콘택 플러그들(CP2)과 제3 콘택 플러그들(CP3)을 각각 연결시키는 제2 배선들(L2)을 형성한다. 여기서, 제1 및 제2 배선들(L1, L2)은 동일한 높이로 형성되거나, 상이한 높이로 형성될 수 있다.
한편, 제1 및 제2 물질막들(27, 28)의 종류에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다. 일 예로, 제1 물질막들(27)이 도전막들이고 제2 물질막들(28)이 절연막들인 경우, 그루브들(G)을 형성하는 공정을 생략한다. 대신, 슬릿들(SL) 내에 노출된 제1 물질막들(27)을 실리사이드화하는 공정을 추가로 실시할 수 있다. 다른 예로, 제1 물질막들(27)이 도전막으로 형성되고 제2 물질막들(28)이 희생막으로 형성된 경우, 제1 물질막들(27) 대신에 제2 물질막들(28)을 제거하여 그루브들(G)을 형성한 후, 그루브들(G) 내에 절연막을 형성한다.
전술한 바와 같은 공정에 따르면, 복수의 콘택 영역들(CT1~CT3)에 패드부들을 분산시켜 형성할 수 있다. 또한, 콘택 영역(CT1~CT3)마다 상부면의 높이가 상이한 지지체를 이용하여 제1 및 제2 물질막들을 적층시킴으로써, 적층물을 계단 형태로 패터닝하는 횟수를 감소시킬 수 있다. 따라서, 반도체 메모리 장치의 제조 공정을 간소화하고, 제조 비용을 감축하며, 공정 불량을 감소시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b를 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(1200)는 복수의 콘택 영역들이 정의된 기판, 기판의 상기 복수의 콘택 영역들에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들의 상부에 형성되며 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체, 지지체의 상부에 적층된 복수의 도전막들을 포함하는 복수의 적층물들, 이웃한 적층물들 사이에 위치된 슬릿들, 슬릿들을 통해 트랜지스터들의 제1 정션들과 연결된 제1 배선들, 및 슬릿들을 통해 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 데이터 저장 용량을 향상시킬 수 있다.
도 10는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b를 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(1200')는 복수의 콘택 영역들이 정의된 기판, 기판의 상기 복수의 콘택 영역들에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들의 상부에 형성되며 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체, 지지체의 상부에 적층된 복수의 도전막들을 포함하는 복수의 적층물들, 이웃한 적층물들 사이에 위치된 슬릿들, 슬릿들을 통해 트랜지스터들의 제1 정션들과 연결된 제1 배선들, 및 슬릿들을 통해 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 데이터 저장 용량을 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 더욱 증가시키고, 구동 속도를 더욱 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b를 참조하여 설명된 반도체 메모리 장치일 수 있다. 메모리 장치(2100)는 복수의 콘택 영역들이 정의된 기판, 기판의 상기 복수의 콘택 영역들에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들의 상부에 형성되며 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체, 지지체의 상부에 적층된 복수의 도전막들을 포함하는 복수의 적층물들, 이웃한 적층물들 사이에 위치된 슬릿들, 슬릿들을 통해 트랜지스터들의 제1 정션들과 연결된 제1 배선들, 및 슬릿들을 통해 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 10를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 12은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3100), 어플리케이션(3200), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3100)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3200)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3100)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3100)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3100)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3100)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3100), 어플리케이션(3200) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3200) 및 파일 시스템(3300)은 운영 체제(3100) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 8b을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(3500)는 복수의 콘택 영역들이 정의된 기판, 기판의 상기 복수의 콘택 영역들에 형성된 복수의 트랜지스터들, 복수의 트랜지스터들의 상부에 형성되며 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체, 지지체의 상부에 적층된 복수의 도전막들을 포함하는 복수의 적층물들, 이웃한 적층물들 사이에 위치된 슬릿들, 슬릿들을 통해 트랜지스터들의 제1 정션들과 연결된 제1 배선들, 및 슬릿들을 통해 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
10: 기판 11: 게이트 절연막
12: 게이트 전극 13A, 13B: 정션
14: 도전막 15: 절연막
Tr: 트랜지스터 L1, L2: 제1 및 제2 배선들
S1~S4: 적층물들 CP1~CP3: 콘택 플러그들

Claims (20)

  1. 복수의 콘택 영역들이 정의된 기판;
    상기 기판의 상기 복수의 콘택 영역들에 형성된 복수의 트랜지스터들;
    상기 복수의 트랜지스터들의 상부에 형성되며, 상기 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체;
    상기 지지체의 상부에 적층된 복수의 도전막들을 포함하는 복수의 적층물들;
    이웃한 상기 적층물들 사이에 위치된 슬릿들;
    상기 슬릿들을 통해 상기 트랜지스터들의 제1 정션들과 연결된 제1 배선들; 및
    상기 슬릿들을 통해 상기 트랜지스터들의 제2 정션들과 연결된 제2 배선들
    을 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 슬릿들을 통해 상기 제1 배선들과 상기 제1 정션들을 각각 연결시키는 제1 콘택 플러그들;
    상기 슬릿들을 통해 상기 제2 배선들과 상기 제2 정션들을 각각 연결시키는 제2 콘택 플러그들; 및
    상기 복수의 콘택 영역들에 위치되며, 제2 배선들과 상기 도전막들을 각각 연결시키는 제3 콘택 플러그들
    을 더 포함하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 적층물들은 제1 방향으로 확장되고, 상기 제1 배선들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 제2 배선들은 상기 제1 방향으로 확장된
    반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 배선들은 상기 적층물들의 상부에 형성되며, 꺾어진 라인 형태를 갖는
    반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 배선들은 글로벌 워드라인들이고, 상기 제2 배선들은 로컬 워드라인들인 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 트랜지스터들은 상기 글로벌 워드라인들과 상기 로컬 워드라인들을 각각 연결시키는 스위칭 소자인
    반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 슬릿들은 이웃한 메모리 블록들의 경계에 위치된
    반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 지지체는 계단 형태를 갖는
    반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 적층물들의 상부면은 각각의 상기 콘택 영역들에서 계단 형태로 패터닝되고, 상기 도전막들의 끝단에 패드부들이 정의된
    반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 지지체는,
    상기 복수의 트랜지스터를 덮는 제1 지지체;
    상기 제1 지지체의 상부에 형성되며, 상기 제1 지지체보다 좁은 폭을 갖는 제2 지지체; 및
    상기 제1 지지체와 상기 제2 지지체 사이에 개재된 식각정지막을 포함하는
    반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 도전막들은 제n 도전막들 및 제n 도전막들의 상부에 적층된 제n+1 도전막들을 포함하고 (여기서, n은 자연수),
    상기 복수의 콘택 영역들은 상기 제n 도전막들의 제n 패드부들이 정의된 제n 콘택 영역 및 상기 제n+1 도전막들의 제n+1 패드부들이 정의된 제n+1 콘택 영역을 포함하는
    반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제n 콘택 영역에 위치되고, 상기 제n 패드부들과 대칭 구조를 갖는 제n 더미 구조물; 및
    상기 제n+1 콘택 영역에 위치되고, 상기 제n+1 패드부들과 대칭 구조를 갖는 제n+1 더미 구조물
    을 더 포함하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    제n+1 콘택 영역은 상기 제n 콘택 영역보다 넓은 폭을 갖는
    반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 지지체는 상기 제n 콘택 영역에 위치된 제n 상부면 및 상기 제n+1 콘택 영역에 위치된 제n+1 상부면을 포함하고, 상기 제n+1 상부면은 상기 제n 상부면에 비해 낮은 높이를 갖는
    반도체 메모리 장치.
  15. 기판의 복수의 콘택 영역들에 위치된 복수의 트랜지스터들을 형성하는 단계;
    상기 복수의 트랜지스터들의 상부에 형성되며, 상기 복수의 콘택 영역들에서 상이한 높이의 상부면을 갖는 지지체를 형성하는 단계;
    상기 지지체의 상부에 교대로 적층된 복수의 도전막들 및 복수의 절연막들을 포함하고, 복수의 슬릿들에 의해 분리된 복수의 적층물들을 형성하는 단계;
    상기 슬릿들을 통해 상기 트랜지스터들의 제1 정션들과 연결된 제1 배선들을 형성하는 단계; 및
    상기 슬릿들을 통해 상기 트랜지스터들의 제2 정션들과 연결된 제2 배선들을 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 슬릿들을 통해 상기 제1 배선들과 상기 제1 정션들을 각각 연결시키는 제1 콘택 플러그들을 형성하는 단계;
    상기 슬릿들을 통해 상기 제2 배선들과 상기 제2 정션들을 각각 연결시키는 제2 콘택 플러그들을 형성하는 단계; 및
    상기 복수의 콘택 영역들에 위치되며, 제2 배선들과 상기 도전막들을 각각 연결시키는 제3 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 복수의 적층물들의 상부면이 각각의 상기 콘택 영역들에서 계단 형태를 갖도록 패터닝하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 복수의 적층물들을 형성하는 단계는,
    상기 지지체의 상부에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들의 상부면을 평탄화하는 단계; 및
    상기 복수의 슬릿들을 형성하는 단계를 포함하는
    반도체 메모리 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 지지체를 형성하는 단계는,
    상기 복수의 트랜지스터들의 상부에 지지체용 제1 물질막을 형성하는 단계;
    상기 지지체용 제1 물질막 상에 식각정지막을 형성하는 단계;
    상기 식각 정지막 상에 지지체용 제2 물질막을 형성하는 단계;
    상기 지지체용 제2 물질막 상에 제n 콘택 영역을 덮고 제n+1 콘택 영역을 노출시키는 마스크 패턴을 형성하는 단계 (여기서, n은 자연수);
    상기 마스크 패턴을 식각베리어로 상기 지지체용 제2 물질막을 식각하는 단계; 및
    상기 지지체용 제2 물질막에 의해 노출된 상기 식각정지막을 식각하는 단계를 포함하는
    반도체 메모리 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 배선들은 글로벌 워드라인들이고, 상기 제2 배선들은 로컬 워드라인들이고, 상기 트랜지스터들은 상기 글로벌 워드라인들과 상기 로컬 워드라인들을 각각 연결시키는 스위칭 소자인
    반도체 메모리 장치의 제조 방법.
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