KR20130071006A - 가변 저항 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 가변 저항 메모리 장치 및 그 형성 방법을 제공한다. 본 발명에서는, 수직 전극과 비트라인이 수평적으로 중첩되지 않도록 배치되어, 고집적화된 가변 저항 메모리 장치를 구현할 수 있다.
Description
본 발명은 가변저항 메모리 장치 및 그 형성 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성이 있다.
반도체 장치의 고집적화로 인해, 이러한 가변 저항 메모리 장치들도 고집적화가 요구되고 있다.
본 발명이 해결하려는 과제는 고집적화된 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 고집적화된 가변 저항 메모리 장치의 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치는, 기판 상에 배치되며 상기 기판에 수직인 수직 전극; 상기 수직 전극에 인접하도록 배치되며 제 1 방향으로 연장되는 복수층의 워드라인들; 상기 워드라인과 상기 수직 전극 사이에 개재되는 가변저항막; 게이트 전극, 상기 게이트 전극의 일 측에 인접하며 상기 수직 전극과 전기적으로 연결되는 제 1 불순물 주입 영역, 및 상기 게이트 전극의 타 측에 인접하는 제 2 불순물 주입 영역을 포함하는 선택 트랜지스터; 및 상기 제 2 불순물 주입 영역에 전기적으로 연결되며, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트라인을 포함하되, 상기 비트라인은 상기 수직 전극과 수평적으로 중첩되지 않는다.
일 예에 따르면 상기 장치는, 상기 기판과 상기 비트라인 사이에 개재되는 제 1 절연막; 상기 제 1 및 제 2 불순물 주입 영역이 배치되며 상기 게이트 전극과 상기 비트라인 사이에 배치되는 활성 패턴; 상기 활성 패턴과 상기 비트라인 사이에 개재되는 제 2 절연막; 상기 활성 패턴과 상기 게이트 전극을 덮는 제 3 절연막; 및 상기 제 2 절연막을 관통하여 상기 제 2 불순물 주입 영역과 상기 비트라인을 전기적으로 연결시키는 비트라인 노드 콘택을 더 포함할 수 있다. 이때, 상기 워드라인들은 상기 제 3 절연막 상에 배치될 수 있으며, 상기 수직 전극은 상기 제 3 절연막을 관통하여 상기 제 1 불순물 주입 영역과 접하는 제 1 서브 수직 전극과 상기 제 3 절연막 상에서 상기 워드라인들에 인접하도록 배치되는 제 2 서브 수직 전극을 포함할 수 있다.
일 예에 따르면, 상기 수직 전극은, 상기 제 3 절연막 상에 배치되며 상기 제 1 서브 수직 전극과 상기 제 2 서브 수직 전극 사이에 개재되는 제 1 패드를 더 포함할 수 있다.
상기 메모리 장치는 상기 제 3 절연막 상에 배치되며 상기 비트라인 노드 콘택과 수직적으로 중첩되는 제 2 패드; 및 상기 제 2 패드 상에 배치되며 이웃하는 워드라인들을 분리하는 매립 절연막을 더 포함할 수 있으며, 상기 제 2 패드 및 상기 매립 절연막은 상기 제 1 방향으로 연장되는 라인 형태를 가질 수 있다.
다른 예에 있어서, 상기 비트라인 노드 콘택은 연장되어 상기 활성 패턴을 관통하여, 상기 비트라인 노드 콘택의 상부면은 상기 활성 패턴의 상부면과 공면을 이룰 수 있다.
또 다른 예에 있어서, 상기 제 2 불순물 주입 영역은 상기 활성 패턴의 하부면까지 연장될 수 있으며, 상기 비트라인 노드 콘택은 상기 활성 패턴의 하부면과 접할 수 있다.
또 다른 예에 있어서, 상기 장치는, 상기 워드 라인들 중 최하위에 배치되는 워드라인과 상기 기판 사이에 배치되는 제 1 절연막; 상기 워드 라인들 중 최상위에 배치되는 워드라인 상에 배치되는 제 2 절연막; 상기 제 2 절연막과 상기 게이트 전극 사이에 배치되며 상기 제 1 및 제 2 불순물 주입 영역이 배치되는 활성 패턴; 상기 활성 패턴과 상기 비트라인 사이 그리고 상기 게이트 전극과 상기 비트라인 사이에 개재되는 제 3 절연막; 및 상기 제 3 절연막을 관통하여 상기 제 2 불순물 주입 영역과 상기 비트라인을 전기적으로 연결시키는 비트라인 노드 콘택을 더 포함할 수 있다. 이때, 상기 수직 전극은 상기 제 2 절연막을 관통하여 상기 제 1 불순물 주입 영역과 접하는 제 1 서브 수직 전극과 상기 제 1 서브 수직 전극 아래에서 상기 워드라인들에 인접하도록 배치되는 제 2 서브 수직 전극을 포함할 수 있다.
또 다른 예에 있어서, 상기 제 1 및 제 2 불순물 주입 영역들은 상기 기판에 배치되고, 상기 게이트 전극은 상기 워드라인들 중에 최하위에 배치되는 워드라인 하부에 배치되며, 상기 비트라인은 상기 워드라인들 중에 최상위에 배치되는 워드라인 상부에 배치될 수 있다. 이때 상기 메모리 장치는, 상기 게이트 전극과 상기 기판을 덮는 제 1 절연막; 상기 제 1 절연막을 관통하여 상기 제 2 불순물 주입 영역과 접하는 제 1 비트라인 노드 콘택; 및 상기 제 1 비트라인 노드 콘택 상에서 복수층의 상기 워드라인들을 관통하되 상기 워드라인들로부터 절연된 제 2 비트라인 노드 콘택을 더 포함할 수 있다.
상기 비트라인은 상기 수직 전극과 수직적으로 중첩될 수 있다.
상기 메모리 장치는, 상기 수직 전극과 상기 비트라인 아래에서 상기 기판에 배치되며 상기 워드라인들, 상기 비트라인 및 상기 게이트 전극에 인가하는 전압을 제어하는 주변회로를 더 포함할 수 있다.
상기 워드라인들의 단부는 계단 형태를 이룰 수 있다.
상기 워드라인들은 하나의 평면 상에서 서로 평행하는 복수개의 라인 형태로 배치될 수 있다. 이때 상기 하나의 평면 상에서 홀 수 번째 워드라인들은 서로 연결되고, 짝수 번째 워드라인들은 서로 연결되되 상기 홀수 번째 워드라인들과 절연될 수 있다.
상기 게이트 전극은 평면상에서 상기 제 1 방향으로 연장되는 라인 형태를 가지며 상기 비트라인과 수직적으로 중첩될 수 있다.
상기 제 1 불순물 주입 영역은 상기 게이트 전극의 일 측에 인접한 제 1 저농도 불순물 주입 영역과 상기 게이트 전극의 일측과 이격된 제 1 고농도 불순물 주입 영역을 포함할 수 있다. 상기 제 2 불순물 주입 영역은 상기 게이트 전극의 타 측에 인접한 제 2 저농도 불순물 주입 영역과 상기 게이트 전극의 일측과 이격된 제 2 고농도 불순물 주입 영역을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 게이트 전극과 그 양측에 인접한 제 1 및 제 2 불순물 주입영역들을 포함하는 선택 트랜지스터를 형성하는 단계; 상기 제 2 불순물 주입 영역과 전기적으로 연결되는 비트라인을 형성하는 단계; 상기 제 1 불순물 주입 영역과 접하는 수직 전극과 상기 수직 전극을 둘러싸는 가변저항막을 형성하는 단계; 및 상기 가변저항막에 인접한 복수층의 워드라인들을 형성하는 단계를 포함할 수 있다. 이때 상기 비트라인은 상기 수직 전극과 수평적으로 중첩되지 않도록 형성된다.
상기 비트라인을 형성하는 단계는 상기 선택 트랜지스터를 형성하는 단계 전에 진행될 수 있으며, 상기 비트라인을 형성하는 단계는, 상기 기판 상에 제 1 절연막을 개재하여 상기 비트라인을 형성하는 단계를 포함할 수 있다.
상기 선택 트랜지스터를 형성하는 단계는, 상기 비트라인을 덮는 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 활성 패턴을 형성하는 단계; 상기 활성 패턴 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양 측에 각각 제 1 및 제 2 불순물 주입 영역을 형성하는 단계; 및 상기 게이트 전극과 상기 활성 패턴을 덮는 제 3 절연막을 형성하는 단계를 포함할 수 있으며, 상기 수직 전극은 상기 제 3 절연막을 관통하여 상기 제 1 불순물 주입 영역과 접할 수 있다.
상기 수직전극과 상기 가변저항막을 형성하는 단계는, 상기 기판 상에 복수층의 워드라인 층간 절연막들과 희생막들을 교대로 적층하는 단계; 상기 희생막들과 상기 워드라인 층간 절연막들을 차례로 식각하여 제 1 방향으로 연장되는 제 1 그루브를 형성하는 단계; 상기 제 1 그루브를 채우는 제 1 매립 절연막을 형성하는 단계; 상기 제 1 매립 절연막을 식각하여 상기 희생막들의 측벽을 노출시키는 복수개의 서로 이격된 수직홀을 형성하는 단계; 상기 수직홀의 측벽을 덮되 상기 수직홀의 바닥을 노출시키는 가변 저항막을 형성하는 단계; 및 상기 수직홀을 채우는 수직 전극을 형성하는 단계를 포함할 수 있다.
상기 워드라인들을 형성하는 단계는, 상기 수직홀과 이격되는 상기 희생막들과 상기 워드라인 층간 절연막들을 차례로 식각하여 상기 제 1 방향으로 연장되는 제 2 그루브를 형성하는 단계; 상기 제 2 그루브를 통해 노출된 상기 희생막들을 선택적으로 제거하는 단계; 도전막을 형성하여 상기 희생막이 위치하던 영역과 상기 제 2 그루브를 채우는 단계; 상기 제 2 그루브 안의 상기 도전막을 제거하여 상기 희생막이 위치하던 영역에 상기 도전막으로 이루어진 워드라인을 형성하는 단계; 및 상기 제 2 그루브를 채우는 제 2 매립 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 가변 저항 메모리 장치 및 이의 제조 방법은, 수직 전극과 비트라인이 수평적으로 중첩되지 않도록 배치되므로, 즉, 비트라인이 수직 전극과 다른 높이에 형성되므로, 비트라인이 상기 수직 전극과 만나지 않는다. 따라서 비트라인은 수직 전극과 수직적으로 중첩되도록 배치될 수 있다. 이로써, 단위 메모리 셀의 평면 면적을 줄일 수 있어, 고집적화된 가변 저항 메모리 장치를 구현할 수 있다.
또한 본 발명의 다른 예에 따른 가변 저항 메모리 장치의 제조 방법에서는 열적 부담(heat budget)을 받을 수 있는 선택 트랜지스터를 먼저 제조한 후에, 워드라인들을 형성함으로써, 가변저항 메모리 셀의 특성을 잘 유지할 수 있다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치의 회로도이다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 레이아웃이다.
도 2b는 본 발명의 실시예 1에 따라 도 2a를 I-I' 선으로 자른 단면도이다.
도 2c는 본 발명의 실시예 1에 따라 도 2a를 II-II' 선으로 자른 단면도이다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b, 4b, 5b, 6b, 7b, 7c 8b, 9b, 10b, 10c 및 10d는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내기 위한 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a를 I-I' 선으로 자른 단면도들이다.
도 11은 본 발명의 실시예 2에 따른 가변 저항 메모리 장치의 단면도이다.
도 12는 본 발명의 실시예 3에 따른 가변 저항 메모리 장치의 단면도이다.
도 13은 본 발명의 실시예 4에 따른 가변 저항 메모리 장치의 단면도이다.
도 14a 및 14b는 본 발명의 실시예 5에 따른 가변 저항 메모리 장치의 단면들이다.
도 15는 본 발명의 실시예 6에 따른 가변 저항 메모리 장치의 단면도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 레이아웃이다.
도 2b는 본 발명의 실시예 1에 따라 도 2a를 I-I' 선으로 자른 단면도이다.
도 2c는 본 발명의 실시예 1에 따라 도 2a를 II-II' 선으로 자른 단면도이다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b, 4b, 5b, 6b, 7b, 7c 8b, 9b, 10b, 10c 및 10d는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내기 위한 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a를 I-I' 선으로 자른 단면도들이다.
도 11은 본 발명의 실시예 2에 따른 가변 저항 메모리 장치의 단면도이다.
도 12는 본 발명의 실시예 3에 따른 가변 저항 메모리 장치의 단면도이다.
도 13은 본 발명의 실시예 4에 따른 가변 저항 메모리 장치의 단면도이다.
도 14a 및 14b는 본 발명의 실시예 5에 따른 가변 저항 메모리 장치의 단면들이다.
도 15는 본 발명의 실시예 6에 따른 가변 저항 메모리 장치의 단면도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치의 회로도이다.
도 1을 참조하면, 본 실시예들에 따른 가변 저항 메모리 장치에서는 다수의 메모리 셀(MC)들이 매트릭스 형태로 배열된다. 상기 각각의 메모리 셀들(MC)은 가변 저항 소자(54)를 포함한다. 상기 가변 저항 소자(54)는 선택 트랜지스터(ST)와 워드라인들(WLa1, WLb1, WLa2, WLb2) 사이에 연결된다. 상기 워드라인들(WLa1, WLb1, WLa2, WLb2)은 제 1 방향(X)으로 연장된다. 상기 가변 저항 소자(54)는, 예를 들어, 상변화 물질(phase-change materials), 전이 금속 산화막, 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 상기 가변 저항 소자(54)의 물질 종류에 따라, 본 발명에 따른 가변 저항 메모리 장치는 PRAM(Phase-change Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 또는 MRAM(Magnetic RAM)도 적용될 수 있다. 상기 가변 저항 소자(54)는 상기 선택 트랜지스터(ST)을 통해 공급되는 전류의 양에 따라 그의상태가 결정될 수 있다.
상기 선택 트랜지스터(ST)는 상기 가변 저항 소자(54)와 비트라인(BL1, BL2, BL3) 사이에 연결된다. 상기 비트라인(BL1, BL2, BL3)은 제 2 방향(Y)으로 연장된다. 상기 선택 트랜지스터(ST)는 게이트 전극(GE1, GE2, GE3)을 포함한다. 상기 선택 트랜지스터(ST)는 상기 가변 저항 소자(54)에 연결되는 제 1 노드(N1)와 상기 비트라인(BL1, BL2, BL3)에 연결되는 제 2 노드(N2)를 포함한다. 상기 제 1 노드(N1)에는 수직 전극(VE)이 연결된다. 상기 수직 전극(VE)은 제 3 방향(Z)으로 연장된다. 상기 제 1 내지 제 3 방향들(X,Y,Z)은 서로 교차한다. 복수개의 가변 저항 소자들(54)은 하나의 수직 전극(VE)에 복수 층에 걸쳐 연결된다. 즉, 복수개의 가변 저항 소자들(54)은 하나의 선택 트랜지스터(ST)에 연결된다.
상기 워드라인들(WLa1, WLb1, WLa2, WLb2)은 복수 층에 걸쳐 서로 평행하게 배치된다. 제 1 층에 배치되는 워드라인들(WLa1, WLb1) 중에, 홀수번째 워드라인들(WLa1)은 서로 연결된다. 제 1 층에 배치되는 워드라인들(WLa1, WLb1) 중에, 짝수번째 워드라인들(WLb1)은 서로 연결되되 상기 홀수번째 워드라인들(WLa1)과는 절연된다. 제 2 층에 배치되는 워드라인들(WLa2, WLb2) 중에, 홀수번째 워드라인들(WLa2)은 서로 연결된다. 제 2 층에 배치되는 워드라인들(WLa2, WLb2) 중에, 짝수번째 워드라인들(WLb2)은 서로 연결되되 상기 홀수번째 워드라인들(WLa2)과는 절연된다.
본 발명의 일 예에 따른 가변 저항 소자에서 상기 비트라인(BL1, BL2, BL3)은 상기 수직 전극(VE)과는 수평적으로 중첩되지 않는다. 즉, 상기 비트라인(BL1, BL2, BL3)은 상기 수직 전극(VE)과 서로 다른 높이에 배치된다. 따라서 비트라인은 수직 전극과 수직적으로 중첩되도록 배치될 수 있다. 이로써, 단위 메모리 셀의 평면 면적을 줄일 수 있어, 고집적화된 가변 저항 메모리 장치를 구현할 수 있다. 또한, 메모리 셀들을 복수층에 걸친 어레이 형태로 배치하므로, 평면 면적을 감소시킬 수 있다.
<실시예 1>
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 레이아웃이다. 도 2b는 본 발명의 실시예 1에 따라 도 2a를 I-I' 선으로 자른 단면도이다. 도 2c는 본 발명의 실시예 1에 따라 도 2a를 II-II' 선으로 자른 단면도이다.
도 2a, 2b 및 2c를 참조하면, 기판(1)의 전면 상에 제 1 절연막(3)이 배치된다. 상기 제 1 절연막(3) 상에는 서로 평행하게 이격된 복수개의 비트라인들(BL)이 배치된다. 상기 비트라인들(BL)은 도전막을 포함할 수 있다. 상기 비트 라인들(BL)은 제 2 방향(Y)으로 연장될 수 있다. 상기 비트라인들(BL) 상에는 제 2 절연막(7)이 배치된다. 상기 제 2 절연막(7)은 상기 비트라인들(BL)의 상부면 및 측면들을 덮을 수 있다. 상기 제 2 절연막(7) 상에는 복수개의 활성 패턴들(AP)이 배치된다. 상기 활성 패턴들(AP)은 서로 이격되며 각각 평면적으로 바(bar) 형태를 가질 수 있다. 상기 활성 패턴들(AP)은 소자분리막(13)에 의해 서로 분리된다. 상기 활성 패턴들(AP)은 반도체 단결정 물질을 포함할 수 있다.
상기 활성 패턴(AP) 상에는 게이트 절연막(15)을 개재하여 게이트 전극(GE)이 배치된다. 상기 게이트 전극(GE)의 양측의 상기 활성 패턴(AP)에는 각각 제 1 불순물 주입 영역(19a, 21a)과 제 2 불순물 주입 영역(19b, 21b)이 배치된다. 상기 제 1 불순물 주입 영역(19a, 21a)은 상기 게이트 전극(GE)의 일 측에 인접한 제 1 저농도 불순물 주입 영역(19a)과 상기 게이트 전극(GE)의 일 측과 이격된 제 1 고농도 불순물 주입 영역(21a)을 포함한다. 상기 제 2 불순물 주입 영역(19b, 21b)은 상기 게이트 전극(GE)의 타 측에 인접한 제 2 저농도 불순물 주입 영역(19b)과 상기 게이트 전극(GE)의 일측과 이격된 제 2 고농도 불순물 주입 영역(21b)을 포함한다. 상기 게이트 전극(GE)의 상부면에는 캐핑막이 배치될 수 있고, 측면에는 스페이서가 배치될 수 있다. 상기 게이트 전극(GE), 상기 게이트 절연막(15), 및 상기 제 1 및 제 2 불순물 주입 영역들(19a, 21a, 19b, 21b)은 선택 트랜지스터(ST)를 구성할 수 있다. 상기 게이트 전극(GE)은 상기 제 2 방향(Y)과 교차하는 제 1 방향(X)으로 연장되어 복수개의 활성 패턴들(AP) 상을 가로지른다. 상기 선택 트랜지스터(ST)는 제 1 및 제 2 저농도 불순물 주입 영역들(19a, 19b)을 포함하므로 짧은 채널 효과(Short channel effect) 특성이 향상될 수 있다. 비트라인 노드 콘택(23)은 상기 제 2 절연막(7)을 관통하여 상기 제 2 고농도 불순물 주입 영역(21b)과 상기 비트라인(BL)을 전기적으로 연결시킨다. 상기 비트라인 노드 콘택(23)은 연장되어 상기 활성 패턴(AP)을 관통할 수 있다. 상기 비트라인 노드 콘택(23)은 상기 활성 패턴(AP)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 비트라인 노드 콘택(23)은 도전성 물질을 포함할 수 있다.
상기 게이트 전극(GE)과 상기 활성 패턴(AP)은 제 3 절연막(25)으로 덮인다. 상기 제 3 절연막(25)은 평탄한 상부면을 가질 수 있다. 상기 제 1 내지 제3 절연막들(3, 7, 25)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제 1 서브 수직 전극(27)은 상기 제 3 절연막(25)을 관통하여 상기 제 1 고농도 불순물 주입 영역(21a)과 접한다. 상기 제 3 절연막(25) 상에는 서로 이격된 제 1 패드(29a)와 제 2 패드(29b)가 교대로 배치된다. 상기 제 1 및 제 2 패드들(29a, 29b)은 도전성 물질을 포함할 수 있다. 상기 제 1 패드(29a)은 상기 제 1 서브 수직 전극(27)과 접하며 제 1 방향(X)을 따라 서로 이격된 복수개의 섬 형태로 배치된다. 상기 제 2 패드(29b)는 상기 제 1 방향(X)을 따라 연장되는 라인 형태를 가질 수 있다.
상기 제 1 및 제 2 패드들(29a, 29b)은 제 1 워드라인 층간절연막(31)로 덮인다. 상기 제 1 워드라인 층간절연막(31) 상에는 복수층의 워드라인들(도 2a에서, WLan, WLbn, 여기서 n은 층의 번호에 해당한다)을 포함한다. 즉, 도 2b에서처럼, 만약 워드라인들이 4개의 층에 걸쳐 배치된다면, 상기 제 1 워드라인 층간절연막(31) 상에는 제 1 내지 제 4 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4)이 아래부터 위로 차례로 적층되고, 그 사이에는 제 2 내지 제 4 워드라인 층간절연막들(32, 33, 34)이 개재된다. 상기 제 1 내지 제 4 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4)은 각각 제 1 내지 제 4 홀수번째 워드라인들(WLa1, WLa2, WLa3, WLa4)과 제 1 내지 제 4 짝수번째 워드라인들(WLb1, WLb2, WLb3, WLb4)을 포함한다. 즉, 최하위층에 배치되는 제 1 워드라인들(WLa1, WLb1)은 평면적으로 제 1 홀수번째 워드라인(WLa1)과 제 1 짝수번째 워드라인(WLb1)을 포함한다. 그 위 층에 배치되는 제 2 워드라인들(WLa2, WLb2)은 평면적으로 제 2 홀수번째 워드라인(WLa2)과 제 2 짝수번째 워드라인(WLb2)을 포함한다. 그 위 층에 배치되는 제 3 워드라인들(WLa3, WLb3)은 평면적으로 제 3 홀수번째 워드라인(WLa3)과 제 3 짝수번째 워드라인(WLb3)을 포함한다. 가장 윗층에 배치되는 제 4 워드라인들(WLa4, WLb4)은 평면적으로 제 4 홀수번째 워드라인(WLa4)과 제 4 짝수번째 워드라인(WLb4)을 포함한다. 하나의 층에서 홀수번째 워드라인들(WLan)은 서로 전기적으로 연결된다. 하나의 층에서 짝수번째 워드라인들(WLbn)은 서로 전기적으로 연결되나, 그 해당 층의 홀수번째 워드라인들(WLan)과는 절연된다. 또한 층별로 워드라인들(WLan, WLbn)은 서로 절연된다. 예를 들면, 어느 한층의 짝수번째 워드라인들(WLbn)은 그 위 및/또는 아래의 짝수번째 워드라인들(WLbn)과는 절연된다.
제 2 서브 수직 전극(52)은 상기 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4)과 상기 워드라인 층간절연막(31, 32, 33, 34)을 관통하여 상기 제 1 패드(29a)와 접한다. 상기 제 2 서브 수직 전극(52), 상기 제 1 패드(29a) 및상기 제 1 서브 수직 전극(27)은 수직 전극(VE)을 구성할 수 있다. 상기 제 2 서브 수직 전극(52)과 상기 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4) 사이에는 가변 저항막(54)이 개재된다. 상기 가변 저항막(54)은 상변화 물질(phase-change materials), 전이 금속 산화막, 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 상기 가변 저항 막(54)의 물질 종류에 따라, 본 발명에 따른 가변 저항 메모리 장치는 PRAM(Phase-change Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 또는 MRAM(Magnetic RAM)에도 적용될 수 있다. 상기 가변 저항막(54)은 연장되어 상기 제 2 서브 수직 전극(52)과 상기 워드라인 층간절연막들(31, 32, 33,34) 사이에 개재될 수 있다. 도 2a 및 2c를 참조하면, 상기 제 1 방향(X)으로 상기 제 2 서브 수직 전극들(52) 사이에는 제 1 매립 절연막(50)이 개재된다. 상기 가변 저항막(54)은 연장되어 상기 제 1 매립 절연막(50)과 상기 제 2 서브 수직 전극(52) 사이에 개재될 수 있다. 상기 제 2 방향(Y)으로 이웃하는 상기 제 2 서브 수직 전극들(52) 사이에는 상기 제 2 서브 수직 전극들(52)과 이격되는 제 2 매립 절연막(70)이 배치된다. 상기 제 2 매립 절연막(70)은 상기 제 1 방향(X)으로 연장되는 라인 형태를 가지며, 상기 워드라인들(WLan, WLbn)을 분리한다. 상기 제 2 매립 절연막(70)은 상기 제 2 패드(29b)와 접한다.
다음은 도 2a 내지 2c를 참조하여 설명한 가변 저항 메모리 장치의 제조 방법을 설명하기로 한다. 도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 3b, 4b, 5b, 6b, 7b, 7c 8b, 9b, 10b, 10c 및 10d는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내기 위한 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a를 I-I' 선으로 자른 단면도들이다.
도 3a 및 3b를 참조하여, 기판(1)의 전면 상에 제 1 절연막(3)을 형성한다. 상기 기판(1)은 실리콘 단결정 기판, SOI(Silicon on insulator) 또는 실리콘 에피택시얼층일 수 있다. 상기 기판(1) 상에 복수개의 서로 평행한 비트라인들(BL)을 형성한다. 상기 비트라인들(BL)은 도전막을 적층후, 마스크를 이용하여 식각함으로써 형성될 수 있다. 또는 상기 비트라인들(BL)은 다마신 공정에 의해 형성될 수 있다. 상기 비트라인들(BL)은 제 2 방향(Y)으로 연장되도록 형성된다. 상기 비트라인들(BL)이 형성된 상기 기판(1)의 전면 상에 제 2 절연막(7)을 적층한다. 상기 제 2 절연막(7)은 상기 비트라인들(BL)의 상부면 및 측면들을 덮도록 형성된다. 상기 제 2 절연막(7)은 평탄한 상부면을 가지도록 형성될 수 있다. 상기 제 2 절연막(7) 상에 활성층(9)을 형성한다. 상기 활성층(9)은 폴리실리콘 또는 반도체 단결청층으로 형성될 수 있다. 상기 활성층(9)은 SEG(Selective epitaxial growth)나 LEG(Laser epitaxial growth)등에 의해 형성될 수 있다. 상기 활성층(9)에는 예를 들면 P형의 불순물이 도핑될 수 있다. 상기 활성층(9) 상에 버퍼층(11)을 형성한다.
도 4a 및 4b를 참조하면, 상기 버퍼층(11)과 상기 활성층(9)을 식각하여 상기 제 2 절연막(7)을 노출시키는 트렌치를 형성하고, 상기 트렌치를 절연막으로 채워 소자분리막(13)을 형성한다. 상기 소자분리막(13)은 격자 형태로 형성되며, 이에 의해 활성 패턴(AP)이 형성된다. 상기 활성 패턴(AP)은 평면적으로 제 2 방향(Y)으로 연장되는 바(bar) 형태를 가질 수 있다.
도 5a 및 5b를 참조하면, 상기 활성 패턴(AP)에 선택 트랜지스터(ST)를 형성한다. 먼저, 상기 버퍼층(11)을 제거한 후에, 상기 활성 패턴(AP) 상에 게이트 절연막(15)을 형성한다. 상기 게이트 절연막(15) 상에 도전막과 캐핑막을 적층하고 패터닝하여 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 제 1 방향(X)으로 연장되어 복수개의 활성 패턴들(AP)을 가로지르는 라인 형태를 가질 수 있다. 상기 게이트 전극(GE)과 그 상부의 캐핑막을 이온주입 마스크로 이용하여 상기 활성 패턴(AP)에 제 1 및 제 2 저농도 불순물 주입 영역들(19a, 19b)을 형성한다. 그리고 상기 게이트 전극(GE)의 측벽을 덮는 스페이서를 형성한 후, 이온주입 공정을 진행하여 상기 활성 패턴(AP)에 제 1 및 제 2 고농도 불순물 주입 영역들(21a, 21b)을 형성한다. 이로써 상기 선택 트랜지스터(ST)를 형성할 수 있다.
도 6a 및 6b를 참조하면, 소정의 마스크를 이용하여 상기 제 2 고농도 불순물 주입 영역들(21b)의 상기 활성 패턴(AP)과 그 하부의 상기 제 2 절연막(7)을 식각하여 상기 비트라인(BL)을 노출시키는 비트라인 노드홀을 만들고, 이를 도전막으로 채운 후에 리세스 시키어 비트라인 노드 콘택(23)을 형성한다. 그리고 상기 활성 패턴(AP)과 상기 게이트 전극(GE)을 덮는 제 3 절연막(25)을 형성한다. 상기 제 3 절연막(25)의 상부면은 평탄하게 형성될 수 있다. 상기 제 3 절연막(25)을 식각하여 상기 제 1 고농도 불순물 주입 영역(21a)의 상부면을 노출시키는 홀을 형성한 후에 이를 도전막으로 채워 제 1 서브 수직 전극(27)을 형성한다.
도 7a 및 7b를 참조하면, 상기 제 3 절연막(25) 상에 도전막을 적층후 패터닝하여 제 1 패드(29a) 및 제 2 패드(29b)를 형성한다. 상기 제 1 패드(29a)는 상기 제 1 서브 수직 전극(27)과 중첩되며 서로 이격된 복수개의 섬 형태로 형성된다. 상기 제 2 패드(29b)는 상기 제 1 방향(X)으로 연장되는 라인 형태로 형성될 수 있다.
이어서, 도 7c를 참조하면, 상기 제 1 및 제 2 패드들(29a, 29b)이 형성된 상기 제 3 절연막(25)의 전면 상에 제 1 내지 제 4 워드라인 층간절연막들(31, 32, 33, 34) 및 제 1 내지 제 4 희생막들(41, 42, 43, 44)을 교대로 적층한다. 상기 희생막들(41, 42, 43, 44)은 상기 워드라인 층간절연막들(31, 32, 33, 34)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 희생막들(41, 42, 43, 44)은 실리콘 질화막으로 형성될 수 있으며, 상기 워드라인 층간절연막들(31, 32, 33, 34)은 실리콘 산화막으로 형성될 수 있다.
도 8a 및 8b를 참조하면, 상기 희생막들(41, 42, 43, 44)과 상기 워드라인 층간절연막들(31, 32, 33, 34)을 패터닝하여 상기 제 1 패드(29a) 및 그 옆의 상기 제 3 절연막(25)의 상부면을 노출시키며 상기 제 1 방향(X)으로 연장되는 제 1 그루브(49)를 형성한다. 그리고 상기 제 1 그루브(49)를 절연막을 채워 제 1 매립 절연막(50)을 형성한다.
도 9a 및 9b를 참조하면, 상기 제 1 매립 절연막(50)을 일부 식각하여 상기 제 1 패드(29a)의 상부면을 노출시키는 수직홀(51)을 형성한다. 상기 제 1 패드(29a)는 상기 수직홀(51)을 식각하는 공정시 식각 정지막의 역할을 할 수 있다. 증착 공정과 에치백 공정을 통해 상기 수직홀(51)의 내벽을 덮되 바닥을 노출시키는 가변저항막(51)을 형성한다.
그리고 상기 수직홀(51)을 도전막으로 채워 제 2 서브 수직 전극(52)을 형성한다.
도 10a 및 10b를 참조하면, 상기 수직홀(51)과 이격된 상기 희생막들(41, 42, 43, 44)과 상기 워드라인 층간절연막들(31, 32, 33, 34)을 패터닝하여 상기 제 2 패드(29b)를 노출시키는 제 2 그루브(56)을 형성한다. 상기 제 2 그루브(56)은 상기 제 1 방향(X)으로 연장되는 라인 형태를 가진다. 상기 제 2 패드(29b)는 상기 제 2 그루브(56)를 형성할 때 식각 저지막의 역할을 할 수 있다.
이어서, 도 10c 및 10d를 참조하면, 상기 제 2 그루브(56)를 통해 상기 희생막들(41, 42, 43, 44)을 워드라인막(60)으로 대체시킨다. 즉, 상기 제 2 그루브(56)를 통해 노출된 상기 희생막들(41, 42, 43, 44)을 선택적으로 제거한다. 그리고 상기 워드라인막(60)을 형성하여 상기 희생막들(41, 42, 43, 44)이 위치하던 영역들을 채운다.
다시 도 2a 및 2b를 참조하여, 상기 제 2 그루브(56) 안의 상기 워드라인막(60)을 제거하고 절연막으로 채워 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4)과 제 2 매립 절연막(70)을 형성한다.
본 실시예에 따른 가변 저항 메모리 장치의 제조 방법에서는 열적 부담(heat budget)을 받을 수 있는 선택 트랜지스터(ST)를 먼저 제조한 후에, 워드라인들(WLaN, WLbN)을 형성함으로써, 가변저항 메모리 셀의 특성을 잘 유지할 수 있다.
<실시예 2>
도 11은 본 발명의 실시예 2에 따른 가변 저항 메모리 장치의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 가변 저항 메모리 장치에서는, 비트라인 노드 콘택(23)이 제 2 절연막(7)만을 관통하여 제 2 고농도 불순물 주입 영역(21b)의 하부면과 접한다. 그외의 구조는 실시예 1과 동일/유사할 수 있다.
도 11의 가변 저항 메모리 장치의 형성 방법에서는, 상기 비트라인 노드 콘택(23)을 도 3b의 활성층(9)을 형성하기 전에 미리 상기 제 2 절연막(7) 내에 형성할 수 있다. 그외의 형성 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 12는 본 발명의 실시예 3에 따른 가변 저항 메모리 장치의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 가변 저항 메모리 장치에서는 도 2b의 제 1 및 제 2 저농도 불순물 주입 영역들(19a, 19b)이 없을 수 있다. 그외의 구성/및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 13은 본 발명의 실시예 4에 따른 가변 저항 메모리 장치의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 가변 저항 메모리 장치에서는 활성 패턴(AP), 선택 트랜지스터(ST) 및 비트라인(BL)이 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4) 위에 배치될 수 있다. 수직 전극(VE)은 도 2a의 제 1 패드(29a) 없이 제 1 및 제 2 서브 수직 전극들(27, 52)를 포함할 수 있다. 상기 비트라인(BL)은 상기 수직 전극(VE) 보다 높은 위치에 배치된다. 그외의 구성/및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 5>
도 14a 및 14b는 본 발명의 실시예 5에 따른 가변 저항 메모리 장치의 단면들이다.
도 14a를 참조하면, 본 실시예에 따른 가변 저항 메모리 장치에서는, 기판(1) 상에 제 1 절연막(3)이 배치되고 상기 제 1 절연막(3) 상에 활성 패턴들(AP)이 배치된다. 상기 활성 패턴들(AP)에 선택 트랜지스터(ST)가 형성된다. 상기 선택 트랜지스터(ST)는 최하위층에 위치하는 워드라인들(WLa1, WLb1) 보다 낮게 위치하고, 비트라인(BL)은 수직 전극(VE) 보다 높게 위치한다. 이때, 제 2 패드들(29b)은 제 1 패드들(29a)처럼 서로 이격된 복수개의 섬 형태로 형성될 수 있다. 상기 비트라인(BL)은 제 3 절연막(25)을 관통하여 제 2 고농도 불순물 주입 영역(21b)과 접하는 제 1 비트라인 노드 콘택(23), 상기 제 2 패드(29b), 및 제 2 절연막(7) 및 제 2 매립 절연막(70)을 관통하여 상기 제 2 패드들(29b)과 접하는 제 2 비트라인 노드 콘택(72)에 의해 상기 제 2 고농도 불순물 주입 영역(21b)과 전기적으로 연결될 수 있다.
또는 도 14b를 참조하여, 상기 선택 트랜지스터(ST)는 상기 활성 패턴(AP)이아닌 상기 기판(1)에 배치될 수 있다.
그외의 구성/제조 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 6>
도 15는 본 발명의 실시예 6에 따른 가변 저항 메모리 장치의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 가변 저항 메모리 장치에서는 기판(1)에 주변회로 영역(PER)이 배치되고, 그 위에 셀 어레이 영역(CAR)이 배치된다. 즉, 상기 기판(1)에 웰들(WE1, WE2)이 형성되고, 각각의 웰들(WE1, WE2) 상에 주변회로 트랜지스터들(TR1, TR2)과 다양한 주변회로 배선들(4)이 배치된다. 상기 주변회로 트랜지스터들(TR1, TR2)과 주변회로 배선들(4)은 제 1 절연막(3)으로 덮인다. 그리고 상기 제 1 절연막(3) 상에 실시예 1 내지 5를 참조하여 설명한 가변 저항 메모리 장치의 구조를 가지는 셀 어레이가 배치된다. 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4)의 단부들은 계단 형태를 이룰 수 있다. 상기 워드라인들(WLa1, WLb1, WLa2, WLb2, WLa3, WLb3, WLa4, WLb4)의 단부들의 측벽들은 제 4 절연막(35)으로 덮인다. 각 층의 홀수 번째 워드라인들(WLan)은 제 1 콘택(Ca)에 각각 연결되어 제 1 배선(Wa)을 통해 상기 주변회로(PE)의 제 1 트랜지스터(TR1)에 전기적으로 연결될 수 있다. 각 층의 홀수 번째 워드라인들(WLbn)은 제 2 콘택(Cb)에 각각 연결되어 제 1 배선(Wa)을 통해 상기 주변회로(PE)의 제 2 트랜지스터(TR2)에 전기적으로 연결될 수 있다. 상기 주변 회로 영역(PE)은 X-데코더 영역 및/또는 Y-데코더 영역을 포함할 수 있다. 상기 주변회로 영역(PE)에는 고전압 트랜지스터들을 필요로 하므로 상기 기판(1) 상에 형성되는 것이 소자 동작 면에서 보다 유리할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 16을 참조하면, 상술한 본 발명의 실시예에 따른 가변 저항 메모리 소자는 메모리 카드(200)에 응용될 수 있다. 일례로, 메모리 카드(200)는 호스트와 저항성 메모리(210) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(220)를 포함할 수 있다. 에스램(222)은 중앙처리장치(224)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(226)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(228)는 저항성 메모리(210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(230)는 저항성 메모리(210)와 인터페이싱한다. 중앙처리장치(224)는 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(200)에 응용된 저항성 메모리(210)가 본 발명의 실시예에 따른 가변 저항성 메모리 소자를 포함함으로써, 오믹 패턴 및 제1 전극 패턴이 자기 정렬되며, 이에 제조 공정이 더욱 단순화될 수 있다. 또한, 본 발명의 실시예에 따른 가변 저항 메모리 소자의 선택 소자는 일반적인 선택 소자보다 실질적으로 낮은 높이를 가짐으로써, 공정을 용이하게 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 17을 참조하면, 정보 처리 시스템(300)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(300)은 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(310)은 메모리(312)와 메모리 컨트롤러(314)를 포함할 수 있으며, 도 16을 참조하여 설명한 메모리 카드(200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 메모리 시스템(310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 제 1 절연막
BL: 비트라인
7: 제 2 절연막
AP: 활성 패턴
9:활성층
11: 버퍼막
13: 소자분리막
15: 게이트절연막
GE: 게이트 전극
19a: 제 1저농도 불순물 주입 영역
19b: 제 2 저농도 불순물 주입 영역
21a: 제 1 고농도 불순물 주입 영역
21b:제 2 고농도 불순물 주입 영역
X:제1 방향
Y:제2 방향
Z:제 3 방향
23: 비트라인 노드콘택
25: 제 3 절연막
27: 제 1 서브 수직 전극
29a: 제 1 패드
29b: 제 2 패드
31~34: 워드라인 층간절연막
41~44: 희생막
49:제 1 그루브
50: 제 1 매립 절연막
51: 수직홀
52: 제 2 서브 수직 전극
VE: 수직 전극
54: 가변저항막
56: 제 2 그루브
70: 제 2 매립 절연막
3: 제 1 절연막
BL: 비트라인
7: 제 2 절연막
AP: 활성 패턴
9:활성층
11: 버퍼막
13: 소자분리막
15: 게이트절연막
GE: 게이트 전극
19a: 제 1저농도 불순물 주입 영역
19b: 제 2 저농도 불순물 주입 영역
21a: 제 1 고농도 불순물 주입 영역
21b:제 2 고농도 불순물 주입 영역
X:제1 방향
Y:제2 방향
Z:제 3 방향
23: 비트라인 노드콘택
25: 제 3 절연막
27: 제 1 서브 수직 전극
29a: 제 1 패드
29b: 제 2 패드
31~34: 워드라인 층간절연막
41~44: 희생막
49:제 1 그루브
50: 제 1 매립 절연막
51: 수직홀
52: 제 2 서브 수직 전극
VE: 수직 전극
54: 가변저항막
56: 제 2 그루브
70: 제 2 매립 절연막
Claims (10)
- 기판 상에 배치되며 상기 기판에 수직인 수직 전극;
상기 수직 전극에 인접하도록 배치되며 제 1 방향으로 연장되는 복수층의 워드라인들;
상기 워드라인과 상기 수직 전극 사이에 개재되는 가변저항막;
게이트 전극, 상기 게이트 전극의 일 측에 인접하며 상기 수직 전극과 전기적으로 연결되는 제 1 불순물 주입 영역, 및 상기 게이트 전극의 타 측에 인접하는 제 2 불순물 주입 영역을 포함하는 선택 트랜지스터; 및
상기 제 2 불순물 주입 영역에 전기적으로 연결되며, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트라인을 포함하되,
상기 비트라인은 상기 수직 전극과 수평적으로 중첩되지 않는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 기판과 상기 비트라인 사이에 개재되는 제 1 절연막;
상기 제 1 및 제 2 불순물 주입 영역이 배치되며 상기 게이트 전극과 상기 비트라인 사이에 배치되는 활성 패턴;
상기 활성 패턴과 상기 비트라인 사이에 개재되는 제 2 절연막;
상기 활성 패턴과 상기 게이트 전극을 덮는 제 3 절연막; 및
상기 제 2 절연막을 관통하여 상기 제 2 불순물 주입 영역과 상기 비트라인을 전기적으로 연결시키는 비트라인 노드 콘택을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 2 항에 있어서,
상기 워드라인들은 상기 제 3 절연막 상에 배치되며,
상기 수직 전극은 상기 제 3 절연막을 관통하여 상기 제 1 불순물 주입 영역과 접하는 제 1 서브 수직 전극과 상기 제 3 절연막 상에서 상기 워드라인들에 인접하도록 배치되는 제 2 서브 수직 전극을 포함하는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 3 항에 있어서,
상기 수직 전극은 상기 제 3 절연막 상에 배치되며 상기 제 1 서브 수직 전극과 상기 제 2 서브 수직 전극 사이에 개재되는 제 1 패드를 더 포함하며,
상기 메모리 장치는,
상기 제 3 절연막 상에 배치되며 상기 비트라인 노드 콘택과 수직적으로 중첩되는 제 2 패드; 및
상기 제 2 패드 상에 배치되며 이웃하는 워드라인들을 분리하는 매립 절연막을 더 포함하되,
상기 제 2 패드 및 상기 매립 절연막은 상기 제 1 방향으로 연장되는 라인 형태를 가지는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 2 항에 있어서,
상기 비트라인 노드 콘택은 연장되어 상기 활성 패턴을 관통하여, 상기 비트라인 노드 콘택의 상부면은 상기 활성 패턴의 상부면과 공면을 이루는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 2 항에 있어서,
상기 제 2 불순물 주입 영역은 상기 활성 패턴의 하부면까지 연장되며,
상기 비트라인 노드 콘택은 상기 활성 패턴의 하부면과 접하는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 워드 라인들 중 최하위에 배치되는 워드라인과 상기 기판 사이에 배치되는 제 1 절연막;
상기 워드 라인들 중 최상위에 배치되는 워드라인 상에 배치되는 제 2 절연막;
상기 제 2 절연막과 상기 게이트 전극 사이에 배치되며 상기 제 1 및 제 2 불순물 주입 영역이 배치되는 활성 패턴;
상기 활성 패턴과 상기 비트라인 사이 그리고 상기 게이트 전극과 상기 비트라인 사이에 개재되는 제 3 절연막; 및
상기 제 3 절연막을 관통하여 상기 제 2 불순물 주입 영역과 상기 비트라인을 전기적으로 연결시키는 비트라인 노드 콘택을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 7 항에 있어서,
상기 수직 전극은 상기 제 2 절연막을 관통하여 상기 제 1 불순물 주입 영역과 접하는 제 1 서브 수직 전극과 상기 제 1 서브 수직 전극 아래에서 상기 워드라인들에 인접하도록 배치되는 제 2 서브 수직 전극을 포함하는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 불순물 주입 영역들은 상기 기판에 배치되며,
상기 게이트 전극은 상기 워드라인들 중에 최하위에 배치되는 워드라인 아래에 배치되며,
상기 비트라인은 상기 워드라인들 중에 최상위에 배치되는 워드라인 위에 배치되며,
상기 메모리 장치는,
상기 게이트 전극과 상기 기판을 덮는 제 1 절연막;
상기 제 1 절연막을 관통하여 상기 제 2 불순물 주입 영역과 접하는 제 1 비트라인 노드 콘택; 및
상기 제 1 비트라인 노드 콘택 상에서 복수층의 상기 워드라인들을 관통하되 상기 워드라인들로부터 절연된 제 2 비트라인 노드 콘택을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 비트라인은 상기 수직 전극과 수직적으로 중첩되는 것을 특징으로 하는 가변 저항 메모리 장치.
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