KR20160118421A - 3차원 반도체 소자 - Google Patents

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KR20160118421A
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Abstract

3차원 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 제공되는 전극 구조체를 포함한다. 상기 전극 구조체는 상기 기판 상에 차례로 적층된 접지 선택 전극, 셀 전극들, 및 스트링 선택 전극을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들, 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들, 및 스트링 선택 패드를 각각 포함한다. 상기 소자는, 상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 아래의 상기 전극 구조체를 관통하는 복수 개의 더미 필라들, 및 상기 셀 패드들의 각각에 전기적으로 연결되는 셀 콘택 플러그를 포함한다. 상기 더미 필라들의 각각은 상기 셀 패드들의 각각과 이에 인접하는 패드 사이의 경계를 관통한다. 상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 양 측의 패드들은 상기 더미 필라들을 공유한다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 3차원 반도체 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위하여, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(즉, 3차원 메모리 소자들)이 제안되어 왔다. 하지만, 3차원 메모리 소자들의 구조적 특성들로 인하여, 3차원 메모리 소자의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전극 구조체의 열화를 최소화하거나 방지할 수 있는 3차원 반도체 소자들을 제공하는 데 있다.
본 발명에 따른 3차원 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 제공되는 전극 구조체를 포함할 수 있다. 상기 전극 구조체는 상기 기판 상에 차례로 적층된 접지 선택 전극, 셀 전극들, 및 스트링 선택 전극을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들, 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들, 및 스트링 선택 패드를 각각 포함할 수 있다. 본 발명에 따른 3차원 반도체 소자는, 상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 아래의 상기 전극 구조체를 관통하는 복수 개의 더미 필라들, 및 상기 셀 패드들의 각각에 전기적으로 연결되는 셀 콘택 플러그를 포함할 수 있다. 상기 더미 필라들의 각각은 상기 셀 패드들의 각각과 이에 인접하는 패드 사이의 경계를 관통하고, 상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 양 측의 패드들은 상기 더미 필라들을 공유할 수 있다.
일 실시예에 따르면, 상기 전극 구조체는 상기 기판의 상면에 평행한 제1 방향으로 연장될 수 있다. 상기 더미 필라들은 상기 제1 방향으로 배열되는 한 쌍의 제1 더미 필라들, 및 상기 제1 방향으로 배열되고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 한 쌍의 제1 더미 필라들로부터 이격되는 한 쌍의 제2 더미 필라들을 포함할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 제1 더미 필라들 중 하나는 상기 셀 패드들의 각각과 이에 인접하는 상위 패드 사이의 제1 경계를 관통하고, 다른 하나는 상기 셀 패드들의 각각과 이에 인접하는 하위 패드 사이의 제2 경계를 관통할 수 있다. 상기 한 쌍의 제2 더미 필라들 중 하나는 상기 제1 경계를 관통하고, 다른 하나는 상기 제2 경계를 관통할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 더미 필라들은 상기 셀 콘택 플러그를 둘러싸도록 배치될 수 있다.
일 실시예에 따르면, 상기 제1 더미 필라들 중 하나는 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 상기 제2 더미 필라들 중 하나와 정렬될 수 있다. 상기 제1 더미 필라들 중 상기 하나, 상기 셀 콘택 플러그, 및 상기 제2 더미 필라들 중 상기 하나는 상기 제3 방향으로 서로 정렬될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 더미 필라들은 가상 다각형의 꼭지점들에 각각 배치되고, 상기 셀 콘택 플러그는 상기 가상 다각형의 중심점에 배치될 수 있다.
일 실시예에 따르면, 상기 가상 다각형은 사각형일 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 셀 콘택 플러그는 상기 제1 더미 필라들 사이에 제공되어 상기 제1 방향을 따라 상기 제1 더미 필라들과 정렬될 수 있다.
일 실시예에 따르면, 상기 셀 콘택 플러그는, 상기 셀 패드들의 각각에 인접하는 다른 셀 패드에 전기적으로 연결되는 다른 셀 콘택 플러그와 상기 제1 방향으로 정렬될 수 있다.
일 실시예에 따르면, 상기 셀 콘택 플러그는, 상기 셀 패드들의 각각에 인접하는 다른 셀 패드에 전기적으로 연결되는 다른 셀 콘택 플러그와 상기 제1 방향을 따라 지그재그 형태로 배열될 수 있다.
일 실시예에 따르면, 상기 셀 패드들의 각각을 관통하는 상기 더미 필라들의 수는 4개일 수 있다. 상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 양 측의 상기 패드들은 상기 4개의 더미 필라들을 공유할 수 있다.
본 발명에 따른 3차원 반도체 소자는, 상기 제1 영역 내에서 상기 전극 구조체를 관통하는 복수 개의 수직 패턴들을 더 포함하되, 상기 더미 필라들은 상기 수직 패턴들과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 더미 필라들의 상면들은 상기 수직 패턴들의 상면들과 상기 기판으로부터 동일한 레벨에 배치되고, 상기 더미 필라들의 하면들은 상기 수직 패턴들의 하면들과 상기 기판으로부터 동일한 레벨에 배치될 수 있다.
일 실시예에 따르면, 상기 수직 패턴들의 각각은 상기 기판의 상면에 수직한 방향으로 연장되는 수직 반도체 패턴, 및 상기 수직 반도체 패턴과 상기 셀 전극들의 각각 사이에 개재되는 터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함할 수 있다.
본 발명에 따른 3차원 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 제공되는 전극 구조체를 포함할 수 있다. 상기 전극 구조체는 상기 기판 상에 차례로 적층된 접지 선택 전극, 셀 전극들, 및 스트링 선택 전극을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들, 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들, 및 스트링 선택 패드를 각각 포함할 수 있다. 본 발명에 따른 3차원 반도체 소자는, 상기 제1 영역 내에서 상기 전극 구조체를 관통하는 복수 개의 수직 패턴들, 상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 아래의 상기 전극 구조체를 관통하는 복수 개의 더미 필라들, 및 상기 셀 패드들의 각각에 전기적으로 연결되는 셀 콘택 플러그를 포함할 수 있다. 상기 수직 패턴들은 제1 수직 패턴 및 상기 제1 수직 패턴을 둘러싸는 제2 수직 패턴들을 포함할 수 있다. 평면적 관점에서, 상기 제1 수직 패턴은 제1 가상 다각형의 중심점에 배치되고, 상기 제2 수직 패턴들은 상기 제1 가상 다각형의 꼭지점들에 각각 배치될 수 있다. 평면적 관점에서, 상기 더미 필라들은 제2 가상 다각형의 꼭지점들에 각각 배치될 수 있다. 상기 제1 가상 다각형의 상기 꼭지점들의 수는 상기 제2 가상 다각형의 상기 꼭지점들의 수와 다를 수 있다.
일 실시예에 따르면, 상기 셀 콘택 플러그는 상기 제2 가상 다각형의 중심점에 배치될 수 있다.
일 실시예에 따르면, 상기 제1 가상 다각형은 육각형이고, 상기 제2 가상 다각형은 사각형일 수 있다.
일 실시예에 따르면, 상기 더미 필라들의 각각은 상기 셀 패드들의 각각과 이에 인접하는 패드 사이의 경계를 관통할 수 있다.
일 실시예에 따르면, 상기 셀 패드들의 각각을 관통하는 상기 더미 필라들의 수는 4개일 수 있다. 상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 양 측의 패드들은 상기 4개의 더미 필라들을 공유할 수 있다.
일 실시예에 따르면, 상기 더미 필라들은 상기 수직 패턴들과 동일한 물질을 포함할 수 있다. 상기 더미 필라들의 상면들은 상기 수직 패턴들의 상면들과 상기 기판으로부터 동일한 레벨에 배치되고, 상기 더미 필라들의 하면들은 상기 수직 패턴들의 하면들과 상기 기판으로부터 동일한 레벨에 배치될 수 있다.
본 발명의 개념에 따르면, 더미 필라들은 제2 영역 내에서 계단식 구조를 이루는 패드들을 관통하여 기판에 접할 수 있다. 셀 패드들의 각각을 관통하는 상기 더미 필라들은, 상기 셀 패드들의 각각과 이에 인접하는 패드 사이의 경계를 관통할 수 있다. 이에 따라, 상기 셀 패드들의 각각과 상기 셀 패드들의 각각의 양 측의 패드들은, 상기 셀 패드들의 각각을 관통하는 상기 더미 필라들을 공유할 수 있다. 따라서, 최소한의 상기 더미 필라들을 이용하여 전극 구조체를 지지함으로써, 상기 전극 구조체의 형태 변형을 최소화할 수 있다. 또한, 최소한의 상기 더미 필라들은 상기 전극 구조체의 형성을 위한 대체 공정(replacement process) 동안 이용되는 몰드 적층 구조체를 지지할 수 있고, 이에 따라, 최소한의 상기 더미 필라들을 이용하여 상기 패드들의 형태 변형을 최소화할 수 있다. 그 결과, 상기 전극 구조체의 열화를 최소화하거나 방지할 수 있다.
더하여, 상기 셀 패드들의 각각을 관통하는 상기 더미 필라들은, 상기 셀 패드들의 각각에 연결되는 셀 콘택 플러그를 둘러싸도록 배치될 수 있다. 이에 따라, 상기 셀 콘택 플러그와 이에 인접하는 공통 소스 라인 사이의 거리가 증가할 수 있고, 그 결과, 상기 셀 콘택 플러그는 상기 공통 소스 라인으로부터 전기적으로 용이하게 절연될 수 있다.
따라서, 우수한 신뢰성을 갖는 3차원 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 더미 필라들을 설명하기 위해 하나의 전극 구조체를 도시한 평면도이다.
도 3은 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 4a는 본 발명에 따른 수직 패턴의 일 예 및 더미 필라의 일 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 4b는 본 발명에 따른 수직 패턴의 다른 예 및 더미 필라의 다른 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 4c는 본 발명에 따른 수직 패턴의 또 다른 예 및 더미 필라의 또 다른 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 4d는 본 발명에 따른 수직 패턴의 또 다른 예 및 더미 필라의 또 다른 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일 변형예를 설명하기 위한 도면으로, 도 1의 더미 필라들을 설명하기 위해 하나의 전극 구조체를 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 다른 변형예를 설명하기 위한 도면으로, 도 1의 더미 필라들을 설명하기 위해 하나의 전극 구조체를 도시한 평면도이다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이다.
도 15는 도 14의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 16 내지 도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 14의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이다. 도 2는 도 1의 더미 필라들을 설명하기 위해 하나의 전극 구조체를 도시한 평면도이다. 도 2에서, 상기 더미 필라들의 배열을 명확하게 도시하기 위해 도 1의 배선들이 생략되었다. 도 3은 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 1, 도 2, 및 도 3을 참조하면, 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 기판(100)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 3차원으로 배열되는 셀 영역일 수 있고, 상기 제2 영역(R2)은 패드들이 제공되는 연결 영역일 수 있다. 상기 패드들의 상면들 상에 상기 메모리 셀들에 전압을 인가하기 위한 콘택 플러그들이 배치될 수 있다.
전극 구조체들(ES)이 상기 기판(100) 상에 배치될 수 있다. 상기 전극 구조체들(ES)은 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장될 수 있다. 상기 전극 구조체들(ES)은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다.
상기 전극 구조체들(ES)의 각각은 상기 제1 영역(R1)의 상기 기판(100) 상에 차례로 적층된 전극들(130, 135, 138), 및 상기 전극들(130, 135, 138) 사이에 개재되는 절연막들(110)을 포함할 수 있다. 상기 전극들(130, 135, 138) 및 상기 절연막들(110)은 상기 기판(100) 상에 교대로 적층될 수 있다. 상기 전극들(130, 135, 138)은 상기 절연막들(110)에 의해 서로 전기적으로 절연될 수 있다. 상기 전극들(130, 135, 138)은 상기 제2 영역(R2)에서 계단식 구조를 이루는 패드들(130P, 135P, 138P)을 각각 포함할 수 있다. 상기 패드들(130P, 135P, 138P)은 상기 제1 영역(R1)의 상기 전극들(130, 135, 138)로부터 상기 제1 방향(D1)으로 각각 연장되어 상기 제2 영역(R2)에서 상기 계단식 구조를 이룰 수 있다. 상기 절연막들(110)도 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장되어 상기 패드들(130P, 135P, 138P)을 각각 덮을 수 있다.
상기 전극 구조체들(ES)의 각각의 상기 전극들(130, 135, 138)은 접지 선택 전극(130, ground selection electrode), 스트링 선택 전극(138, string selection electrode), 및 상기 접지 선택 전극(130)과 상기 스트링 선택 전극(138) 사이의 셀 전극들(135, cell electrodes)을 포함할 수 있다. 상기 셀 전극들(135)은 상기 접지 선택 전극(130)과 상기 스트링 선택 전극(138) 사이에서 상기 기판(100)의 상면에 수직한 방향으로 적층될 수 있다. 상기 패드들(130P, 135P, 138P)은 상기 접지 선택 전극(130)으로부터 연장되는 접지 선택 패드(130P), 상기 스트링 선택 전극(138)으로부터 연장되는 스트링 선택 패드(138P), 및 상기 셀 전극들(135)로부터 각각 연장되는 셀 패드들(135P)을 포함할 수 있다.
상기 전극 구조체들(ES)의 각각은 상기 제2 영역(R2)에서 적어도 상기 셀 패드들(135P) 및 상기 접지 선택 패드(130P)를 덮는 캐핑 절연막(115)을 더 포함할 수 있다. 상기 캐핑 절연막(115)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다. 상기 전극 구조체들(ES)의 각각은 상기 접지 선택 전극(130) 및 상기 접지 선택 패드(130P) 아래에 제공되는 버퍼 절연막(105)을 더 포함할 수 있다. 상기 버퍼 절연막(105)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
복수 개의 수직 패턴들(VP)이 상기 제1 영역(R1)의 상기 기판(100) 상에 제공될 수 있고, 상기 전극 구조체들(ES)의 각각을 관통할 수 있다. 상기 수직 패턴들(VP)은 상기 전극 구조체들(ES)의 각각을 관통하여 상기 기판(100)에 접할 수 있다. 상기 수직 패턴들(VP)의 각각은 반도체 막을 포함할 수 있다. 상기 수직 패턴들(VP)에 대한 상세한 설명은, 도 4a 내지 도 4d를 참조하여 후술한다.
도 1 및 도 2에 도시된 바와 같이, 평면적 관점에서, 상기 수직 패턴들(VP)은 상기 기판(100) 상에 이차원적으로 배열될 수 있다. 일 예로, 상기 수직 패턴들(VP)은 상기 제1 방향(D1)과 평행한 복수의 행들을 구성할 수 있다. 상기 복수의 행들 중 서로 이웃하는 두 개의 행들을 구성하는 상기 수직 패턴들(VP)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
복수 개의 더미 필라들(DP1, DP2)이 상기 제2 영역(R2)의 상기 기판(100) 상에 제공될 수 있고, 상기 전극 구조체들(ES)의 각각을 관통할 수 있다. 상기 더미 필라들(DP1, DP2)은 상기 전극 구조체들(ES)의 각각을 관통하여 상기 기판(100)에 접할 수 있다. 도 3에 도시된 바와 같이, 상기 더미 필라들(DP1, DP2)의 상면들은 상기 수직 패턴들(VP)의 상면들과 상기 기판(100)으로부터 동일한 레벨(또는 높이)에 배치될 수 있고, 상기 더미 필라들(DP1, DP2)의 하면들은 상기 수직 패턴들(VP)의 하면들과 상기 기판(100)으로부터 동일한 레벨(또는 높이)에 배치될 수 있다. 상기 더미 필라들(DP1, DP2)의 각각은 상기 수직 패턴들(VP)과 동일한 물질을 포함할 수 있다. 상기 더미 필라들(DP1, DP2)에 대한 상세한 설명은, 도 4a 내지 도 4d를 참조하여 후술한다.
상기 더미 필라들(DP1, DP2)은 상기 패드들(130P, 135P, 138P)의 각각 및 상기 패드들(130P, 135P, 138P)의 각각의 아래의 상기 전극 구조체(ES)를 관통할 수 있다. 더하여, 상기 더미 필라들(DP1, DP2)은 적어도 상기 셀 패드들(135P) 및 상기 접지 선택 패드(130P)를 덮는 상기 캐핑 절연막(115)을 관통할 수 있다. 상기 더미 필라들(DP1, DP2)은 상기 제1 방향(D1)으로 배열되는 제1 더미 필라들(DP1), 및 상기 제1 방향(D1)으로 배열되고 상기 제2 방향(D2)을 따라 상기 제1 더미 필라들(DP1)로부터 이격되는 제2 더미 필라들(DP2)을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 더미 필라들(DP2)의 각각은 상기 제2 방향(D2)을 따라 상기 제1 더미 필라들(DP1)의 각각에 정렬될 수 있다.
상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은 서로 바로 이웃하는 한 쌍의 상기 제1 더미 필라들(DP1), 및 서로 바로 이웃하는 한 쌍의 상기 제2 더미 필라들(DP2)을 포함할 수 있다. 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 하나는 상기 셀 패드들(135P)의 각각과 이에 인접하는 상위(upper) 패드(135P 또는 138P) 사이의 제1 경계를 관통할 수 있고, 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 나머지는 상기 셀 패드들(135P)의 각각과 이에 인접하는 하위(lower) 패드(135P 또는 130P) 사이의 제2 경계를 관통할 수 있다. 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 하나는 상기 제1 경계를 관통할 수 있고, 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 나머지는 상기 제2 경계를 관통할 수 있다. 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 하나는 상기 제1 경계를 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 하나와 정렬될 수 있고, 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 나머지는 상기 제2 경계를 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 나머지와 정렬될 수 있다. 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)의 수는 4개일 수 있고, 상기 셀 패드들(135P)의 각각과 상기 셀 패드들(135P)의 각각의 양 측의 패드들은 상기 4개의 더미 필라들(DP1, DP2)을 공유할 수 있다.
일 실시예에 따르면, 상기 스트링 선택 패드(138P)를 관통하는 상기 더미 필라들(DP1, DP2)도 서로 바로 이웃하는 한 쌍의 상기 제1 더미 필라들(DP1), 및 서로 바로 이웃하는 한 쌍의 상기 제2 더미 필라들(DP2)을 포함할 수 있다. 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 하나는 상기 스트링 선택 패드(138P)와 이에 인접하는 셀 패드(135P) 사이의 경계를 관통할 수 있고, 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 나머지는 상기 경계로부터 이격될 수 있다. 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 하나는 상기 경계를 관통할 수 있고, 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 나머지는 상기 경계로부터 이격될 수 있다. 상기 스트링 선택 패드(138P)는 상기 전극 구조체들(ES)의 각각의 최상위에 배치될 수 있고, 이에 따라, 상기 스트링 선택 패드(138P)는 하나의 경계를 가질 수 있다. 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 하나는 상기 경계를 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 하나와 정렬될 수 있고, 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 나머지는 상기 제2 방향(D2)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 나머지와 정렬될 수 있다. 상기 스트링 선택 패드(138P)를 관통하는 상기 더미 필라들(DP1, DP2)의 수는 4개일 수 있고, 상기 스트링 선택 패드(138P)와 이에 인접하는 셀 패드(135P)는 상기 4개의 더미 필라들(DP1, DP2) 중 2개의 더미 필라들(DP1, DP2)을 공유할 수 있다.
상기 접지 선택 패드(130P)를 관통하는 상기 더미 필라들(DP1, DP2)도 서로 바로 이웃하는 한 쌍의 상기 제1 더미 필라들(DP1), 및 서로 바로 이웃하는 한 쌍의 상기 제2 더미 필라들(DP2)을 포함할 수 있다. 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 하나는 상기 접지 선택 패드(130P)와 이에 인접하는 셀 패드(135P) 사이의 경계를 관통할 수 있고, 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 나머지는 상기 경계로부터 이격될 수 있다. 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 하나는 상기 경계를 관통할 수 있고, 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 나머지는 상기 경계로부터 이격될 수 있다. 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 하나는 상기 경계를 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 하나와 정렬될 수 있고, 상기 한 쌍의 상기 제2 더미 필라들(DP2) 중 나머지는 상기 제2 방향(D2)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 중 나머지와 정렬될 수 있다. 상기 접지 선택 패드(130P)를 관통하는 상기 더미 필라들(DP1, DP2)의 수는 4개일 수 있고, 상기 접지 선택 패드(130P)와 이에 인접하는 셀 패드(135P)는 상기 4개의 더미 필라들(DP1, DP2) 중 2개의 더미 필라들(DP1, DP2)을 공유할 수 있다.
공통 소스 영역들(CS)이 상기 전극 구조체들(ES)의 각각의 양 측의 상기 기판(100) 내에 제공될 수 있다. 상기 기판(100)은 제1 도전형의 도펀트들로 도핑될 수 있고, 상기 공통 소스 영역들(CS)은 상기 제1 도전형과 다른 제2 도전형의 도펀트들로 도핑될 수 있다. 공통 소스 라인들(CSL)이 상기 전극 구조체들(ES)의 각각의 양 측에 제공되어 상기 공통 소스 영역들(CS)에 연결될 수 있다. 상기 공통 소스 라인들(CSL)은 도전 물질(일 예로, 텅스텐과 같은 금속 물질)을 포함할 수 있다. 상기 전극 구조체들(ES)의 각각과 상기 공통 소스 라인들(CSL) 사이에 절연 스페이서들(140)이 각각 제공될 수 있다. 상기 절연 스페이서들(140)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 전극 구조체들(ES)의 상면들 상에 제1 절연막(145)이 제공될 수 있다. 상기 제1 절연막(145)은 상기 전극 구조체들(ES)의 상기 상면들을 덮을 수 있고, 상기 절연 스페이서들(140) 및 상기 공통 소스 라인들(CSL)의 상면들 상으로 연장될 수 있다. 상기 제1 절연막(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
셀 콘택 플러그들(150c)이 상기 제2 영역(R2)의 상기 기판(100) 상에 제공되어, 상기 전극 구조체들(ES)의 각각의 상기 셀 패드들(135P)에 각각 연결될 수 있다. 상기 셀 콘택 플러그들(150c)은 상기 제2 영역(R2) 내에서 상기 제1 절연막(145), 상기 캐핑 절연막(115), 및 상기 절연막들(110)을 관통할 수 있다. 스트링 선택 콘택 플러그(150s)가 상기 제2 영역(R2)의 상기 기판(100) 상에 제공되어, 상기 전극 구조체들(ES)의 각각의 상기 스트링 선택 패드(138P)에 연결될 수 있다. 접지 선택 콘택 플러그(150g)가 상기 제2 영역(R2)의 상기 기판(100) 상에 제공되어, 상기 전극 구조체들(ES)의 각각의 상기 접지 선택 패드(130P)에 연결될 수 있다. 상기 스트링 선택 콘택 플러그(150s)는 상기 제1 절연막(145) 및 상기 스트링 선택 패드(138P) 상의 상기 절연막(110)을 관통할 수 있고, 상기 접지 선택 콘택 플러그(150g)는 상기 제1 절연막(145), 상기 캐핑 절연막(115), 및 상기 접지 선택 패드(130P) 상의 상기 절연막(110)을 관통할 수 있다. 일 실시예에 따르면, 상기 스트링 선택 콘택 플러그(150s), 상기 셀 콘택 플러그들(150c), 및 상기 접지 선택 콘택 플러그(150g)는 상기 제1 방향(D1)을 따라 배열될 수 있다.
일 실시예에 따르면, 도 2에 도시된 바와 같이, 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은, 평면적 관점에서 상기 셀 패드들(135P)의 각각에 연결되는 셀 콘택 플러그(150c)를 둘러싸도록 배열될 수 있다. 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은, 평면적 관점에서, 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있다. 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)의 중심점들은 상기 제1 가상 다각형(10)의 꼭지점들과 중첩할 수 있다. 상기 제1 가상 다각형(10)은 사각형일 수 있다. 즉, 4개의 더미 필라들(DP1, DP2)이 상기 셀 콘택 플러그(150c)를 둘러쌀 수 있다. 평면적 관점에서, 상기 셀 콘택 플러그(150c)는 상기 제1 가상 다각형(10)의 중심점에 배치될 수 있다. 이 경우, 상기 셀 패드들(135P)의 각각을 관통하는 한 쌍의 제1 더미 필라들(DP1) 중 하나는, 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)을 따라 상기 셀 패드들(135P)의 각각을 관통하는 한 쌍의 제2 더미 필라들(DP2) 중 하나와 정렬될 수 있다. 상기 한 쌍의 제1 더미 필라들(DP1) 중 상기 하나, 상기 셀 콘택 플러그(150c), 및 상기 한 쌍의 제2 더미 필라들(DP2) 중 상기 하나는 상기 제3 방향(D3)으로 서로 정렬될 수 있다.
상기 스트링 선택 패드(138P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서 상기 스트링 선택 패드(138P)에 연결되는 상기 스트링 선택 콘택 플러그(150s)를 둘러싸도록 배치될 수 있다. 상기 스트링 선택 패드(138P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있고, 상기 스트링 선택 콘택 플러그(150s)는 상기 제1 가상 다각형(10)의 중심점에 배치될 수 있다. 마찬가지로, 상기 접지 선택 패드(130P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서 상기 접지 선택 패드(130P)에 연결되는 상기 접지 선택 콘택 플러그(150g)를 둘러싸도록 배치될 수 있다. 상기 접지 선택 패드(130P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있고, 상기 접지 선택 콘택 플러그(150g)는 상기 제1 가상 다각형(10)의 중심점에 배치될 수 있다.
상기 수직 패턴들(VP)은, 상기 수직 패턴들(VP)의 상기 복수의 행들 중 최외곽 행들을 구성하는 외부 수직 패턴들(VP), 및 상기 복수 의 행들 중 내부 행들을 구성하는 내부 수직 패턴들(VP)을 포함할 수 있다. 도 2에 도시된 바와 같이, 상기 내부 수직 패턴들(VP)의 각각을 둘러싸는 이웃하는 수직 패턴들(VP)은 평면적 관점에서 제2 가상 다각형(20)의 꼭지점들에 각각 배치될 수 있고, 상기 내부 수직 패턴들(VP)의 각각은 상기 제2 가상 다각형(20)의 중심점에 배치될 수 있다. 상기 제2 가상 다각형(20)의 꼭지점들의 수는 상기 제1 가상 다각형(10)의 꼭지점들의 수와 다를 수 있다. 일 예로, 상기 제2 가상 다각형(20)은 육각형일 수 있다.
비트 라인들(BL)이 상기 제1 영역(R1)의 상기 제1 절연막(145) 상에 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 전극 구조체들(ES)의 각각을 관통하는 상기 수직 패턴들(VP)은 상기 비트 라인들(BL)에 각각 전기적으로 연결될 수 있다. 상기 수직 패턴들(VP)의 각각은 상기 제1 절연막(145)을 관통하는 비트 라인 콘택 플러그(152)를 통하여 대응하는 비트 라인(BL)에 전기적으로 연결될 수 있다. 상기 셀 전극들(135)은 워드 라인들에 해당할 수 있고, 상기 접지 선택 전극(130)은 접지 선택 라인에 해당할 수 있으며, 상기 스트링 선택 전극(138)은 스트링 선택 라인에 해당할 수 있다.
제1 배선들(154)이 상기 제2 영역(R2)의 상기 제1 절연막(145) 상에 제공될 수 있다. 상기 제1 배선들(154)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 제1 배선들(154)은 상기 전극 구조체들(ES)의 각각의 상기 셀 콘택 플러그들(150c) 및 상기 접지 선택 콘택 플러그(150g)에 각각 전기적으로 연결될 수 있다. 일 실시예에 따르면, 상기 제1 배선들(154)은 상기 비트 라인들(BL)과 상기 기판(100)으로부터 동일한 레벨(또는 높이)에 배치될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
제2 절연막(160)이 상기 제1 절연막(145), 상기 비트 라인들(BL), 및 상기 제1 배선들(154) 상에 제공될 수 있다. 상기 제2 절연막(160)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
제2 배선들(170)이 상기 제2 절연막(160) 상에 제공될 수 있다. 일 실시예에 따르면, 상기 제2 배선들(170)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 제2 배선들(170)의 각각은 상기 전극 구조체들(ES)의 각각의 상기 스트링 선택 콘택 플러그(150s)에 전기적으로 연결될 수 있다. 상기 스트링 선택 콘택 플러그(150s)는 상기 제2 절연막(160)을 관통하는 배선 플러그(165)를 통하여 대응하는 제2 배선(170)에 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 더미 필라들(DP1, DP2)은 상기 제2 영역(R2) 내에서 상기 계단식 구조를 이루는 상기 패드들(130P, 135P, 138P)을 관통하여 상기 기판(100)에 접할 수 있다. 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은, 상기 셀 패드들(135P)의 각각과 이에 인접하는 패드(130P, 135P, 또는 138P) 사이의 경계를 관통할 수 있다. 이에 따라, 상기 셀 패드들(135P)의 각각과 상기 셀 패드들(135P)의 각각의 양 측의 패드들은, 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)을 공유할 수 있다. 따라서, 최소한의 상기 더미 필라들(DP1, DP2)을 이용하여 상기 전극 구조체(ES)를 지지함으로써, 상기 전극 구조체(ES)의 형태 변형을 최소화할 수 있다. 또한, 최소한의 상기 더미 필라들(DP1, DP2)은 상기 전극 구조체(ES)의 형성을 위한 대체 공정(replacement process) 동안 이용되는 몰드 적층 구조체를 지지할 수 있고, 이에 따라, 최소한의 상기 더미 필라들(DP1, DP2)을 이용하여 상기 패드들(130P, 135P, 138P)의 형태 변형을 최소화할 수 있다. 그 결과, 상기 전극 구조체의 열화를 최소화하거나 방지할 수 있다.
더하여, 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은, 상기 셀 패드들(135P)의 각각에 연결되는 상기 셀 콘택 플러그(150c)를 둘러싸도록 배치될 수 있다. 이에 따라, 상기 셀 콘택 플러그(150c)와 이에 인접하는 공통 소스 라인(CSL) 사이의 거리가 증가할 수 있고, 그 결과, 상기 셀 콘택 플러그(150c)는 상기 공통 소스 라인(CSL)으로부터 전기적으로 용이하게 절연될 수 있다.
따라서, 우수한 신뢰성을 갖는 3차원 반도체 소자가 제공될 수 있다.
도 4a는 본 발명에 따른 수직 패턴의 일 예 및 더미 필라의 일 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 4a를 참조하면, 상기 수직 패턴(VP)은 상기 기판(100)으로부터 위로 연장된 수직 반도체 패턴(SP)을 포함할 수 있다. 상기 수직 패턴(VP)은 상기 셀 전극(135)과 상기 수직 반도체 패턴(SP) 사이에 개재되는 블로킹 절연막(BL), 전하 저장막(CL), 및 터널 절연막(TL)을 더 포함할 수 있다. 상기 블로킹 절연막(BL)은 상기 셀 전극(135)에 인접할 수 있고, 상기 터널 절연막(TL)은 상기 수직 반도체 패턴(SP)에 인접할 수 있다. 상기 전하 저장막(CL)은 상기 블로킹 절연막(BL) 및 상기 터널 절연막(TL) 사이에 배치될 수 있다. 일 예로, 상기 터널 절연막(TL)은 실리콘 산화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 전하 저장막(CL)은 트랩 사이트들을 포함하는 실리콘 질화막 및 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중에서 적어도 하나를 포함할 수 있다. 상기 블로킹 절연막(BL)은 상기 터널 절연막(TL)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 더하여, 상기 블로킹 절연막(BL)은 상기 고유전막 보다 큰 에너지 밴드 갭을 갖는 장벽 절연막(예컨대, 실리콘 산화막)을 더 포함할 수 있다.
본 예에서, 상기 블로킹 절연막(BL), 상기 전하 저장막(CL), 및 상기 터널 절연막(TL)은 상기 기판(100)의 상면에 대하여 수직적으로 연장되어 상기 수직 반도체 패턴(SP)과 상기 절연막(110) 사이에 개재될 수 있다. 상기 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 상기 수직 패턴(VP)은 상기 수직 반도체 패턴(SP)의 내부 영역을 채우는 수직 절연 패턴(VI)을 더 포함할 수 있다. 일 예로, 상기 수직 절연 패턴(VI)은 실리콘 산화물을 포함할 수 있다.
상기 더미 필라(DP2)는 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 상기 더미 필라(DP2)은, 상기 수직 패턴(VP)과 같이, 상기 블로킹 절연막(BL), 상기 전하 저장막(CL), 상기 터널 절연막(TL), 상기 수직 반도체 패턴(SP), 및 상기 수직 절연 패턴(VI)을 포함할 수 있다.
도 4b는 본 발명에 따른 수직 패턴의 다른 예 및 더미 필라의 다른 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 4b를 참조하면, 상기 수직 패턴(VP)은 상기 기판(100)으로부터 위로 연장된 상기 수직 반도체 패턴(SP)을 포함할 수 있다. 상기 수직 패턴(VP)은 상기 셀 전극(135)과 상기 수직 반도체 패턴(SP) 사이에 개재되는 상기 전하 저장막(CL) 및 상기 터널 절연막(TL)을 더 포함할 수 있다. 본 예에 따르면, 상기 블로킹 절연막(BL)이 상기 셀 전극(135)과 상기 수직 패턴(VP) 사이에 개재될 수 있고, 상기 기판(100)의 상면에 평행한 방향으로 연장되어 상기 셀 전극(135)과 상기 절연막들(110) 사이에 개재될 수 있다. 상기 전하 저장막(CL)은 상기 블로킹 절연막(BL)과 상기 터널 절연막(TL) 사이에 배치될 수 있다. 상기 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 상기 수직 패턴(VP)은 상기 수직 반도체 패턴(SP)의 내부 영역을 채우는 상기 수직 절연 패턴(VI)을 더 포함할 수 있다.
상기 더미 필라(DP2)는 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 상기 더미 필라(DP2)은, 상기 수직 패턴(VP)과 같이, 상기 전하 저장막(CL), 상기 터널 절연막(TL), 상기 수직 반도체 패턴(SP), 및 상기 수직 절연 패턴(VI)을 포함할 수 있다.
도 4c는 본 발명에 따른 수직 패턴의 또 다른 예 및 더미 필라의 또 다른 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 4c를 참조하면, 상기 수직 패턴(VP)은 상기 기판(100)으로부터 위로 연장된 상기 수직 반도체 패턴(SP)을 포함할 수 있다. 상기 수직 패턴(VP)은 상기 셀 전극(135)과 상기 수직 반도체 패턴(SP) 사이에 개재되는 상기 터널 절연막(TL)을 더 포함할 수 있다. 본 예에 따르면, 상기 블로킹 절연막(BL) 및 상기 전하 저장막(CL)이 상기 셀 전극(135)과 상기 수직 패턴(VP) 사이에 개재될 수 있고, 상기 기판(100)의 상면에 평행한 방향으로 연장되어 상기 셀 전극(135)과 상기 절연막들(110) 사이에 개재될 수 있다. 상기 전하 저장막(CL)은 상기 블로킹 절연막(BL)과 상기 터널 절연막(TL) 사이에 배치될 수 있다. 상기 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 상기 수직 패턴(VP)은 상기 수직 반도체 패턴(SP)의 내부 영역을 채우는 상기 수직 절연 패턴(VI)을 더 포함할 수 있다.
상기 더미 필라(DP2)는 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 상기 더미 필라(DP2)은, 상기 수직 패턴(VP)과 같이, 상기 터널 절연막(TL), 상기 수직 반도체 패턴(SP), 및 상기 수직 절연 패턴(VI)을 포함할 수 있다.
도 4d는 본 발명에 따른 수직 패턴의 또 다른 예 및 더미 필라의 또 다른 예를 설명하기 위하여 도 3의 A 부분 및 B 부분을 확대한 도면이다.
도 4d를 참조하면, 상기 수직 패턴(VP)은 상기 기판(100)으로부터 위로 연장된 상기 수직 반도체 패턴(SP)을 포함할 수 있다. 본 예에 따르면, 상기 블로킹 절연막(BL), 상기 전하 저장막(CL), 및 상기 터널 절연막(TL)이 상기 셀 전극(135)과 상기 수직 패턴(VP) 사이에 개재될 수 있고, 상기 기판(100)의 상면에 평행한 방향으로 연장되어 상기 셀 전극(135)과 상기 절연막들(110) 사이에 개재될 수 있다. 상기 전하 저장막(CL)은 상기 블로킹 절연막(BL)과 상기 터널 절연막(TL) 사이에 배치될 수 있다. 상기 수직 반도체 패턴(SP)는 마카로니 형태 또는 파이프 형태를 가질 수 있고, 상기 수직 패턴(VP)은 상기 수직 반도체 패턴(SP)의 내부 영역을 채우는 상기 수직 절연 패턴(VI)을 더 포함할 수 있다.
상기 더미 필라(DP2)는 상기 수직 패턴(VP)과 동일한 물질을 포함할 수 있다. 본 예에 따르면, 상기 더미 필라(DP2)은, 상기 수직 패턴(VP)과 같이, 상기 수직 반도체 패턴(SP) 및 상기 수직 절연 패턴(VI)을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일 변형예를 설명하기 위한 도면으로, 도 1의 더미 필라들을 설명하기 위해 하나의 전극 구조체를 도시한 평면도이다. 설명의 간소화를 위해, 도 1, 도 2, 및 도 3을 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 소자와의 차이점에 대하여만 설명한다.
도 5를 참조하면, 본 변형예에 따르면, 상기 스트링 선택 콘택 플러그(150s), 상기 셀 콘택 플러그들(150c), 및 상기 접지 선택 콘택 플러그(150g)는 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
구체적으로, 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있다. 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)의 중심점들은 상기 제1 가상 다각형(10)의 꼭지점들과 중첩할 수 있다. 상기 제1 가상 다각형(10)은 사각형일 수 있다. 상기 셀 패드들(135P) 의 각각에 연결되는 셀 콘택 플러그(150c)는, 평면적 관점에서, 상기 제1 가상 다각형(10)의 일 변(side) 상에 배치될 수 있다. 상기 셀 패드들(135P) 중 홀수 번째 셀 패드들(135P)의 각각에 연결되는 셀 콘택 플러그(150c)는 상기 홀수 번째 셀 패드들(135P)의 각각을 관통하는 한 쌍의 상기 제1 더미 필라들(DP1) 사이에 배치될 수 있고, 상기 제1 방향(D1)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1)과 정렬될 수 있다. 상기 셀 패드들(135P) 중 짝수 번째 셀 패드들(135P)의 각각에 연결되는 셀 콘택 플러그(150c)는 상기 짝수 번째 셀 패드들(135P)의 각각을 관통하는 한 쌍의 상기 제2 더미 필라들(DP2) 사이에 배치될 수 있고, 상기 제1 방향(D1)을 따라 상기 한 쌍의 상기 제2 더미 필라들(DP2)과 정렬될 수 있다.
상기 스트링 선택 패드(138P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있고, 상기 스트링 선택 콘택 플러그(150s)는 상기 제1 가상 다각형(10)의 일 변(side) 상에 배치될 수 있다. 상기 스트링 선택 콘택 플러그(150s)는 상기 스트링 선택 패드(138P)를 관통하는 한 쌍의 상기 제1 더미 필라들(DP1) 사이, 또는 상기 스트링 선택 패드(138P)를 관통하는 한 쌍의 상기 제2 더미 필라들(DP2) 사이에 배치될 수 있다. 상기 스트링 선택 콘택 플러그(150s)는 상기 제1 방향(D1)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 또는 상기 한 쌍의 상기 제2 더미 필라들(DP2)과 정렬될 수 있다. 마찬가지로, 상기 접지 선택 패드(130P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있고, 상기 접지 선택 콘택 플러그(150g)는 상기 제1 가상 다각형(10)의 일 변(side) 상에 배치될 수 있다. 상기 접지 선택 콘택 플러그(150g)는 상기 접지 선택 패드(130P)를 관통하는 한 쌍의 상기 제1 더미 필라들(DP1) 사이, 또는 상기 접지 선택 패드(130P)를 관통하는 한 쌍의 상기 제2 더미 필라들(DP2) 사이에 배치될 수 있다. 상기 접지 선택 콘택 플러그(150g)는 상기 제1 방향(D1)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1) 또는 상기 한 쌍의 상기 제2 더미 필라들(DP2)과 정렬될 수 있다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 다른 변형예를 설명하기 위한 도면으로, 도 1의 더미 필라들을 설명하기 위해 하나의 전극 구조체를 도시한 평면도이다. 설명의 간소화를 위해, 도 1, 도 2, 및 도 3을 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 소자와의 차이점에 대하여만 설명한다.
도 6을 참조하면, 상기 스트링 선택 콘택 플러그(150s), 상기 셀 콘택 플러그들(150c), 및 상기 접지 선택 콘택 플러그(150g)는 상기 제1 방향(D1)을 따라 배열되어 하나의 열을 이룰 수 있다. 본 변형예에 따르면, 상기 스트링 선택 콘택 플러그(150s)와 이에 인접하는 셀 콘택 플러그(150c) 사이, 서로 인접하는 한 쌍의 셀 콘택 플러그들(150c) 사이, 및 상기 접지 선택 콘택 플러그(150g)와 이에 인접하는 셀 콘택 플러그(150c) 사이에 상기 제1 더미 필라들(DP1)이 각각 배치될 수 있다.
구체적으로, 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있다. 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)의 중심점들은 상기 제1 가상 다각형(10)의 꼭지점들과 중첩할 수 있다. 상기 제1 가상 다각형(10)은 사각형일 수 있다. 상기 셀 패드들(135P)의 각각에 연결되는 셀 콘택 플러그(150c)는, 평면적 관점에서, 상기 제1 가상 다각형(10)의 일 변(side) 상에 배치될 수 있다. 상기 셀 콘택 플러그(150c)는 상기 셀 패드들(135P)의 각각을 관통하는 한 쌍의 상기 제1 더미 필라들(DP1) 사이에 배치될 수 있고, 상기 제1 방향(D1)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1)과 정렬될 수 있다.
상기 스트링 선택 패드(138P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있고, 상기 스트링 선택 콘택 플러그(150s)는 상기 제1 가상 다각형(10)의 일 변(side) 상에 배치될 수 있다. 상기 스트링 선택 콘택 플러그(150s)는 상기 스트링 선택 패드(138P)를 관통하는 한 쌍의 상기 제1 더미 필라들(DP1) 사이에 배치될 수 있고, 상기 제1 방향(D1)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1)과 정렬될 수 있다. 마찬가지로, 접지 선택 패드(130P)를 관통하는 상기 더미 필라들(DP1, DP2)도, 평면적 관점에서, 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있고, 상기 접지 선택 콘택 플러그(150g)는 상기 제1 가상 다각형(10)의 일 변(side) 상에 배치될 수 있다. 상기 접지 선택 콘택 플러그(150g)는 상기 접지 선택 패드(130P)를 관통하는 한 쌍의 상기 제1 더미 필라들(DP1) 사이에 배치될 수 있고, 상기 제1 방향(D1)을 따라 상기 한 쌍의 상기 제1 더미 필라들(DP1)과 정렬될 수 있다.
본 변형예들에 따르면, 상기 더미 필라들(DP1, DP2)은 상기 제2 영역(R2) 내에서 상기 계단식 구조를 이루는 상기 패드들(130P, 135P, 138P)을 관통하여 상기 기판(100)에 접할 수 있다. 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)은, 상기 셀 패드들(135P)의 각각과 이에 인접하는 패드(130P, 135P, 또는 138P) 사이의 경계를 관통할 수 있다. 이에 따라, 상기 셀 패드들(135P)의 각각과 상기 셀 패드들(135P)의 각각의 양 측의 패드들은, 상기 셀 패드들(135P)의 각각을 관통하는 상기 더미 필라들(DP1, DP2)을 공유할 수 있다. 따라서, 최소한의 상기 더미 필라들(DP1, DP2)을 이용하여 상기 전극 구조체(ES)를 지지함으로써, 상기 전극 구조체(ES)의 형태 변형을 최소화할 수 있다. 또한, 최소한의 상기 더미 필라들(DP1, DP2)은 상기 전극 구조체(ES)의 형성을 위한 대체 공정(replacement process) 동안 이용되는 몰드 적층 구조체를 지지할 수 있고, 이에 따라, 최소한의 상기 더미 필라들(DP1, DP2)을 이용하여 상기 패드들(130P, 135P, 138P)의 형태 변형을 최소화할 수 있다. 따라서, 우수한 신뢰성을 갖는 3차원 반도체 소자가 제공될 수 있다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 7을 참조하면, 버퍼 절연막(105)이 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)의 전면 상에 형성될 수 있다. 희생막들(120) 및 절연막들(110)이 상기 버퍼 절연막(105)을 갖는 상기 기판(100) 상에 교대로 형성될 수 있다. 상기 희생막들(120)은 상기 버퍼 절연막(105) 및 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 버퍼 절연막(105) 및 상기 절연막들(110)은 실리콘 산화막들로 형성될 수 있고, 상기 희생막들(120)은 실리콘 질화막들로 형성될 수 있다.
도 8을 참조하면, 상기 제2 영역(R2) 내 상기 절연막들(110) 및 희생막들(120)을 패터닝하여 계단식 구조가 형성될 수 있다. 일 예로, 마스크 패턴(미도시)이 최상위 절연막(110) 상에 형성될 수 있고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 최상위 절연막(110) 및 최상위 희생막(120)을 식각하여 상기 제2 영역(60) 내 차상위 절연막(110)을 노출시킬 수 있다. 이어서, 상기 마스크 패턴을 식각하여 상기 마스크 패턴의 폭을 감소시킬 수 있다. 상기 식각된 마스크 패턴을 식각 마스크로 사용하여 상기 차상위 절연막(110) 및 차상위 희생막(120)을 식각할 수 있다. 상기 절연막들(110) 및 상기 희생막들(120)의 식각 공정 및 상기 마스크 패턴의 식각 공정을 반복적으로 수행하여, 상기 제2 영역(R2) 내에 상기 계단식 구조가 형성될 수 있다.
이 후, 캐핑 절연막(115)이 상기 기판(100) 상에 형성될 수 있고, 상기 캐핑 절연막(115)이 평탄화될 수 있다. 일 실시예에 따르면, 상기 캐핑 절연막(115)은 상기 제1 영역(R1) 내의 상기 최상위 절연막(110)이 노출될 때까지 평탄화될 수 있다. 다른 실시예에 따르면, 상기 평탄화된 캐핑 절연막(115)은 상기 제1 영역(R1)의 상기 최상위 절연막(110) 상에 잔존할 수도 있다.
도 9를 참조하면, 상기 제1 영역(R1) 내 상기 절연막들(110), 상기 희생막들(120), 및 상기 버퍼 절연막(105)을 연속적으로 패터닝하여, 상기 기판(100)을 노출하는 수직 홀들(H1)이 형성될 수 있다. 더하여, 상기 제2 영역(R2) 내 상기 캐핑 절연막(115), 상기 절연막들(110), 상기 희생막들(120), 및 상기 버퍼 절연막(105)을 연속적으로 패터닝하여, 상기 기판(100)을 노출하는 더미 홀들(H2)이 형성될 수 있다. 상기 수직 홀들(H1) 및 상기 더미 홀들(H2)은 동시에 형성될 수 있다.
상기 수직 홀들(H1)은, 도 2를 참조하여 설명한 상기 수직 패턴들(VP)과 같이 배열될 수 있다. 마찬가지로, 상기 더미 홀들(H2)은, 도 2를 참조하여 설명한 상기 더미 필라들(DP1, DP2)과 같이 배열될 수 있다. 즉, 상기 더미 홀들(H2)은 도 2의 상기 제1 가상 다각형(10)의 꼭지점들에 각각 배치될 수 있고, 상기 수직 홀들(H1)은 도 2의 상기 제2 가상 다각형(20)의 꼭지점들 및 중심점에 각각 배치될 수 있다.
수직 패턴들(VP)이 상기 수직 홀들(H1) 내에 각각 형성될 수 있고, 더미 필라들(DP1, DP2)이 상기 더미 홀들(H2) 내에 각각 형성될 수 있다. 상기 수직 패턴들(VP) 및 상기 더미 필라들(DP1, DP2)은 동시에 형성될 수 있다. 상기 수직 패턴들(VP) 및 상기 더미 필라들(DP1, DP2)은 도 4a 내지 4d에 개시된 예들 중에 하나와 같이 형성될 수 있다.
도 10을 참조하면, 상기 캐핑 절연막(115), 상기 절연막들(110), 상기 희생막들(120), 및 상기 버퍼 절연막(105)을 연속적으로 패터닝하여, 상기 기판(100)을 노출하는 트렌치들(T)이 형성될 수 있다. 상기 트렌치들(T)은 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장될 수 있다. 이에 따라, 상기 트렌치들(T) 사이에, 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장되는 몰드 적층 구조체가 정의될 수 있다. 상기 몰드 적층 구조체는 상기 절연막들(110), 상기 희생막들(120), 상기 버퍼 절연막(105), 및 상기 캐핑 절연막(115)을 포함할 수 있다. 상기 절연막들(110), 상기 희생막들(120), 상기 버퍼 절연막(105), 및 상기 캐핑 절연막(115)은 상기 트렌치들(T)에 의해 노출되는 측벽들을 가질 수 있다. 상기 희생막들(120)은 상기 제2 영역(R2) 내에서 계단식 구조를 갖는 희생 패드들 가질 수 있다. 상기 절연막들(110)은 상기 희생막들(110)의 상기 희생 패드들을 각각 덮을 수 있다. 상기 캐핑 절연막(115)은 상기 제2 영역(R2) 내에서 상기 계단식 구조의 상기 희생 패드들을 덮을 수 있다. 상기 수직 패턴들(VP) 및 상기 더미 필라들(DP1, DP2)은 상기 몰드 적층 구조체를 관통하여 상기 기판(100)에 접할 수 있다.
상기 몰드 적층 구조체 상에 대체 공정을 수행하여, 도 1 내지 도 3의 상기 전극 구조체(ES)가 형성될 수 있다. 이하에서, 도 11 및 도 12를 참조하여 상기 대체 공정에 대하여 구체적으로 설명한다.
도 11을 참조하면, 상기 트렌치들(T)에 의해 노출된 상기 희생막들(120)을 제거하여 상기 절연막들(110) 사이에 빈 영역들(122)이 형성될 수 있다. 상기 빈 영역들(122)은 상기 기판(100)의 상면에 평행한 방향을 따라 상기 트렌치들(T)로부터 상기 절연막들(110) 사이로 연장될 수 있다. 상기 희생막들(120)은 등방성 식각 공정(예컨대, 습식 식각 공정)으로 제거될 수 있다.
상기 희생막들(120)이 제거될 때, 상기 더미 필라들(DP1, DP2)이 상기 제2 영역(R2) 내 상기 절연막들(110) 및 상기 캐핑 절연막(115)을 지지할 수 있다. 이에 따라, 상기 희생막들(120)의 제거에 의해 발생될 수 있는 여러 문제점들이 방지되거나 최소화될 수 있다. 일 예로, 상기 더미 필라들(DP1, DP2)이 존재하지 않는 경우에, 상기 제2 영역(R2) 내에서 수직적으로 서로 인접한 상기 절연막들(110)은 서로 가까워지거나 서로 접촉될 수 있다. 이로 인하여, 후속 공정에서 상기 빈 영역들(122) 내에 형성되는 패드들의 형상들이 변형되거나, 상기 패드들의 일부가 형성되지 않을 수 있다. 본 발명의 실시예들에 따르면, 상기 더미 필라들(DP1, DP2)이 상기 제2 영역(R2) 내 상기 절연막들(110)을 지지함으로써, 상술된 문제점들이 최소화되거나 방지될 수 있다.
상기 수직 패턴들(VP)은, 상기 희생막들(120)이 제거되는 경우, 상기 제1 영역(R1) 내 상기 절연막들(110)을 지지할 수 있다.
도 1 및 도 12를 참조하면, 제1 도전막(미도시)이 상기 기판(100) 상에 형성되어, 상기 트렌치들(T) 및 상기 빈 영역들(122)을 채울 수 있다. 상기 제1 도전막은 상기 트렌치들(T) 및 상기 빈 영역들(122)의 내벽들을 콘포멀하게 덮는 배리어막(미도시), 및 상기 트렌치들(T) 및 상기 빈 영역들(122)의 잔부를 채우는 전극막(미도시)을 포함할 수 있다. 이 후, 상기 트렌치들(T) 내의 상기 제1 도전막을 제거하여, 상기 빈 영역들(122) 내에 전극들(130, 135, 138) 및 패드들(130P, 135P, 138P)이 형성될 수 있다. 이에 따라, 도 1 내지 도 3을 참조하여 설명한 상기 전극 구조체(ES)가 형성될 수 있다.
상기 수직 패턴들(VP) 및 상기 더미 필라들(DP1, DP2)이 도 4b에 개시된 바와 같이 형성되는 경우, 상기 블로킹 절연막(BL)이 상기 제1 도전막의 형성 전에 상기 빈 영역들(122) 내에 콘포말하게 형성될 수 있다. 상기 수직 패턴들(VP) 및 더미 필라들(DP1, DP2)이 도 4c에 개시된 바와 같이 형성되는 경우, 상기 전하 저장막(CL) 및 상기 블로킹 절연막(BL)이 상기 제1 도전막의 형성 전에 상기 빈 영역들(122) 내에 차례로 형성될 수 있다. 상기 수직 패턴들(VP) 및 더미 필라들(DP1, DP2)이 도 4d에 개시된 바와 같이 형성되는 경우, 상기 터널 절연막(TL), 상기 전하 저장막(CL), 및 상기 블로킹 절연막(BL)이 상기 제1 도전막의 형성 전에 상기 빈 영역들(122) 내에 차례로 형성될 수 있다.
도펀트 이온들이 상기 트렌치들(T)에 의해 노출된 상기 기판(100)에 주입되어 공통 소오스 영역들(CS)이 형성될 수 있다. 상기 공통 소오스 영역들(CS)은 상기 전극들(130, 135, 138)을 형성한 후에 형성될 수 있다. 이와 달리, 상기 공통 소오스 영역들(CS)은 상기 트렌치들(T)의 형성 후, 그리고 상기 희생막들(120)의 제거 전에 형성될 수도 있다.
상기 트렌치들(T) 내에 상기 공통 소스 영역들(CS)에 전기적으로 연결되는 공통 소스 라인들(CSL), 및 상기 공통 소스 라인들(CSL)을 상기 전극들(130, 135, 138)로부터 전기적으로 절연시키는 절연 스페이서들(140)이 형성될 수 있다. 상기 절연 스페이서들(140)을 형성하는 것은, 상기 공통 소스 영역들(CS)의 상면들 및 상기 트렌치들(T)의 내벽들을 콘포멀하게 덮는 절연 스페이서막(미도시)을 형성하고, 상기 절연 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 공통 소스 영역들(CS)이 노출될 수 있다. 이 후, 상기 트렌치들(T)의 잔부를 채우는 제2 도전막(미도시)이 형성될 수 있다. 상기 제2 도전막을 평탄화하여 상기 트렌치들(T) 내에 상기 공통 소스 라인들(CSL)이 국소적으로 형성될 수 있다.
도 1 및 도 13을 참조하면, 제1 절연막(145)이 상기 기판(100) 전면 상에 형성될 수 있다. 상기 제1 절연막(145)은 상기 전극 구조체를 덮을 수 있고, 상기 기판(100)의 상면에 평행한 방향으로 연장되어 상기 절연 스페이서들(140)의 상면들 및 상기 공통 소스 라인들(CSL)의 상면들을 덮을 수 있다.
상기 패드들(130P, 135P, 138P)에 각각 접속되는 콘택 플러그들(150s, 150c, 150g)이 상기 제2 영역(R2) 내에 형성될 수 있다. 상기 콘택 플러그들(150s, 150c, 150g)은 상기 제1 절연막(145), 상기 캐핑 절연막(115), 및 상기 절연막들(110)을 관통할 수 있다. 비트 라인 콘택 플러그들(152)이 상기 제1 영역(R1) 내의 상기 제1 절연막(145)을 관통하도록 형성될 수 있다. 상기 비트 라인 콘택 플러그들(152)은 상기 수직 패턴들(VP)에 각각 연결될 수 있다. 상기 콘택 플러그들(150s, 150c, 150g) 및 상기 비트 라인 콘택 플러그들(152)은 도전 물질로 형성될 수 있고, 동시에 형성될 수 있다.
비트 라인들(BL)이 상기 제1 영역(R1) 내의 상기 제1 절연막(145) 상에 형성될 수 있고, 제1 배선들(154)이 상기 제2 영역(R2) 내의 상기 제1 절연막(145) 상에 형성될 수 있다. 상기 비트 라인들(BL)은 상기 비트 라인 콘택 플러그들(152)에 연결될 수 있다. 상기 제1 배선들(154)은 접지 선택 콘택 플러그(150g) 및 셀 콘택 플러그들(150c)에 각각 연결될 수 있다. 상기 비트 라인들(BL) 및 상기 제1 배선들(154)은 도전 물질로 형성될 수 있고, 동시에 형성될 수 있다.
도 1 및 도 3을 다시 참조하면, 제2 절연막(160)이 상기 제1 절연막(145), 상기 비트 라인들(BL), 및 상기 제1 배선들(154) 상에 형성될 수 있다. 상기 제2 절연막(160) 상에 제2 배선들(170)이 형성될 수 있다. 상기 제2 배선들(170)의 각각은 스트링 선택 콘택 플러그(150s)에 전기적으로 연결될 수 있다. 상기 스트링 선택 콘택 플러그(150s)는 상기 제2 절연막(160)을 관통하는 배선 플러그(165)를 통하여 대응하는 제2 배선(170)에 전기적으로 연결될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 소자를 나타내는 평면도이다. 도 15는 도 14의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도이다. 도 1 내지 도 3을 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공된다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 소자와 차이점만을 설명한다.
도 14 및 도 15를 참조하면, 본 실시예에 따르면, 전극 구조체(ES)는 복수의 스트링 선택 전극들(138a, 138b)을 포함할 수 있다. 커팅 절연 패턴(200)이 상기 스트링 선택 전극들(138a, 138b) 사이에 개재될 수 있다. 즉, 제1 스트링 선택 전극(138a) 및 제2 스트링 선택 전극(138b)은 상기 커팅 절연 패턴(200)에 의해 서로 분리될 수 있다. 상기 커팅 절연 패턴(200)의 하면의 높이는 최상위 셀 전극(135)의 상면의 높이보다 높을 수 있다. 즉, 하나의 최상위 셀 전극(135) 상에 상기 복수의 스트링 선택 전극들(138a, 138b)이 배치될 수 있다. 상기 커팅 절연 패턴(200)은, 예컨대, 실리콘 산화물을 포함할 수 있다.
상기 커팅 절연 패턴(200)은 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장될 수 있다. 이에 따라, 상기 제1 스트링 선택 전극(138a)의 제1 스트링 선택 패드(138Pa), 및 상기 제2 스트링 선택 전극(138b)의 제2 스트링 선택 패드(138Pb)도 상기 커팅 절연 패턴(200)에 의해 서로 분리될 수 있다.
수직 패턴들(VP, DVP)이 상기 제1 영역(R1)의 상기 전극 구조체(ES)를 관통할 수 있다. 상기 수직 패턴들(VP, DVP)은 상기 제1 방향(D1)에 평행한 복수의 행들을 구성할 수 있다. 상기 복수의 행들 중 서로 이웃하는 두 개의 행들을 구성하는 상기 수직 패턴들(VP, DVP)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 상기 수직 패턴들(VP, DVP)은 상기 커팅 절연 패턴(200)과 중첩하는 더미 수직 패턴들(DVP), 및 상기 커팅 절연 패턴(200)으로부터 이격되는 셀 수직 패턴들(VP)을 포함할 수 있다. 상기 더미 수직 패턴들(DVP)은 상기 제1 방향(D1)을 따라 배열되어 상기 복수 개의 행들 중 하나의 행을 구성할 수 있다. 상기 셀 수직 패턴들(VP)은 상기 복수 개의 행들 중 나머지 행들을 구성할 수 있다.
상기 수직 패턴들(VP, DVP)의 상기 복수의 행들 중 최외곽 행들을 구성하는 수직 패턴들(VP)은 외부 수직 패턴들로 정의될 수 있고, 상기 복수 의 행들 중 내부 행들을 구성하는 수직 패턴들(VP, DVP)은 내부 수직 패턴들로 정의될 수 있다. 상기 내부 수직 패턴들(VP 또는 DVP)의 각각은, 도 2를 참조하여 설명한, 상기 제2 가상 다각형(20)의 중심점에 배치될 수 있고, 상기 내부 수직 패턴들(VP 또는 DVP)의 각각을 둘러싸는 이웃하는 수직 패턴들(VP, DVP)은 상기 제2 가상 다각형(20)의 꼭지점들에 각각 배치될 수 있다. 일 예로, 상기 제2 가상 다각형(20)은 육각형일 수 있다.
제1 스트링 선택 콘택 플러그(150sa) 및 제2 스트링 선택 콘택 플러그(150sb)가 상기 제1 스트링 선택 패드(138Pa) 및 상기 제2 스트링 선택 패드(138Pb)에 각각 연결될 수 있다. 본 실시예에 따르면, 상기 제1 및 제2 스트링 선택 콘택 플러그들(150sa, 150sb)은 평면적 관점에서, 도 2를 참조하여 설명한, 상기 제1 가상 다각형(10)의 2개의 꼭지점들에 각각 배치될 수 있다. 상기 제1 및 제2 스트링 선택 패드들(138Pa, 138Pb)을 관통하는 더미 필라들(DP1, DP2)은 평면적 관점에서 상기 제1 가상 다각형(10)의 나머지 꼭지점들에 각각 배치될 수 있다. 상기 제1 스트링 선택 콘택 플러그(150sa)는 상기 제1 스트링 선택 패드(138Pa)를 관통하는 제1 더미 필라(DP1)와 상기 제1 방향(D1)을 따라 정렬될 수 있다. 상기 제2 스트링 선택 콘택 플러그(150sb)는 상기 제2 스트링 선택 패드(138Pb)를 관통하는 제2 더미 필라(DP2)와 상기 제1 방향(D1)을 따라 정렬될 수 있다. 상기 제1 가상 다각형(10)의 중심점에 추가적인 더미 필라(DP3)가 더 제공될 수 있으나, 상기 추가적인 더미 필라(DP3)는 생략될 수도 있다.
제1 상부 배선(170a) 및 제2 상부 배선(170b)이 상기 제1 스트링 선택 패드(138Pa) 및 상기 제2 스트링 선택 패드(138Pb)에 각각 전기적으로 연결될 수 있다. 상기 제1 스트링 선택 패드(138Pa)는 상기 제2 영역(R2)의 상기 제2 절연막(160)을 관통하는 제1 배선 플러그(165a), 및 상기 제1 스트링 선택 콘택 플러그(150sa)를 통하여 상기 제1 상부 배선(170a)에 전기적으로 연결될 수 있다. 상기 제2 스트링 선택 패드(138Pb)는 상기 제2 영역(R2)의 상기 제2 절연막(160)을 관통하는 제2 배선 플러그(165b), 및 상기 제2 스트링 선택 콘택 플러그(150sb)를 통하여 상기 제2 상부 배선(170b)에 전기적으로 연결될 수 있다.
상기 제1 영역(R1) 내에서, 상기 비트 라인들(BL)의 각각은 상기 제2 방향(D2)으로 서로 배열된 상기 셀 수직 패턴들(VP)과 전기적으로 연결될 수 있다. 이 경우, 상기 제2 방향(D2)으로 서로 배열된 상기 셀 수직 패턴들(VP)은 상기 복수의 스트링 선택 전극들(138a, 138b)을 각각 관통할 수 있다.
도 16 내지 도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 14의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다. 도 7 내지 도 13을 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 14 및 도 16을 참조하면, 버퍼 절연막(105)이 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)의 전면 상에 형성될 수 있다. 희생막들(120) 및 절연막들(110)이 상기 버퍼 절연막(105)을 갖는 상기 기판(100) 상에 교대로 형성될 수 있다. 상기 제2 영역(R2) 내 상기 절연막들(110) 및 희생막들(120)을 패터닝하여 계단식 구조가 형성될 수 있다. 캐핑 절연막(115)이 상기 계단식 구조를 덮도록 형성될 수 있다.
최상위 절연막(110) 및 최상위 희생막(120)을 패터닝하여 커팅 영역(200H)이 형성될 수 있다 상기 커팅 영역(200H)은 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장될 수 있다. 커팅 절연 패턴(200)이 상기 커팅 영역(200H)을 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 희생막들(120)의 상기 계단식 구조 및 상기 캐핑 절연막(115)을 형성한 후에, 상기 커팅 영역(200H) 및 상기 커팅 절연 패턴(200)이 형성될 수 있다. 이와 달리, 상기 커팅 영역(200H) 및 상기 커팅 절연 패턴(200)을 형성한 후에, 상기 희생막들(120)의 상기 계단식 구조 및 상기 캐핑 절연막(115)이 형성될 수도 있다.
도 14 및 도 17을 참조하면, 상기 제1 영역(R1) 내 상기 절연막들(110), 상기 희생막들(120), 및 상기 버퍼 절연막(105)을 연속적으로 패터닝하여, 상기 기판(100)을 노출하는 수직 홀들(H1)이 형성될 수 있다. 더하여, 상기 제2 영역(R2) 내 상기 캐핑 절연막(115), 상기 절연막들(110), 상기 희생막들(120), 및 상기 버퍼 절연막(105)을 연속적으로 패터닝하여, 상기 기판(100)을 노출하는 더미 홀들(H2)이 형성될 수 있다. 상기 수직 홀들(H1) 및 상기 더미 홀들(H2)은 동시에 형성될 수 있다. 상기 수직 홀들(H1)은 도 14의 수직 패턴들(VP, DVP)과 같이 배열될 수 있고, 상기 더미 홀들(H2)은 도 14의 더미 필라들(DP1, DP2, DP3)과 같이 배열될 수 있다.
수직 패턴들(VP, DVP)이 상기 수직 홀들(H1) 내에 각각 형성될 수 있고, 더미 필라들(DP1, DP2, DP3)이 상기 더미 홀들(H2) 내에 각각 형성될 수 있다. 상기 수직 패턴들(VP, DVP) 및 상기 더미 필라들(DP1, DP2, DP3)은 동시에 형성될 수 있다. 상기 수직 패턴들(VP, DVP) 및 상기 더미 필라들(DP1, DP2, DP3)은 도 4a 내지 4d에 개시된 예들 중에 하나와 같이 형성될 수 있다.
상기 캐핑 절연막(115), 상기 절연막들(110), 상기 희생막들(120), 및 상기 버퍼 절연막(105)을 연속적으로 패터닝하여, 상기 기판(100)을 노출하는 트렌치들(T)이 형성될 수 있다. 상기 트렌치들(T)은 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장될 수 있다. 이에 따라, 상기 트렌치들(T) 사이에, 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)으로 연장되는 몰드 적층 구조체가 정의될 수 있다. 상기 몰드 적층 구조체는 상기 절연막들(110), 상기 희생막들(120), 상기 버퍼 절연막(105), 및 상기 캐핑 절연막(115)을 포함할 수 있다. 이 경우, 상기 몰드 적층 구조체의 최상위 희생막(120)은 상기 커팅 절연 패턴(200)에 의해 수평적으로 서로 분리된 최상위 희생 패턴들을 포함할 수 있다. 상기 절연막들(110), 상기 희생막들(120), 상기 버퍼 절연막(105), 및 상기 캐핑 절연막(115)은 상기 트렌치들(T)에 의해 노출되는 측벽들을 가질 수 있다.
도 18을 참조하면, 상기 트렌치들(T)에 의해 노출된 상기 희생막들(120)을 제거하여 상기 절연막들(110) 사이에 빈 영역들(122)이 형성될 수 있다. 상기 희생막들(120)이 제거되는 경우, 상기 수직 패턴들(VP, DVP) 및 상기 더미 필라들(DP1, DP2, DP3)은 상기 절연막들(110)을 지지할 수 있다. 상기 희생막들(120)이 제거됨에 따라, 상기 몰들 적층 구조체 내에 상기 최상위 희생 패턴들에 각각 대응하는 최상위 빈 영역들(122)이 형성될 수 있다.
도 14 및 도 19를 참조하면, 제1 도전막(미도시)이 상기 기판(100) 상에 형성되어, 상기 트렌치들(T) 및 상기 빈 영역들(122)을 채울 수 있다. 이 후, 상기 트렌치들(T) 내의 상기 제1 도전막을 제거하여, 상기 빈 영역들(122) 내에 전극들(130, 135, 138a, 138b) 및 패드들(130P, 135P, 138Pa, 138Pb)이 형성될 수 있다. 이에 따라, 도 14 및 도 15를 참조하여 설명한 상기 전극 구조체(ES)가 형성될 수 있다.
제1 스트링 선택 전극(138a) 및 제2 스트링 선택 전극(138b)이 상기 최상위 빈 영역들(122) 내에 각각 형성될 수 있다. 상기 제1 및 제2 스트링 선택 전극들(138a, 138b)은 상기 커팅 절연 패턴(200)에 의해 수평적으로 서로 이격될 수 있다. 또한, 상기 제1 스트링 선택 전극(138a)의 제1 스트링 선택 패드(138Pa), 및 상기 제2 스트링 선택 전극(138b)의 제2 스트링 선택 패드(138Pb)도 상기 커팅 절연 패턴(200)에 의해 수평적으로 서로 이격될 수 있다.
도펀트 이온들이 상기 트렌치들(T)에 의해 노출된 상기 기판(100)에 주입되어 공통 소오스 영역들(CS)이 형성될 수 있다. 상기 트렌치들(T) 내에 상기 공통 소스 영역들(CS)에 전기적으로 연결되는 공통 소스 라인들(CSL), 및 상기 공통 소스 라인들(CSL)을 상기 전극들(130, 135, 138a, 137b)로부터 전기적으로 절연시키는 절연 스페이서들(140)이 형성될 수 있다.
제1 절연막(145)이 상기 기판(100) 전면 상에 형성될 수 있다. 상기 제1 절연막(145)은 상기 전극 구조체를 덮을 수 있고, 상기 기판(100)의 상면에 평행한 방향으로 연장되어 상기 절연 스페이서들(140)의 상면들 및 상기 공통 소스 라인들(CSL)의 상면들을 덮을 수 있다.
비트 라인 콘택 플러그들(152)이 상기 제1 영역(R1) 내 상기 제1 절연막(145)을 관통하도록 형성될 수 있다. 상기 비트 라인 콘택 플러그들(152)은 상기 수직 패턴들(VP, DVP) 중에서 셀 수직 패턴들(VP)에 각각 연결될 수 있다. 즉, 상기 비트 라인 콘택 플러그들(152)은 더미 수직 패턴들(DVP) 상에는 형성되지 않을 수 있다.
콘택 플러그들(150sa, 150sb, 150c, 150g)이 상기 제2 영역(R2) 내 상기 제1 절연막(145), 상기 캐핑 절연막(115), 및 상기 절연막들(110)을 관통하도록 형성될 수 있다. 상기 콘택 플러그들(150sa, 150sb, 150c, 150g)은 상기 패드들(138Pa, 138Pb, 135P, 130P)에 각각 연결될 수 있다.
비트 라인들(BL)이 상기 제1 영역(R1) 내의 상기 제1 절연막(145) 상에 형성될 수 있고, 제1 배선들(154)이 상기 제2 영역(R2) 내의 상기 제1 절연막(145) 상에 형성될 수 있다. 상기 비트 라인들(BL)은 상기 비트 라인 콘택 플러그들(152)에 연결될 수 있다. 상기 제1 배선들(154)은 접지 선택 콘택 플러그(150g) 및 셀 콘택 플러그들(150c)에 각각 연결될 수 있다.
도 14 및 도 15를 다시 참조하면, 제2 절연막(160)이 상기 제1 절연막(145), 상기 비트 라인들(BL), 및 상기 제1 배선들(154) 상에 형성될 수 있다. 상기 제2 절연막(160) 상에 제1 상부 배선(170a) 및 제2 상부 배선(170b)이 형성될 수 있다. 상기 제1 상부 배선(170a)은, 상기 제2 영역(R2)의 상기 제2 절연막(160)을 관통하는 제1 배선 플러그(165a), 및 제1 스트링 선택 콘택 플러그(150sa)를 통하여 제1 스트링 선택 패드(138Pa)에 전기적으로 연결될 수 있다. 상기 제2 상부 배선(170b)은, 상기 제2 영역(R2)의 상기 제2 절연막(160)을 관통하는 제2 배선 플러그(165b), 및 제2 스트링 선택 콘택 플러그(150sb)를 통하여 제2 스트링 선택 패드(138Pb)에 전기적으로 연결될 수 있다.
본 발명의 개념에 따르면, 더미 필라들은 제2 영역 내에서 계단식 구조를 이루는 패드들을 관통하여 기판에 접할 수 있다. 셀 패드들의 각각을 관통하는 상기 더미 필라들은, 상기 셀 패드들의 각각과 이에 인접하는 패드 사이의 경계를 관통할 수 있다. 이에 따라, 상기 셀 패드들의 각각과 상기 셀 패드들의 각각의 양 측의 패드들은, 상기 셀 패드들의 각각을 관통하는 상기 더미 필라들을 공유할 수 있다. 따라서, 최소한의 상기 더미 필라들을 이용하여 전극 구조체를 지지함으로써, 상기 전극 구조체의 형태 변형을 최소화할 수 있다. 또한, 최소한의 상기 더미 필라들은 상기 전극 구조체의 형성을 위한 대체 공정(replacement process) 동안 이용되는 몰드 적층 구조체를 지지할 수 있고, 이에 따라, 최소한의 상기 더미 필라들을 이용하여 상기 패드들의 형태 변형을 최소화할 수 있다. 그 결과, 상기 전극 구조체의 열화를 최소화하거나 방지할 수 있다.
더하여, 상기 셀 패드들의 각각을 관통하는 상기 더미 필라들은, 상기 셀 패드들의 각각에 연결되는 셀 콘택 플러그를 둘러싸도록 배치될 수 있다. 이에 따라, 상기 셀 콘택 플러그와 이에 인접하는 공통 소스 라인 사이의 거리가 증가할 수 있고, 그 결과, 상기 셀 콘택 플러그는 상기 공통 소스 라인으로부터 전기적으로 용이하게 절연될 수 있다.
따라서, 우수한 신뢰성을 갖는 3차원 반도체 소자가 제공될 수 있다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 20을 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140), 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130), 및 상기 인터페이스(1140) 중에서 적어도 2개는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 상변화 기억 소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및 고속의 에스램 소자 중에서 적어도 하나를 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 21을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 3차원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 상변화 기억소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
100: 기판 ES: 전극 구조체
130: 접지 선택 전극 130P: 접지 선택 패드
135: 셀 전극 135P: 셀 패드
138: 스트링 선택 전극 138P: 스트링 선택 패드
150s: 스트링 선택 콘택 플러그
150c: 셀 콘택 플러그 150g: 접지 선택 콘택 플러그
VP: 수직 패턴 DVP: 더미 수직 패턴
DP1, DP2, DP3: 더미 필라들
10: 제1 가상 다각형 20: 제2 가상 다각형

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에 제공되는 전극 구조체, 상기 전극 구조체는 상기 기판 상에 차례로 적층된 접지 선택 전극, 셀 전극들, 및 스트링 선택 전극을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들, 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들, 및 스트링 선택 패드를 각각 포함하고;
    상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 아래의 상기 전극 구조체를 관통하는 복수 개의 더미 필라들; 및
    상기 셀 패드들의 각각에 전기적으로 연결되는 셀 콘택 플러그를 포함하되,
    상기 더미 필라들의 각각은 상기 셀 패드들의 각각과 이에 인접하는 패드 사이의 경계를 관통하고,
    상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 양 측의 패드들은 상기 더미 필라들을 공유하는 3차원 반도체 소자.
  2. 청구항 1에 있어서,
    상기 전극 구조체는 상기 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 더미 필라들은 상기 제1 방향으로 배열되는 한 쌍의 제1 더미 필라들, 및 상기 제1 방향으로 배열되고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 한 쌍의 제1 더미 필라들로부터 이격되는 한 쌍의 제2 더미 필라들을 포함하는 3차원 반도체 소자.
  3. 청구항 2에 있어서,
    상기 한 쌍의 제1 더미 필라들 중 하나는 상기 셀 패드들의 각각과 이에 인접하는 상위 패드 사이의 제1 경계를 관통하고, 다른 하나는 상기 셀 패드들의 각각과 이에 인접하는 하위 패드 사이의 제2 경계를 관통하고,
    상기 한 쌍의 제2 더미 필라들 중 하나는 상기 제1 경계를 관통하고, 다른 하나는 상기 제2 경계를 관통하는 3차원 반도체 소자.
  4. 청구항 2에 있어서,
    평면적 관점에서, 상기 더미 필라들은 상기 셀 콘택 플러그를 둘러싸도록 배치되는 3차원 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제1 더미 필라들 중 하나는 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 상기 제2 더미 필라들 중 하나와 정렬되고,
    상기 제1 더미 필라들 중 상기 하나, 상기 셀 콘택 플러그, 및 상기 제2 더미 필라들 중 상기 하나는 상기 제3 방향으로 서로 정렬되는 3차원 반도체 소자.
  6. 청구항 4에 있어서,
    평면적 관점에서, 상기 더미 필라들은 가상 다각형의 꼭지점들에 각각 배치되고, 상기 셀 콘택 플러그는 상기 가상 다각형의 중심점에 배치되는 3차원 반도체 소자.
  7. 청구항 6에 있어서,
    상기 가상 다각형은 사각형인 3차원 반도체 소자.
  8. 청구항 2에 있어서,
    평면적 관점에서, 상기 셀 콘택 플러그는 상기 제1 더미 필라들 사이에 제공되어 상기 제1 방향을 따라 상기 제1 더미 필라들과 정렬되는 3차원 반도체 소자.
  9. 청구항 8에 있어서,
    상기 셀 콘택 플러그는, 상기 셀 패드들의 각각에 인접하는 다른 셀 패드에 전기적으로 연결되는 다른 셀 콘택 플러그와 상기 제1 방향으로 정렬되는 3차원 반도체 소자.
  10. 청구항 8에 있어서,
    상기 셀 콘택 플러그는, 상기 셀 패드들의 각각에 인접하는 다른 셀 패드에 전기적으로 연결되는 다른 셀 콘택 플러그와 상기 제1 방향을 따라 지그재그 형태로 배열되는 3차원 반도체 소자.
  11. 청구항 1에 있어서,
    상기 셀 패드들의 각각을 관통하는 상기 더미 필라들의 수는 4개이고,
    상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 양 측의 상기 패드들은 상기 4개의 더미 필라들을 공유하는 3차원 반도체 소자.
  12. 청구항 1에 있어서,
    상기 제1 영역 내에서 상기 전극 구조체를 관통하는 복수 개의 수직 패턴들을 더 포함하되,
    상기 더미 필라들은 상기 수직 패턴들과 동일한 물질을 포함하는 3차원 반도체 소자.
  13. 청구항 12에 있어서,
    상기 더미 필라들의 상면들은 상기 수직 패턴들의 상면들과 상기 기판으로부터 동일한 레벨에 배치되고,
    상기 더미 필라들의 하면들은 상기 수직 패턴들의 하면들과 상기 기판으로부터 동일한 레벨에 배치되는 3차원 반도체 소자.
  14. 청구항 12에 있어서,
    상기 수직 패턴들의 각각은:
    상기 기판의 상면에 수직한 방향으로 연장되는 수직 반도체 패턴; 및
    상기 수직 반도체 패턴과 상기 셀 전극들의 각각 사이에 개재되는 터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함하는 3차원 반도체 소자.
  15. 제1 영역 및 제2 영역을 포함하는 기판 상에 제공되는 전극 구조체, 상기 전극 구조체는 상기 기판 상에 차례로 적층된 접지 선택 전극, 셀 전극들, 및 스트링 선택 전극을 포함하고, 상기 접지 선택 전극, 상기 셀 전극들, 및 상기 스트링 선택 전극은 상기 제2 영역 내에서 계단식 구조를 이루는 접지 선택 패드, 셀 패드들, 및 스트링 선택 패드를 각각 포함하고;
    상기 제1 영역 내에서 상기 전극 구조체를 관통하는 복수 개의 수직 패턴들;
    상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 아래의 상기 전극 구조체를 관통하는 복수 개의 더미 필라들; 및
    상기 셀 패드들의 각각에 전기적으로 연결되는 셀 콘택 플러그를 포함하되,
    상기 수직 패턴들은 제1 수직 패턴 및 상기 제1 수직 패턴을 둘러싸는 제2 수직 패턴들을 포함하고,
    평면적 관점에서, 상기 제1 수직 패턴은 제1 가상 다각형의 중심점에 배치되고, 상기 제2 수직 패턴들은 상기 제1 가상 다각형의 꼭지점들에 각각 배치되고,
    평면적 관점에서, 상기 더미 필라들은 제2 가상 다각형의 꼭지점들에 각각 배치되고,
    상기 제1 가상 다각형의 상기 꼭지점들의 수는 상기 제2 가상 다각형의 상기 꼭지점들의 수와 다른 3차원 반도체 소자.
  16. 청구항 15에 있어서,
    상기 셀 콘택 플러그는 상기 제2 가상 다각형의 중심점에 배치되는 3차원 반도체 소자.
  17. 청구항 16에 있어서,
    상기 제1 가상 다각형은 육각형이고, 상기 제2 가상 다각형은 사각형인 3차원 반도체 소자.
  18. 청구항 15에 있어서,
    상기 더미 필라들의 각각은 상기 셀 패드들의 각각과 이에 인접하는 패드 사이의 경계를 관통하는 3차원 반도체 소자.
  19. 청구항 18에 있어서,
    상기 셀 패드들의 각각을 관통하는 상기 더미 필라들의 수는 4개이고,
    상기 셀 패드들의 각각 및 상기 셀 패드들의 각각의 양 측의 패드들은 상기 4개의 더미 필라들을 공유하는 3차원 반도체 소자.
  20. 청구항 15에 있어서,
    상기 더미 필라들은 상기 수직 패턴들과 동일한 물질을 포함하고,
    상기 더미 필라들의 상면들은 상기 수직 패턴들의 상면들과 상기 기판으로부터 동일한 레벨에 배치되고,
    상기 더미 필라들의 하면들은 상기 수직 패턴들의 하면들과 상기 기판으로부터 동일한 레벨에 배치되는 3차원 반도체 소자.
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