CN102468283B - 存储器件及其制造方法、存储系统和多层器件 - Google Patents

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Abstract

存储器件包括：衬底，在水平方向上延伸；多个绝缘层，在衬底上；以及多个导电图案，至少两个导电图案的每个在相邻的下绝缘层与相邻的上绝缘层之间。多个半导体材料的垂直沟道形成为在垂直方向上延伸穿过多个绝缘层和多个导电图案，栅极绝缘层在导电图案与垂直沟道之间使导电图案与垂直沟道绝缘。该至少两个导电图案具有导电接触区，该至少两个导电图案的导电接触区为台阶构造使得相邻下导电图案的接触区在水平方向上延伸到相邻上导电图案的接触区之外。蚀刻停止层位于导电接触区上，其中蚀刻停止层具有在多个导电图案中的第一个上的第一部分并具有在多个导电图案中的第二个上的第二部分，其中第一部分的厚度大于第二部分的厚度。

Description

存储器件及其制造方法、存储系统和多层器件
技术领域
本公开这里涉及一种半导体器件，更特别地，涉及存储器件以及制造半导体器件的方法、存储系统和多层器件。
背景技术
为了满足消费者对于优良性能和成本降低的需求，需要更高集成度的半导体器件。对于半导体存储器件，高的集成度尤其重要，因为集成度是确定产品价格的重要因素。对于通常的二维或平面的存储半导体器件，由于它们的集成度主要由单位存储单元所占据的电路面积来确定，所以集成度受到形成精细图案的能力的极大影响。然而，由于为了进一步改进图案精细度需要非常昂贵的半导体设备，所以二维存储器件的进一步集成是不切实际的。作为解决与二维器件相关的限制的一种选择，已经提出了三维半导体存储器件。
发明内容
在一个方面中，一种存储器件包括：衬底，在水平方向上延伸；多个绝缘层，在衬底上；多个导电图案，至少两个导电图案的每个在相邻的下绝缘层与相邻的上绝缘层之间；多个半导体材料的垂直沟道，在垂直方向上穿过多个绝缘层和多个导电图案延伸，栅极绝缘层在导电图案与垂直沟道之间使导电图案与垂直沟道绝缘；该至少两个导电图案具有导电接触区，该至少两个导电图案的导电接触区为台阶构造使得相邻下导电图案的接触区在水平方向上延伸到相邻上导电图案的接触区之外；以及蚀刻停止层，在导电接触区上，其中蚀刻停止层具有在多个导电图案中的第一个上的第一部分并具有在多个导电图案中的第二个上的第二部分，其中第一部分的厚度大于第二部分的厚度。
在一些实施例中，导电图案包括栅极图案。
在一些实施例中，多个导电图案中的第一个为在多个导电图案的第二个的层上方的层。
在一些实施例中，蚀刻停止层的第一部分包括多层，其中蚀刻停止层的第二部分包括一个或多个层，第二部分的层的数目在数目上少于第一部分的层的数目。
在一些实施例中，蚀刻停止层的多层的至少两层包括不同的材料。
在一些实施例中，蚀刻停止层的多层的至少两层包括相同的材料。
在一些实施例中，蚀刻停止层还具有在多个导电图案的第三个上的第三部分，其中第二部分的厚度大于第三部分的厚度。
在一些实施例中，多个导电图案中的第一个为在多个导电图案中的第二个的层的上方的层，并且其中多个导电图案中的第二个为在多个导电图案中的第三个的层上方的层。
在一些实施例中，蚀刻停止层的第一部分包括多层，其中蚀刻停止层的第二部分包括多层，并且其中蚀刻停止层的第三部分包括一个或多个层，第三部分的层的数目在数目上少于第二部分的层的数目，第二部分的层的数目在数目上少于第一部分的层的数目。
在一些实施例中，存储器件还包括：上绝缘体，在导电图案的导电接触区上；以及多个垂直互连，多个垂直互连的至少一个穿过上绝缘体和穿过蚀刻停止层接触导电图案的导电接触区的一个。
在一些实施例中，多个垂直互连接触存储器件的导电互连线。
在一些实施例中，存储器件的一条或多条导电互连线包括存储器件的字线。
在一些实施例中，导电图案包括栅极图案，其中：多个栅极图案的最上面的栅极图案包括上选择晶体管的上选择栅极；多个导电图案的最下面的栅极图案包括下选择晶体管的下选择栅极；对应于相同垂直沟道的在上选择栅极与下选择栅极之间的多个栅极图案的其余栅极图案包括存储器件的公共串的存储单元晶体管的控制栅极；在半导体器件的水平方向上布置的共享器件的相同层的存储单元晶体管的控制栅极被连接以提供存储器件的字线；存储器件的公共串的存储单元晶体管通过垂直沟道串联耦接在一起；在半导体器件的第一水平方向上布置在最上面的栅极图案被连接以提供存储器件的选择线；在半导体器件的第二水平方向上布置的垂直沟道的上部被连接以提供存储器件的位线。
在一些实施例中，在最上面的栅极图案下面的次最上栅极图案包括第二上选择晶体管的第二上选择栅极。
在一些实施例中，在最下面的栅极图案上方的次最下面栅极图案包括第二上选择晶体管的第二下选择栅极。
在一些实施例中，栅极绝缘层包括电荷存储层，并且其中存储器件包括非易失性存储器件。
在一些实施例中，电荷存储层在垂直方向上在导电图案与垂直沟道之间延伸。
在一些实施例中，电荷存储层在水平方向上在导电图案与相邻上或下绝缘层之间进一步延伸。
在一些实施例中，电荷存储层包括从由俘获绝缘层、浮置栅极和包括导电纳米点的绝缘层构成的组中选择的至少一种类型。
在一些实施例中，在多个导电图案的最上面导电图案与多个导电图案的最下面导电图案之间的中间层的导电图案的至少一个形成连续板。
在一些实施例中，在多个导电图案的最上面导电图案与多个导电图案的最下面导电图案之间的中间层的导电图案的至少一个包括彼此连接的多个线部分，每个线部分平行于其他的线部分。
在一些实施例中，蚀刻停止层位于存储器件的单侧。
在一些实施例中，蚀刻停止层位于存储器件的多于一侧处。
在一些实施例中，垂直沟道包括单一的导电材料。
在一些实施例中，垂直沟道包括围绕绝缘内芯的导电外层。
在一些实施例中，蚀刻停止层包括关于硅氧化物、硅氮化物、多晶硅和硅化多晶硅中的至少一个具有高度的蚀刻选择性的材料。
在一些实施例中，蚀刻停止层包括从AlO、SiC、SiOC、ZrO、HfO2、BST和BN选出的至少一种材料。
在一些实施例中，在多个导电图案的最上面导电图案与多个导电图案的最下面导电图案之间的中间层的导电图案的至少一个形成连续板；其中最上面导电图案包括彼此相连的多个线部分，每个线部分平行于其他线部分。
在一些实施例中，栅极绝缘层包括电荷存储层，并且其中半导体器件包括非易失性存储器件。
在一些实施例中，电荷存储层在垂直方向上沿垂直沟道的侧壁在导电图案与垂直沟道之间延伸。
在一个方面中，制造存储器件的方法包括：在沿水平方向延伸的衬底上提供多个绝缘层；提供多个导电层，导电层的至少两个的每个在相邻下绝缘层与相邻上绝缘层之间；在垂直方向上提供穿过多个绝缘层和多个导电层延伸的导电材料的多个垂直沟道；在至少两个导电层的每个与垂直沟道之间提供栅极绝缘层，使该至少两个导电层与垂直沟道绝缘；蚀刻该至少两个导电层以形成至少两个导电图案以及该至少两个导电图案的导电接触区，该至少两个导电图案的导电接触区为台阶构造，使得相邻下导电图案的接触区在水平方向上延伸到相邻上导电图案的接触区之外；以及在导电接触区上提供蚀刻停止层，该蚀刻停止层具有在多个导电图案中的第一个上的第一部分并具有在该多个导电图案中的第二个上的第二部分，其中第一部分的厚度大于第二部分的厚度。
在一些实施例中，蚀刻每个导电层包括：在多个导电层和多个绝缘层上提供第一掩模；利用第一掩模作为蚀刻掩模第一次蚀刻多个导电层中的第一个；第一次裁剪第一掩模以暴露多个导电层的第一个的上部；以及利用经裁剪的第一掩模作为蚀刻掩模来第二次蚀刻多个导电层的第一个和多个导电层的第二个。
在一些实施例中，该方法还包括重复第一次裁剪第一掩模层和第二次蚀刻多个导电层的第一个和多个导电层的第二个，从而进一步蚀刻多个导电层中位于导电层的第一个和第二个以下的导电层。
在一些实施例中，该方法还包括：在通过裁剪和第二蚀刻步骤所蚀刻的第一组导电层上提供第一蚀刻停止层；在第一蚀刻停止层上提供第二掩模；利用第二掩模作为蚀刻掩模来第三次蚀刻多个导电层中的第三个；第二次裁剪第二掩模以暴露多个导电层中的第三个的上部；以及利用被裁剪的第一掩模作为蚀刻掩模来第四次蚀刻多个导电层中的第三个和多个导电层中的第四个。
在一些实施例中，该方法还包括重复第二次裁剪第二掩模层以及第四次蚀刻多个导电层的第三个和多个导电层的第四个，从而进一步蚀刻多个导电层位于多个导电层的第三个和第四个之下的导电层。
在一些实施例中，该方法还包括在第一蚀刻停止层上以及在通过第二次裁剪和第四次蚀刻步骤所蚀刻的第二组导电层上提供第二蚀刻停止层。
在一些实施例中，第一蚀刻停止层和第二蚀刻停止层的部分保留在第一组导电层的导电接触区上以提供蚀刻停止层的第一部分；并且第二蚀刻停止层的部分保留在第二组导电层的导电接触区上以提供蚀刻停止层的第二部分。
在一些实施例中，蚀刻每个导电层包括：在多个导电层和多个绝缘层上提供第一掩模；利用第一掩模作为蚀刻掩模来第一次蚀刻多个导电层中的第一个；第一次施加第一侧壁到第一掩模以及多个导电层通过第一蚀刻工艺蚀刻的第一个以形成第二掩模；以及利用第二掩模作为蚀刻掩模来第二次蚀刻多个导电层的位于多个导电层的第一个下面的第二个。
在一些实施例中，该方法还包括：重复施加侧壁到最新近的掩模和多个导电层被最新近蚀刻的一个，以及利用侧壁和最新近掩模作为蚀刻掩模来蚀刻多个导电层中下面的一个导电层。
在一些实施例中，该方法还包括：在通过第一施加和第二蚀刻步骤所蚀刻的第一组导电层上提供第一蚀刻停止层；在第一蚀刻停止层上提供第二掩模；利用第二掩模作为蚀刻掩模来第三次蚀刻多个导电层中的第三个；第二次施加侧壁到第二掩模和多个导电层中通过第三次蚀刻工艺蚀刻的第三个以形成第三掩模；以及利用第三掩模作为蚀刻掩模来第四次蚀刻多个导电层的位于该多个导电层的第三个之下的第四个导电层。
在一些实施例中，该方法还包括：重复施加侧壁到最新近的第二掩模以及多个导电层的被最新近蚀刻的一个，以及利用侧壁和最新近第二掩模作为蚀刻掩模来蚀刻多个导电层中下面的一个导电层。
在一些实施例中，该方法还包括：在第一蚀刻停止层上以及在通过第二施加和第四次蚀刻步骤所蚀刻的第二组导电层上提供第二蚀刻停止层。
在一些实施例中：第一蚀刻停止层的部分和第二蚀刻停止层的部分保留在第一组导电层的导电接触区上以提供蚀刻停止层的第一部分；并且第二蚀刻停止层的部分保留在第二组导电层的蚀刻接触区上以提供蚀刻停止层的第二部分。
在一些实施例中，多个导电图案的第一个是在多个导电图案的第二个的层上方的层。
在一些实施例中，提供蚀刻停止层包括：提供蚀刻停止层的第一部分以包括多个层以及提供蚀刻停止层的第二部分以包括一个或多个层，第二部分的层的数目在数目上少于第一部分的层的数目。
在一些实施例中，该方法还包括：在导电图案的导电接触区上提供上绝缘物；以及提供多个垂直互连，每个垂直互连穿过上绝缘物和蚀刻停止层接触导电图案的导电接触区中的一个。
在一些实施例中，多个垂直互连接触包括存储器件的字线的导电互连线。
在一些实施例中，提供多个导电层包括在多个导电图案的最上面的导电图案与多个导电图案的最下面的导电图案之间提供中间层的导电图案以每个形成连续板。
在一些实施例中，提供多个导电层包括在多个导电图案的最上面的导电图案与多个导电图案中最下面的导电图案之间提供中间层的导电图案以每个包括彼此连接的多个线部分，每个线部分平行于其他的线部分。
在一些实施例中，提供多个垂直沟道在蚀刻每个导电层以形成导电图案之前。
在一些实施例中，提供多个垂直沟道在蚀刻每个导电层以形成导电图案之后进行。
在一些实施例中，提供栅极绝缘层包括：在提供多个导电层之前：在衬底上提供多个牺牲层，每个牺牲层在相邻下绝缘层与相邻上绝缘层之间；提供在垂直方向上穿过多个绝缘层和多个牺牲层延伸的多个垂直沟道；在垂直沟道之间提供穿过绝缘层和牺牲层的多个垂直开口：提供第一蚀刻工艺以去除牺牲层被垂直开口暴露的剩余部分，第一蚀刻工艺暴露多个垂直沟道的外侧壁的部分；在垂直沟道的外侧壁上提供栅极绝缘层；以及在垂直沟道的沟道凹槽中提供多个导电层。
在一些实施例中，提供多个导电层包括：在多个导电图案的最上面导电图案与多个导电图案的最下面导电图案之间形成中间层的导电图案以每个形成连续板；以及蚀刻多个导电图案的最上面的导电图案以包括彼此连接的多个线部分，每个线部分平行于其他的线部分。
在另一方面，存储系统包括：存储控制器，产生命令和地址信号；和存储模块，包括多个存储器件，该存储模块接收命令和地址信号并响应地存储数据到至少一个存储器件以及从至少一个存储器件提取数据，其中每个存储器件包括：衬底，在水平方向上延伸；多个绝缘层，在衬底上；多个导电图案，导电图案的至少两个的每个在相邻下绝缘层与相邻上绝缘层之间；多个半导体材料的垂直沟道，穿过多个绝缘层和多个导电图案在垂直方向上延伸，栅极绝缘层在导电图案与垂直沟道之间使导电图案与垂直沟道绝缘；至少两个导电图案具有导电接触区，该至少两个导电图案的导电接触区为台阶构造，使得相邻下导电图案的接触区在水平方向上延伸超过相邻上导电图案的接触区；以及蚀刻停止层，在导电接触区上，其中蚀刻停止层具有在多个导电图案中的第一个上的第一部分并具有在多个导电图案中的第二个上的第二部分，其中第一部分的厚度大于第二部分的厚度。
在另一方面，一种多层器件包括：衬底，在水平方向上延伸；多个绝缘层，在衬底上；多个导电图案，至少两个导电图案的每个在相邻下绝缘层与相邻上绝缘层之间；该至少两个导电图案具有台阶构造的导电接触区，使得相邻下导电图案的接触区在水平方向上延伸超过相邻上导电图案的接触区；以及蚀刻停止层，在该至少两个导电接触区上，其中蚀刻停止层具有在多个导电图案中的第一个上的第一部分以及在多个导电图案中的第二个上的第二部分，其中第一部分的厚度大于第二部分的厚度。
在一些实施例中，该器件还包括：多个半导体材料的垂直沟道，在垂直方向上延伸穿过多个绝缘层和多个导电图案；以及栅极绝缘层，在导电图案与垂直沟道之间，使导电图案与垂直沟道绝缘。
附图说明
附图被包括以提供对本发明构思的进一步的理解，并被并入在本说明书中而构成本说明书的一部分。附图示出本发明构思的示范性实施例，并与文字描述一起用于解释本发明构思的原理。在附图中：
图1A和1B是示出根据本发明构思实施例的半导体器件的透视图；
图1C至1G是示出根据本发明构思各实施例的半导体器件的一部分的放大图；
图1H是示出根据本发明构思实施例的半导体器件的透视图；
图1I是示出根据本发明构思实施例的半导体器件的透视图；
图1J是示出根据本发明构思实施例的半导体器件的等效电路图；
图2A和2B是示出根据本发明构思实施例的半导体器件的透视图；
图3A和3B是示出根据本发明构思实施例的半导体器件的透视图；
图3C至3E是示出根据本发明构思各实施例的半导体器件的一部分的放大图；
图4A至4I是示出根据本发明构思实施例的制造半导体器件的方法的透视图；
图4J和4K是示出根据本发明构思实施例的制造半导体器件的方法的截面图；
图5A至5U是示出在根据本发明构思实施例的制造半导体器件的方法中的裁剪工艺(trimprocess)的截面图；
图6A至6J是示出在根据本发明构思实施例的制造半导体器件的方法中的附接工艺(attachmentprocess)的截面图；
图7A至7C是示出根据本发明构思实施例的制造半导体器件的方法的透视图；
图8A至8F是示出根据本发明构思实施例的制造半导体器件的方法的透视图；
图9A和9B是示出根据本发明构思实施例的制造半导体器件的方法的透视图；以及
图10A和10B是示出根据本发明构思实施例的半导体器件的应用的方框图。
具体实施方式
在下文，将参照附图在下面更详细地描述根据本发明构思示范性实施例的用于形成蚀刻停止层的方法、包括该蚀刻停止层的半导体器件以及制造半导体器件的方法。
然而，本发明构思可以以不同的形式实施而不应被解释为限于这里阐述的实施例。而是，提供这些实施例使得本公开透彻并完整，并将本发明构思的范围充分传达给本领域技术人员。相似的附图标记始终指代相似的元件。
<器件实施例1>
参照图1A和1B，半导体器件91可以包括提供在半导体衬底190上的多个垂直沟道110，和沿垂直沟道110的延伸方向堆叠的多个导电图案150。在此示例实施例中，导电图案150包括器件91的栅极，并构成器件的字线WL和选择线SSL和GSL。还示出有电连接到垂直沟道110的多条位线170。
垂直沟道110的下部可以分别连接到半导体衬底190。不同分组的垂直沟道110的上部可以分别经由接触焊垫172连接到公共位线170。器件的每层的栅极150可以共同地形成：接地选择线GSL，作为最靠近半导体衬底190的导电层；串选择线SSL，作为最靠近位线170的导电层；以及多条字线WL，作为位于接地选择线GSL和串选择线SSL的层之间的导电层。接地选择线GSL、字线WL和串选择线SSL沿垂直沟道110之一彼此垂直间隔开，并可以彼此串联地电连接以形成单元串(见图1J的附图标记72，在以下描述)。在一些实施例中，所有的字线WL可以与存储单元的栅极相关联。备选地，字线WL的子组，例如最靠近选择线SSL和GSL的那些字线，可以与虚设单元相关联，其余的字线WL可以与存储单元的栅极相关联。这样，半导体器件91可以包括快闪存储器件，该快闪存储器件包括单元阵列，其中多个存储单元彼此串联地垂直连接。在其他的实施例中，半导体器件91可以包括另一种类型的多层器件，该多层器件具有在器件的不同层上的多个导电图案。
半导体器件91可以包括多个接触区或接触160，其将各个层的导电图案的各条线GSL、WL和SSL连接到驱动电路。接触160可以是插塞型诸如垂直柱。接触160的下部可以在接触区处连接到导电图案150，其上部可以电连接到金属线184和185，金属线184和185接着连接到驱动电路。作为示例，接触160可以经由焊垫162连接到金属线184和185。金属线184和185可以包括例如：第一金属线184，将串选择线SSL电连接到串选择线驱动电路；和第二金属线185，将字线WL和接地选择线GSL分别连接到字线驱动电路和接地选择线驱动电路。如图1B所示，第二金属线185可以包括：金属线185g，将接地选择线GSL连接到接地选择线驱动电路；金属线185w，将字线WL连接到字线驱动电路。
此外，中间金属线180和181还可以设置在接触160与金属线184和185之间。中间线180和181可以用作再配线或互连线。在一些实施例中，互连金属线180和181可以包括：第一中间金属线180，电连接到第一金属线184；和第二中间金属线181，电连接到第二金属线185。第一中间金属线180可以经由焊垫182连接到第一金属线184，第二中间金属线180可以经由焊垫183连接到第二金属线185。
在各个实施例中，形成接地选择线GSL的导电图案(或栅极)150和形成串选择线SSL的导电图案150中的一个可以例如具有线形，如图1A的构造150所示，另一个可以具有板形，例如如图3A的构造250所示。可选地，所有的导电图案150可以构造为线形。类似地，形成字线WL的导电图案可以具有线形或板形。在图1A、1B中示出的本实施例中，形成串选择线SSL的导电图案150可以具有线形，形成字线WL、接地选择线GSL的导电图案150可以具有基本矩形的板形。在一些实施例中，形成字线WL和接地选择线GSL的导电图案150可以具有包括分支151或线部分的矩形板形，该分支151彼此平行且通过字线切口135彼此间隔开。多个沟道孔104可以形成在导电图案的分支151中，垂直沟道110穿过该多个沟道孔104。
字线WL和选择线GSL、SSL的导电图案150可以具有相同的厚度或不同的厚度。在一个实施例中，形成字线WL的导电图案150可以具有第一厚度，形成选择线GSL和SSL的导电图案150可以具有小于或大于第一厚度的第二厚度。作为一个示例，第二厚度可以大于第一厚度。绝缘层140可以位于导电图案150之间，如图1C所示，各个绝缘层可以具有相同或不同的厚度。作为绝缘层140的厚度一致或厚度变化的结果，导电图案150之间的垂直距离可以彼此相等或不相同。在一个实施例中，绝缘层140可以具有相同的厚度，而与它们的位置无关。在另一个实施例中，位于字线WL之间的绝缘层140可以具有第三厚度，在字线WL与接地选择线GSL之间和/或在字线WL与串选择线SSL之间的绝缘层140可以具有小于或大于第三厚度的第四厚度。作为一个示例，第四厚度可以大于第三厚度。
导电图案(或栅极)150可以形成角锥体结构的栅极堆叠105，其四侧具有阶梯型的轮廓。在此构造中，每个导电图案150没有被设置在其上的导电图案150完全覆盖，而是被部分暴露，例如在其端部处被暴露。这样，下导电图案能够被认为沿衬底延伸的水平方向延伸到相邻的上导电图案之外。导电图案150的没有被相邻上导电图案覆盖的暴露部分可以包括接触区，例如连接到接触160的焊垫152。如上所述，由于导电图案150堆叠为台阶形状的轮廓，所以接触区152也可以具有台阶形状轮廓。因而，连接到接触区152的接触160的各自高度根据相应导电图案150和接触区152的堆叠中的位置而改变。在栅极堆叠105中较低的导电图案150比堆叠105中较高的导电图案需要更大高度的接触160。结果，在形成接触孔(见图4J的接触孔137)的蚀刻工艺期间，在形成用于各个层的接触区152的接触孔137时，位于栅极堆叠的较高水平面的导电图案150的接触区152可能被过蚀刻。根据本发明构思的实施例，半导体器件91可以因此包括蚀刻停止层120，蚀刻停止层120覆盖接触区152以防止在接触孔137的形成期间的过蚀刻。
蚀刻停止层120可以被成形或另外构造为覆盖导电图案150的各个接触区152和/或外侧边缘。在一个实施例中，覆盖包括具有基本矩形板形的字线WL和接地选择线GSL的导电图案的蚀刻停止层120可以具有覆盖至少接触区152的外边缘上部以及栅极或导电图案150的侧边缘的形状。此外，覆盖具有线形的串选择线SSL的蚀刻停止层120可以具有围绕SSL导电图案150的上表面和相反侧边缘的形状。特别地，覆盖最外面的串选择线SSL的蚀刻停止层120可以具有围绕串选择线SSL的上表面、相反侧边缘以及外侧表面的形状。尽管在图1A和1B中示出蚀刻停止层120在垂直方向上分离或分开，但是在实施例中，蚀刻停止层120可以具有连续的台阶形状，如图1C的截面透视图所示。
在各个实施例中，蚀刻停止层120可以具有根据与其相应的导电图案150的层而改变的厚度，或者可选地，可以在厚度上变化。在一个实施例中，蚀刻停止层120可以具有基本相同的厚度，而与它是否对应于与串选择线SSL、字线WL或接地选择线GSL相关联的导电图案无关。在另一实施例中，蚀刻停止层120可以对于第一部分具有最大的厚度，该第一部分覆盖上部层或最接近串选择线SSL和上字线WL的层的接触区；对于第二部分具有较小的厚度，该第二部分覆盖中间层或与中间字线WL相关的层的接触区；对于第三部分具有最小的厚度，该第三部分覆盖下部层或最接近接地选择线GSL和下字线WL的层的接触区。在另一实施例中，蚀刻停止层120可以具有按照串选择线SSL、字线WL和接地选择线GSL的次序逐渐减小的厚度，其厚度可以按区段地改变。
根据本实施例，蚀刻停止层120可以根据部分(portion)或区段(section)具有不同的厚度。例如，蚀刻停止层120可以分为多个部分121、123和125，其部分121、123和125可以具有基本相同的厚度。在一个实施例中，蚀刻停止层120可以分为具有第一厚度的第一部分121、具有小于第一厚度的第二厚度的第二部分123以及具有小于第二厚度的第三厚度的第三部分125，按照从上层到下层的顺序，例如从串选择线到接地选择线GSL的次序。第一区段121可以以较大的第一厚度覆盖串选择线SSL或者覆盖串选择线SSL和最靠近串选择线SSL的至少一条字线。第三区段125可以以较小的第三厚度覆盖接地选择线GSL或者覆盖接地选择线GSL和最靠近接地选择线GSL的字线。第二区段123可以以第二厚度覆盖在上述层中间的层，例如包括其他的字线WL，第二厚度介于第一厚度与第三厚度之间。
根据本发明构思的实施例，串选择线SSL可以用蚀刻停止层120覆盖。特别地，覆盖串选择线SSL的蚀刻停止层120的厚度可以是其最厚的部分。因而，串选择线SSL可以被保护免受由于施加到单元阵列的边缘和/或角的蚀刻或抛光引起的损伤。因而，可以增大半导体器件91的工艺容限，并可以改善半导体器件91的电特性。在另一实施例中，蚀刻停止层120可以包括不同厚度的第一区段121和第二区段123，而不需要包括第三区段125。在此情形下，例如，接地选择线GSL或者接地选择线GSL和其上的至少一条下字线WL没有被蚀刻停止层120覆盖。
蚀刻停止层120可以构造为单层或单个层。在其他的实施例中，蚀刻停止层120可以构造为多层或多个层。在其他的实施例中，蚀刻停止层120可以构造为具有单层的部分和多层的部分。根据图1A和1B中示出的本发明构思的实施例，蚀刻停止层120可以包括多层和单层的结合。例如，第一区段121可以由三层形成，第二区段123可以由双层形成，第三区段125可以由单层形成。蚀刻停止层120的该多层结构的示例可以参照图5A至5Q来理解。
参照图1C和1D，多个绝缘层101可以设置在导电图案150之间，栅极绝缘层例如信息存储层140可以设置在垂直沟道110与导电图案150之间。在此示例中，导电图案150用作半导体器件91的栅极，半导体器件91构造为存储器件。信息存储层140可以包括在导电图案与垂直沟道110之间围绕导电图案150的边缘表面的电荷存储层143。例如，电荷存储层143可以是俘获绝缘层、浮置栅极和包括导电纳米点构造的绝缘层中的一个。根据实施例，信息存储层140还可以包括隧道绝缘层141和阻挡绝缘层145。栅极150可以被垂直堆叠以形成在垂直沟道110的延伸方向上串联连接的多个存储单元115。如上所述，蚀刻停止层120可以构造为连续台阶图案的形状。蚀刻停止层120可以由相对于绝缘层101具有蚀刻选择性的绝缘材料形成。当蚀刻停止层120由多层或多层和单层的组合形成时，形成多层的多个层可以包括相同的材料或不同的材料。
参照图1E，垂直沟道110a可以具有其中含有绝缘体111的通心粉结构。由于绝缘体111占据垂直沟道110的内部，所以垂直沟道110可以具有相对于图1D的垂直沟道的结构的厚度减小的厚度。该减小厚度的通心粉结构可以帮助减少载流子的俘获位置，从而改善所得器件的电特性。
参照图1F和1G，信息存储层140可以具有沿垂直沟道110的侧壁垂直地延伸的结构。在此构造中，由于信息存储层140没有形成在绝缘层101之间，所以能够减小所得的绝缘层101之间的垂直距离，从而减小半导体器件1的整个垂直高度。信息存储层140可以包括：接触垂直沟道110的隧道绝缘层141；接触栅极150的阻挡绝缘层145；以及形成在隧道绝缘层141与阻挡绝缘层145之间的电荷存储层143。垂直沟道110可以具有像图1C一样的体结构或图1E一样的通心粉结构。
<器件实施例2>
参照图1H，半导体器件91a可以包括：多个垂直沟道110，在关于半导体衬底190的垂直方向上延伸；以及栅极堆叠105a，其中栅极150沿垂直沟道110的延伸方向垂直地堆叠。栅极堆叠105a可以包括蚀刻停止层120，该蚀刻停止层120具有在其相反两侧的垂直堆叠的阶梯形状。在一个示例中，蚀刻停止层120可以在与位线170的延伸方向基本一致的水平方向上延伸，并能够在导电图案150的在与位线170的延伸方向基本交叉的方向上延伸的相反两端处。在此示例实施例中，覆盖栅极堆叠105a的蚀刻停止层120具有在存储器件的两侧上的台阶结构。这里示出的本发明构思的实施例的任意一个可以应用到图1H的实施例的构造。
<器件实施例3>
参照图1I，半导体器件91b可以包括栅极堆叠105b，其中栅极150沿垂直沟道110的延伸方向堆叠在半导体衬底190之上。在此实施例中，栅极堆叠105a可以包括蚀刻停止层120，蚀刻停止层120具有在其一侧的垂直堆叠的阶梯形状。在一个示例中，蚀刻停止层120可以在与位线170的延伸方向基本一致的水平方向上延伸，并能够在导电图案150的与位线170的延伸方向基本交叉的方向上延伸的一端。在此示例实施例中，覆盖栅极堆叠105a的蚀刻停止层120具有在存储器件的一侧的台阶结构。这里示出的本发明构思的任何实施例可以应用于图1H的实施例的构造。
<等效电路图>
图1J是示出根据本发明构思第一实施例的半导体器件的等效电路图。
参照图1J与图1A、1B一起，在根据本发明构思的半导体器件91中，形成字线WL的栅极150和垂直沟道110可以定义存储单元115。此外，形成串选择线SSL的栅极150和垂直沟道110可以定义上非存储单元76，形成接地选择线GSL的栅极150和垂直沟道110可以定义下非存储单元74。半导体衬底190的一部分可以定义为对应于公共源线CSL的源极。上非存储单元76、下非存储单元74和多个存储单元115与公共垂直沟道110一起可以形成一个单元串72。单元串72可以电连接到位线BL。多个单元串72可以并联连接到相同的公共的位线BL。根据本实施例的等效电路图可以不仅应用到图1A的半导体器件91，还可以应用到在本说明书中公开的所有半导体器件。
多条字线WL可以分别具有平坦结构，并可以基本垂直于单元串72的延伸方向。多个存储单元115可以三维地分布在多条字线WL中。多个串选择线SSL可以设置为在X方向上交叉多条位线BL。由于在Y方向上彼此间隔开的多条串选择线SSL电连接到在X方向上彼此间隔开的多条位线BL，一个单元串72可以被独立地选择。接地选择线GSL可以具有平坦结构，并可以基本垂直于单元串72。接地选择线GSL可以控制垂直沟道110与半导体衬底190之间的电连接。
在根据本实施例的半导体器件91中，编程操作可以通过建立被选择的字线WL与垂直沟道110之间的电压差以将电荷注入到电荷存储层中而实现。在一个实施例中，例如通过施加编程电压Vprog到被选择的字线WL而利用Fowler-Nordheim隧穿，使得电子可以从垂直沟道110注入到将被编程的存储单元115的电荷存储层。由于施加到被选择字线WL的编程电压Vprog能对与未选择字线有关的存储单元编程，所以不期望的编程操作可以通过应用单元升压技术(cellboostingtechnique)来防止。
读操作可以设定例如0V到连接到要被读取的存储单元115的字线WL，并设定读电压Vread到另一条字线WL。结果，根据要被读取的存储单元115的阈值电压Vth是否大于或小于0V电压，确定电流是否充入到位线BL中。要被读取的存储单元115的数据信息可以通过检测位线BL的电流而被读取。
擦除操作可以利用栅极诱导泄露(GIDL)电流在块单元中进行。在一个实施例中，垂直沟道110的电势可以通过施加擦除电压Verase到被选择的位线BL和衬底190而增加。在此情形下，垂直沟道110的电势可以在被略微延迟的同时被增加。接着，GIDL在栅极150的对应于接地选择线的端子中产生。由GIDL产生的电子可以发射到衬底190，产生的空穴可以发射到垂直沟道110。因此，接近擦除电压Verase的电势可以传送到存储单元115的垂直沟道110。在此情形下，如果字线WL的电势设定为0V，则积累在存储单元115中的电子可以逃离以实现数据擦除。不期望的擦除操作可以通过浮置未选择的块的字线来防止。
根据本实施例的半导体器件91的操作方法可以被公开以示范性地描述本发明构思的技术精神，但是本发明构思的技术特征不限于此。由于对于本领域技术人员显然的，基于已知的技术可以容易地实现对操作方法的修改，所以将理解，本发明构思的与操作方法相关的技术特征可以基于已知的技术被不同地修改。
<器件实施例4>
参照图2A和2B，半导体器件91c可以包括金字塔型栅极堆叠105，其中栅极150沿垂直沟道110的延伸方向垂直堆叠在半导体衬底190之上。选择线SSL和GSL中的至少一个可以构造为具有多层结构以改善半导体器件91c的电特性。根据本实施例，栅极150可以形成第一串选择线SSL0和第二串选择线SSL1、第一接地选择线GSL0和第二接地选择线GSL1以及多条字线WL，如图2B所示。
在一个实施例中，第一和第二串选择线SSL0和SSL1可以分别连接到接触160。这两个接触160可以经由焊垫182连接到一条第一中间金属线180。因此，第一和第二串选择线SSL0和SSL1可以彼此电连接。由于被电连接的第一和第二串选择线SSL0和SSL1的沟道长度大于一条串选择线的长度，所以在所得器件中可以改善泄漏电流特性。类似地，第一和第二接地选择线GSL0和GSL1可以分别连接到接触160。这两个接触160可以经由焊垫183连接到一个第二中间金属线181a。因此，第一和第二接地选择线GSL0和GSL1可以彼此电连接。由于被电连接的第一和第二接地选择线GSL0和GSL1的沟道长度大于一条接地选择线的长度，所以在所得器件中可以改善泄漏电流特性。
与施加到串选择线SSL0和SSL1的电压相比，实质上更大的电压可以施加到字线WL。在此情形下，由于电压降可以在字线WL与串选择线SSL0和SSL1之间产生，所以最接近第二串选择线SSL1的字线WL可以用虚设字线构造以减轻电压降。类似地，最接近第二接地选择线GSL1的字线WL可以用虚设字线构造。
这里示出的本发明构思的任何实施例可以应用到图2A和2B的实施例的构造。例如，形成第一和第二串选择线SSL0和SSL1的栅极150可以具有线形，形成字线WL及第一和第二接地选择线GSL0和GSL1的栅极150可以具有板形，该板形包括被字线切口135分开的分支151。蚀刻停止层120可以覆盖金字塔型栅极堆叠105。蚀刻停止层120可以具有在器件的四侧、三侧、两侧或一侧具有连续的台阶结构。蚀刻停止层120的厚度可以根据两个或更多区段121、123和125而改变。
<器件实施例5>
参照图3A和3B，半导体器件92可以包括金字塔型栅极堆叠205，该栅极堆叠205包括多个导电图案或栅极图案250，该多个栅极图案沿提供在半导体衬底290上的多个垂直沟道210的延伸方向垂直地堆叠。由于栅极图案250可以堆叠为台阶形状，所以栅极图案250的端部可以被暴露。栅极图案250的暴露部分可以定义为焊垫或接触区252。半导体器件92还可以包括：连接到栅极图案250的焊垫252的多个接触260；多条金属线284和285，电连接到接触260以将栅极图案250电连接到一个或多个驱动电路；以及多条位线270，电连接到垂直沟道210。多条中间金属线280和281可以进一步提供在金属线284和285与接触260之间。
栅极图案250可以按照从顶部到底部的顺序形成串选择线SSL、字线WL和接地选择线GSL。这些线SSL、WL和GSL可以沿每个垂直沟道210串联地彼此相关以形成单元串。在一个实施例中，形成串选择线SSL的栅极图案250和形成接地选择线GSL的栅极图案250中的一个可以具有线形，另一个可以具有板形。可选地，形成GSL和SSL的栅极图案250两者可以具有线形。同样，形成字线WL的一个或多个栅极图案250可以具有线形或板形。根据本实施例，形成串选择线SSL的栅极图案250可以具有线形，形成接地选择线GSL和字线WL的栅极图案250可以具有基本矩形的板形。
连接到串选择线SSL的接触260可以经由焊垫262连接到第一金属线284，或者可以经由焊垫282连接到第一中间金属线280(其连接到第一金属线284)以将串选择线SSL电连接到串选择线驱动电路。连接到接地选择线GSL和字线WL的接触260可以经由焊垫262连接到第二金属线285，或者可以经由焊垫283连接到第二中间金属线281以将接地选择线GSL连接到接地选择线驱动电路并将字线WL连接到字线驱动电路。第二金属线285可以包括将接地选择线GSL连接到接地选择线驱动电路的金属线285g以及将字线WL连接到字线驱动电路的金属线285w。
根据本实施例，部分的金字塔型栅极堆叠205可以用蚀刻停止层220覆盖。因而，接触区或焊垫252可以用蚀刻停止层220覆盖。在一个实施例中，蚀刻停止层220可以具有其四侧具有台阶形状的结构，并可以具有围绕焊垫252以及形成接地选择线GSL和字线WL的栅极图案250的四个侧边的形状。每个串选择线SSL可以具有被蚀刻停止层220覆盖的顶表面和相对侧部。最外面的串选择线SSL可以具有被蚀刻停止层220覆盖的外侧。作为示例，蚀刻停止层220可以具有按照串选择线SSL和接地选择线GSL的顺序减小的厚度，例如，蚀刻停止层的覆盖位于器件上部的串选择线SSL的部分可以相对较厚，蚀刻停止层的覆盖位于器件下部的接地选择线GSL的部分可以相对较薄，或者根本不存在。在其它的实施例中，蚀刻停止层220可以具有基本相同的厚度，而与其位置无关，或者可以具有根据两个或更多区段而不同的厚度。根据实施例，蚀刻停止层220可以具有根据第一、第二和第三区段221、223和225而不同的厚度。例如，蚀刻停止层220可以在第一区段221处具有较大的厚度，在第三区段225处具有较小的厚度，在第二区段223处具有中间厚度。
参照图3C和3D，绝缘层201可以设置在栅极图案250之间。信息存储层240可以构造为沿着垂直沟道210的在垂直沟道210的延伸方向上的侧壁在垂直方向上延伸。信息存储层240可以具有多层结构，其中隧道绝缘层241、电荷存储层243和阻挡绝缘层245依次堆叠在垂直沟道210的侧壁上。
参照图3E，垂直沟道210可以具有通心粉结构，其中绝缘体211填充其内部，导致薄垂直沟道210至少具有这里结合图1E的实施例描述的优点。
再次参照图3A和3B，栅极堆叠205可以是类似于图1H的两侧台阶的堆叠，或者可以是类似于图1I的一侧台阶的堆叠。在另一实施例中，半导体器件92可以具有多台阶结构，例如串选择线SSL和接地选择线GSL中的至少一个可以是与图2A和2B相同或相似的两层结构。
<方法实施例1>
参照图4A，模具堆叠100可以形成在半导体衬底190上。多个通道孔104可以形成为穿透模具堆叠100以暴露半导体衬底190的顶表面。半导体衬底190可以是具有半导体特性的材料，例如硅晶片或绝缘体上硅(SOI)衬底。模具堆叠100可以通过交替地且重复地堆叠多个绝缘层101和多个牺牲层103而形成。在一个实施例中，模具堆叠100的最上面的部分可以由绝缘层101形成。绝缘层101和牺牲层103可以包括关于彼此具有蚀刻选择性的材料。例如，绝缘层101可以为硅氧化物层或硅氮化物层材料。牺牲层103可以包括与绝缘层101不同的材料，并可以例如从硅层、硅氧化物层、硅氮化物层和硅碳化物层中选出。根据本实施例，绝缘层101可以是硅氧化物层，牺牲层103可以是硅氮化物层。
参照图4B，多个垂直沟道110可以形成为连接到半导体衬底190或者在关于半导体衬底190的垂直方向上延伸。在一个实施例中，垂直沟道110可以由半导体材料形成。例如，垂直沟道110可以由利用外延生长或化学气相沉积技术形成的半导体材料形成，并可以包括多晶、单晶和非晶结构之一。垂直沟道110可以形成为如图1C所示的体结构，或者如图1E所示的通心粉结构。垂直沟道110可以具有在其上部和下部截面积相同或相似的柱形，或者可以具有其截面积从其上部到下部逐渐减小的渐缩的柱形。
参照图4C，在垂直沟道110的形成工艺之后可以进行台阶图案化工艺。例如，模具堆叠100可以被图案化为台阶形状以形成台阶结构107。同时，蚀刻停止层120可以形成为覆盖已图案化的模具堆叠100。根据本实施例，堆叠结构可以分为蚀刻停止层120的具有不同厚度的至少两个区段，例如三个区段121、123和125。在一些实施例中，蚀刻停止层120的厚度可以根据区段121、123和125而改变；然而，在其他的实施例中，厚度可以在所有的区段121、123和125中相同。区段121、123和125可以被引入以施加不同厚度的蚀刻停止层120到不同导电图案150的接触区152。区段121、123和125不必限制到特定的尺寸，区段121、123和125的尺寸可以根据蚀刻停止层120的厚度分布而改变。为了本公开中描述的方便，蚀刻停止层120可以分为多个区段121、123和125，每个区段对应于蚀刻停止层120的不同厚度。
尽管在本公开中已经示出台阶结构107在模具堆叠100的一侧被图案化以实现简单的图示，但是本发明构思不限于此。台阶结构107可以在模具堆叠100的四侧、三侧、两侧或两个相反侧实现。台阶结构107和蚀刻停止层120可以通过依次蚀刻模具堆叠100而实现。蚀刻工艺可以包括依次减小掩模的裁剪工艺或者依次延伸掩模的附接工艺。在下文，将详细描述裁剪工艺和附接工艺。
<裁剪工艺>
图5A至5U是示出根据本发明构思的制造半导体器件的方法中的裁剪工艺的截面图。参照图5A，第一掩模20可以形成在模具堆叠100上。第一掩模20可以由关于绝缘层101和牺牲层103两者具有蚀刻选择性的材料形成。例如，第一掩模20可以通过光致抗蚀剂沉积和图案化形成。根据本实施例，由于裁剪工艺包括减小掩模，所以考虑到减小的尺寸和/或台阶的数目，第一掩模20可以形成为具有适当的尺寸。裁剪工艺可以在形成垂直沟道110之后或之前进行。
参照图5B至5E，被裁剪的掩模22和24可以通过裁剪第一掩模20而依次形成。台阶S1、S2和S3可以通过利用掩模20、22和24的几个蚀刻工艺反复地图案化模具堆叠100而形成。第一蚀刻停止层120a可以由台阶S1到S3形成在模具堆叠100上。在本公开中，用于形成蚀刻停止层120之一(例如，第一蚀刻停止层120a)的掩模裁剪和蚀刻停止层形成工艺将被描述为裁剪周期。在一个裁剪周期中，掩模裁剪工艺将不被限制到特定数目的台阶。
在一个实施例中，如图5B所示，第一图案1可以由利用第一掩模20的第一蚀刻工艺通过图案化最上面的绝缘层101和牺牲层103而形成。例如，第一蚀刻工艺可以通过各向异性蚀刻技术进行。第一蚀刻工艺可以一直进行直到直接在最上面的牺牲层103下面的绝缘层101被暴露。
如图5C所示，通过首次裁剪(虚线箭头)第一掩模20可以形成第一次裁剪的第一掩模22，然后缩小的第一图案1a可以利用第一次裁剪的第一掩模22通过第二蚀刻工艺进一步图案化第一图案1而形成。随着根据第二蚀刻工艺形成缩小的第一图案1a一起，没有被第一图案1覆盖的绝缘层101和牺牲层103可以被图案化以形成第二图案2。在第二蚀刻工艺期间，形成第一图案1的绝缘层101和牺牲层103的蚀刻深度以及直接在第一图案1下面的绝缘层101和牺牲层103的蚀刻深度可以彼此相同或相似以实现台阶图案化工艺的完成。在一个实施例中，绝缘层101和牺牲层103可以在模具堆叠100的形成期间分别形成为具有相同或相似的厚度，但本发明构思不限于此。在另一实施例中，绝缘层101和牺牲层103可以具有取决于它们各自在堆叠中的垂直位置的不同厚度。例如，绝缘层101和牺牲层103可以形成为在上和下层具有较大的厚度而在中间层具有较小的厚度，或者可以形成为具有根据其在模具堆叠100中的垂直位置而逐渐改变的厚度。绝缘层101和牺牲层103可以形成为具有关于彼此相同或不同的厚度。
如图5D所示，被第二次裁剪的第一掩模24可以通过对第一次裁剪的第一掩模22进行第二次裁剪而形成，然后第一台阶S1可以利用第二次裁剪的第一掩模24作为蚀刻掩模通过第三蚀刻工艺进一步图案化被减小的第一图案1a而形成。当第一台阶S1通过第三蚀刻工艺形成时，第二图案2可以被进一步图案化以形成第二台阶S2。当第二台阶S2通过第三蚀刻工艺形成时，直接在第二图案2下面的绝缘层101和牺牲层103可以被图案化以形成第三图案，也就是第三台阶S3。
因此，如图5A至5D所示，通过二次掩模裁剪工艺和三次蚀刻工艺，最上面的绝缘层101和牺牲层103可以被图案化三次以形成第一台阶S1，直接在最上面的绝缘层101和牺牲层103下面的绝缘层101和牺牲层103可以被图案化两次以形成第二台阶S2。直接在第二台阶S2下面的绝缘层101和牺牲层103可以被图案化一次以形成第三台阶S3。
参照图5E，被第二次裁剪的第一掩模24可以通过例如灰化工艺去除，然后第一蚀刻停止层120a可以形成在具有第一至第三台阶S1至S3的模具堆叠100上。例如，第一蚀刻停止层120a可以通过共形地沉积关于绝缘层101和牺牲层103具有蚀刻选择性的绝缘材料的层而形成。第一蚀刻停止层120a可以形成为具有沿模具堆叠100的上轮廓的台阶形状。在各个实施例中，第一蚀刻停止层120a可以包括铝氧化物层、铪氧化物层、钛氧化物层、钽氧化物层、锆氧化物层、锗氧化物层及其组合中的一个。此外，第一蚀刻停止层120a可以包括含有硅的材料，例如硅碳化物(SiC)、硅碳氧化物(SiOC)、硅碳氮化物(SiCN)或其组合。根据本实施例，第一蚀刻停止层120a可以通过沉积铝氧化物(AlOx)而形成。
参照图5F至5L，第四至第六台阶S4、S5和S6可以通过进行与参照图5B至5E描述的裁剪周期相同或相似的裁剪周期而进一步形成，第二蚀刻停止层120b可以进一步形成在还包括台阶S4至S6的模具堆叠100上。
在一个实施例中，参照图5F，第二掩模30可以形成在第一蚀刻停止层120a上，第四图案4可以利用第二掩模30通过第一蚀刻工艺图案化直接在第三台阶S3下面的绝缘层101和牺牲层103而形成。
参照图5G，第二掩模30可以被第一次裁剪以形成被第一次裁剪的第二掩模32。在此情形下，第一蚀刻停止层120a的在第四图案4上的部分120-1可以被暴露。如果进行第二蚀刻工艺，期望形状的台阶结构可能由于差的台阶图案化工艺而不能形成。例如，在第二蚀刻工艺期间，当直接在第四图案4下面的绝缘层101和牺牲层103被图案化时，由于第一蚀刻停止层120的暴露部分120-1，形成第四图案4的绝缘层101和牺牲层103可以不被图案化或者可以被部分图案化。可选地，在第二蚀刻工艺期间，当形成第四图案4的绝缘层101和牺牲层103以及第一蚀刻停止层120的暴露部分120-1被图案化时，直接在第四图案4下面的多个绝缘层101和牺牲层103可以被蚀刻使得期望形状的台阶结构可能没有形成。因此，如图5H所示，第四图案4的绝缘层101可以通过在进行第二蚀刻工艺之前进一步进行辅助蚀刻工艺以选择性去除第一蚀刻停止层120的暴露部分120-1而被暴露。在一个实施例中，当铝氧化物层被选择作为第一蚀刻停止层120a时，第一蚀刻停止层120a可以通过包括NH4OH的蚀刻剂例如NH4OH、H2O2和H2O的混合物而被选择性去除。
参照图5I，被减小的第四图案4a可以利用第一次裁剪的第二掩模32通过第二蚀刻工艺进一步图案化第四图案4而形成。在第二蚀刻工艺期间，直接在第四图案4下面的绝缘层101和牺牲层103可以被图案化以形成第五图案5。
参照图5J，被第二次裁剪的第二掩模34可以通过对第一次裁剪的第二掩模32进行第二次裁剪而形成。第二次裁剪工艺可以暴露第一蚀刻停止层120在减小的第四图案4a上的部分120-2。可以进一步进行辅助蚀刻工艺以去除第一蚀刻停止层120的暴露部分120-2。在该辅助蚀刻工艺中，对于减小的第四图案4a的蚀刻环境和对于第五图案5的蚀刻环境可以在接着的第三蚀刻工艺期间彼此相同或相似地建立。
参照图5K，第四台阶S4可以利用第二次裁剪的第二掩模34通过第三次蚀刻工艺进一步图案化减小的第四图案4a而形成。在根据第三次蚀刻工艺形成第四台阶S4期间，第五图案5可以被进一步图案化以形成第五台阶S5。此外，直接在第五图案5下面的绝缘层101和牺牲层103可以被图案化以形成第六图案，也就是第六台阶S6。
如图5F至5K所示，通过二次掩模裁剪工艺和三次蚀刻工艺再加上两次辅助蚀刻工艺，直接在第一蚀刻停止层120a下面的绝缘层101和牺牲层103可以被图案化三次以形成第四台阶S4，直接在第四台阶S4下面的绝缘层101和牺牲层103可以被图案化两次以形成第五台阶S5，直接在第五台阶S5下面的绝缘层101和牺牲层103可以被图案化一次以形成第六台阶S6。
参照图5L，在去除被第二次裁剪的第二掩模34之后，第二蚀刻停止层120b可以形成在其中形成有第一至第六台阶S1至S6的模具堆叠100上。第二蚀刻停止层120b可以通过共形地沉积与第一蚀刻停止层120a的材料相同或相似的材料而形成，例如铝氧化物层。第二蚀刻停止层120b可以形成为具有沿模具堆叠100的上轮廓覆盖第一蚀刻停止层120a的台阶形状。
参照图5M至5Q，第七至第十S7、S8、S9和S10可以通过进行与参照图5F至5K描述的裁剪周期相同或相似的裁剪周期而进一步形成。第三蚀刻停止层120c可以进一步形成在还包括台阶S7至S10的模具堆叠100上。所得的模具堆叠100可以具有台阶结构107。台阶结构107可以在模具堆叠100的所有四侧、在三侧、在两侧、在相反两侧或在一侧实现。
在一个实施例中，参照图5M，第三掩模40可以形成在第二蚀刻停止层120b上，然后第五图案7可以利用第三掩模40通过第一蚀刻工艺图案化直接在第二蚀刻停止层120b下面的绝缘层101和牺牲层103而形成。
参照图5N，第一次裁剪的第三掩模42可以通过第一次裁剪第三掩模40而形成。减小的第七图案7a可以利用第一次裁剪的第三掩模42通过第二次蚀刻工艺进一步图案化第七图案7而形成，第八图案8可以通过图案化直接在第七图案7下面的绝缘层101和牺牲层103而形成。由于第二蚀刻停止层120b的一部分可以通过第一掩模裁剪工艺暴露，所以可以在第二次蚀刻工艺之前进一步进行辅助蚀刻工艺以去除第二蚀刻停止层120b的暴露部分。
参照图5O，第二次裁剪的第三掩模44可以通过对第一次裁剪的第三掩模42进行第二次裁剪而形成。被两次减小的第七图案7b可以利用第二次裁剪的第三掩模44通过第二次蚀刻工艺进一步图案化减小的第七图案7a而形成。减小的第八图案8a可以通过进一步图案化第八图案8而形成，然后第九图案9可以通过图案化直接在第八图案8下面的绝缘层101和牺牲层103而形成。第二蚀刻停止层120b的一部分可以暴露在第三掩模44的外面。第二蚀刻停止层120b的暴露部分可以通过在第三蚀刻工艺之前进一步进行辅助蚀刻工艺而被去除以建立相同的蚀刻环境。
参照图5P，被第三次裁剪的第三掩模46可以通过对第二次裁剪的第三掩模44进行第三次裁剪而形成，然后第七台阶S7可以利用第三次裁剪的第三掩模46通过第四次蚀刻工艺进一步图案化两次减小的第七图案7b而形成。此外，减小的第八图案8a可以通过第四次蚀刻工艺进一步图案化以形成第八台阶S8，第九图案9可以被进一步图案化以形成第九台阶S9，直接在第九图案9下面的绝缘层101和牺牲层103可以被图案化以形成第十图案，也就是第十台阶S10。通过第三次掩模裁剪而暴露在第三次裁剪的第三掩模46外面的第二蚀刻停止层120b可以通过在第四次蚀刻工艺之前进一步进行辅助蚀刻工艺而去除。因此，台阶结构107可以在模具堆叠100的一侧或更多侧处实现。
如图5M至5P所示，通过三次掩模裁剪工艺和四次蚀刻工艺再加上三次辅助蚀刻工艺，直接在第二蚀刻停止层120b下面的绝缘层101和牺牲层103可以被图案化四次以形成第七台阶S7。直接在第七台阶S7下面的绝缘层101和牺牲层103可以被图案化三次以形成第八台阶S8。直接在第八台阶S8下面的绝缘层101和牺牲层103可以被图案化两次以形成第九台阶S9。直接在第九台阶S9下面的绝缘层101和牺牲层103可以被图案化一次以形成第十台阶S10。
参照图5Q，第三次裁剪的第三掩模46可以被去除，第三蚀刻停止层120c可以形成在模具堆叠100上。因此，包括第一至第三蚀刻停止层120a、120b和120c的蚀刻停止层120可以提供在具有第一至第十台阶S1至S10的模具堆叠100上。第三蚀刻停止层120c可以由与第一蚀刻停止层120a和/或第二蚀刻停止层120b相同或相似的材料形成。例如，第三蚀刻停止层120c可以通过共形地沉积铝氧化物层而形成。第三蚀刻停止层120c可以形成为沿模具堆叠100的上轮廓覆盖第二蚀刻停止层120b。第三蚀刻停止层120c可以形成为覆盖最下面的绝缘层101。
根据本发明构思的实施例，蚀刻停止层120可以具有包括至少一个多层和至少一个单层的混合结构。蚀刻停止层120的厚度可以按照第一台阶S1至第十台阶S10的顺序逐渐减小，但是可以局部地相同或相似。例如，蚀刻停止层120可以分为较大厚度的三层结构(其中第一至第三蚀刻停止层120a至120c堆叠在第一区段121中)、中间厚度的双层结构(其中第一和第二蚀刻停止层120a和120b堆叠在第二区段123中)以及较小厚度的单层结构(包括在第三区段125中的第三蚀刻停止层120c)。第一区段121可以包括第一至第四台阶S1至S4。第二区段123可以包括第五至第七台阶S5至S7。第三区段125可以包括第八至第十台阶S8至S10。
如图5A至5Q所示，蚀刻停止层120的区段和厚度分布可以通过两次重复二次掩模裁剪工艺(和三次蚀刻工艺)和蚀刻停止层形成工艺以及进行三次掩模裁剪工艺(和四次蚀刻工艺)和蚀刻停止层形成工艺而获得。另外，蚀刻停止层120的各个示例可以通过修改裁剪周期而形成。
在一个实施例中，蚀刻停止层120可以包括第一和第二停止层120a和120b，而没有第三蚀刻停止层120c。在此情形下，台阶结构107的一部分，例如第一至第七台阶S1至S7可以被蚀刻停止层120覆盖，但是第八至第十台阶S8至S10可以被暴露。在另一实施例中，第四蚀刻停止层(未示出)可以进一步形成为覆盖第三蚀刻停止层120c。在此情形下，蚀刻停止层120可以具有按照从模具堆叠100的顶部到模具堆叠100的底部的顺序的四层、三层和双层。
在另一实施例中，参照图5R，蚀刻停止层120可以具有更深地延伸到堆叠中的第一区段121，与图5Q所示的实施例相比。类似地，与图5Q所示的实施例相比，第二区段123更深地延伸到堆叠中。例如，第一至第四台阶S1至S4和第一蚀刻停止层120a可以通过三次掩模裁剪工艺和四次蚀刻工艺而形成。第五至第八台阶S5至S8和第二蚀刻停止层120b可以通过三次掩模裁剪工艺和四次蚀刻工艺而形成。第九和第十台阶S9和S10和第三蚀刻停止层120c可以通过一次掩模裁剪工艺和两次蚀刻工艺而形成。根据本实施例，蚀刻停止层120的具有较大厚度的第一区段121可以包括第一至第五台阶S1至S5。具有中间厚度的第二区段123可以包括第六至第九台阶S6至S9。具有较小厚度的第三区段125可以包括第十台阶S10。
在另一实施例中，参照图5S，与这里示出的其他实施例相比，蚀刻停止层120可以具有更深地延伸到堆叠中的第二区段123。例如，第一至第三台阶S1至S3和第一蚀刻停止层120a可以通过二次掩模裁剪工艺和三次蚀刻工艺而形成。第四至第七台阶S4至S7和第二蚀刻停止层120b可以通过三次掩模裁剪工艺和四次蚀刻工艺而形成。第八至第十台阶S8至S10和第三蚀刻停止层120c可以通过二次掩模裁剪工艺和三次蚀刻工艺而形成。根据本实施例，具有较大厚度的第一区段121可以包括第一至第四台阶S1至S4。具有中间厚度的第二区段123可以包括第五至第八台阶S5至S8。具有较小厚度的第三区段125可以包括第九和第十台阶S9和S10。
如上所述，蚀刻停止层125的区段121、123和125的尺寸可以基于在给定裁剪周期中的掩模裁剪工艺的数目而确定。例如，随着第一裁剪周期中掩模裁剪工艺的数目增加，第一区段121可以变宽。同样，区段121至125的数目可以根据裁剪周期的进行次数来确定。例如，随着裁剪周期的进行次数的增加，区段121至125的数目可以增大以扩展蚀刻停止层120的厚度和厚度分布。例如，当进行四次裁剪周期时，可以形成具有四个区段的蚀刻停止层。当概括这个时，进行N次的裁剪周期可以形成能被分成N段的蚀刻停止层120。同样，蚀刻停止层120的厚度可以在一个区段中相同或相似，但是可以根据N个区段而改变。此外，随着在第N裁剪周期中掩模裁剪工艺数目的增加，第N区段的宽度可以增大。
掩模裁剪工艺可以减小掩模的范围。因而，当掩模的掩模余量(margin)不够时，台阶结构的一部分会被暴露从而在进一步的处理期间引起损伤。例如，当被裁剪的第三掩模46通过如图5P所示的掩模裁剪形成时，第一台阶S1和/或第二台阶S2的部分11可能由于第三掩模46的余量的不足而暴露，如图5T所示。在此情形下，牺牲层103会被损伤，使得台阶结构107有缺陷并难以形成如下所述的焊垫或接触区。此外，当垂直沟道110从模具堆叠100突出时，垂直沟道110的上部可以超出第三掩模46而被暴露。在此情形下，在接下来的化学机械抛光或蚀刻工艺期间会发生对垂直沟道的损伤。当模具堆叠100的上轮廓具有相对大的台阶差异时，该损伤可能在掩模裁剪期间发生。
然而，根据本实施例，尽管因掩模裁剪导致的掩模的不期望的过度曝光使得台阶结构107的一部分被暴露，但是能够通过蚀刻停止层120防止台阶结构107的损伤，从而减轻或消除相关的工艺缺陷。
在另一实施例中，蚀刻停止层120的形成工艺不需要与台阶图案化工艺同时进行。例如，模具堆叠100可以被图案化为具有台阶结构107而没有蚀刻停止层120，通过省略图5A至5Q中的用于形成第一至第三蚀刻停止层120a、120b和120c的工艺。之后，通过沉积然后图案化例如铝氧化物层在模具堆叠100上，第一蚀刻停止层120a可以形成为选择性覆盖第一台阶S1至第四台阶S4。接着，通过重复铝氧化物层的沉积和图案化，第二蚀刻停止层120b可以形成为选择性覆盖第一台阶S1至第七台阶S7并覆盖第一台阶至第四台阶S4中的第一蚀刻停止层102a。接下来，通过再次重复铝氧化物层的沉积和图案化，第三蚀刻停止层120c可以形成为覆盖第一至第十台阶S1至S10。根据本发明构思的实施例，图5Q所示的蚀刻停止层120可以由此形成。
在另一实施例中，蚀刻停止层120可以形成为单层结构。例如，如图5U所示，绝缘层101和牺牲层103可以通过掩模裁剪和蚀刻工艺被图案化以形成具有台阶结构107的模具堆叠100。之后，具有单层结构的蚀刻停止层120可以通过在模具堆叠100上沉积铝氧化物层而形成。
再次参照图5Q，蚀刻停止层120可以由同种或不同种的材料形成。例如，第一至第三蚀刻停止层120a至120c的全部可以由铝氧化物层、铪氧化物层、钛氧化物层、钽氧化物层、锆氧化物层、锗氧化物层、硅碳化物、硅碳氧化物(siliconoxycarbide)、硅碳氮化物(siliconcarbonnitride)及其组合中的一个形成，例如通过沉积铝氧化物层而形成。在此情形下，第一至第三蚀刻停止层120a至120c可以形成为具有相同的厚度或不同的厚度。在另一实施例中，蚀刻停止层120可以由关于硅氧化物层和/或硅氮化物层具有蚀刻选择性的材料形成。例如，第一蚀刻停止层120a可以通过沉积上述材料之一而形成。第二蚀刻停止层120b可以通过沉积另一材料而形成。第三蚀刻停止层120c可以通过沉积不同于第一和第二蚀刻停止层120a、120b的另一材料而形成。
最外面的第三蚀刻停止层120c可以在如以下参照图4J所述的形成接触孔137期间具有较大的蚀刻阻挡能力。当形成接触孔137时，蚀刻停止层120可以保留在接触孔137中。因此，优选地通过沉积被相对容易被去除的材料来形成蚀刻停止层120。
在一个实施例中，当第一至第三蚀刻停止层120a至120c由同种材料形成为具有不同的厚度时，第三蚀刻停止层120c可以具有较大的厚度，第一蚀刻停止层120a可以具有较小的厚度，第二蚀刻停止层120b可以具有中间的厚度。
在另一实施例中，当第一至第三蚀刻停止层120a至120c由具有不同蚀刻选择性的材料形成时，第三蚀刻停止层120c可以由具有较大蚀刻选择性的材料形成，第一蚀刻停止层120a可以由具有较小蚀刻选择性的材料形成，第二蚀刻停止层120b可以由具有中间蚀刻选择性的材料形成。
<附接工艺>
图6A至6J是示出根据本发明构思实施例的制造半导体器件的方法中的附接工艺的截面图。参照图6A，第一掩模20a可以形成在模具堆叠100上。第一掩模20a可以例如通过光致抗蚀剂的沉积和图案化而形成。根据本实施例，由于附接工艺用于扩大掩模的尺寸，所以第一掩模20a可以形成为具有合适的尺寸以形成所得台阶的最上面的台阶。以下描述的附接工艺可以在形成垂直沟道110之前或之后进行。
参照图6B至6F，掩模22a和24a可以通过聚合物附接工艺从第一掩模20a依次形成。台阶S1、S2和S3可以利用掩模20a、22a和24a通过几次蚀刻工艺反复地图案化模具堆叠100而形成。第一蚀刻停止层120a可以形成在具有台阶S1至S3的模具堆叠100上。在本公开中，掩模扩大和用于形成第一至第三蚀刻停止层120a至120c之一的蚀刻停止层形成工艺将被定义为附接周期。掩模扩大工艺可以通过聚合物附接工艺实现，该工艺通过聚合物的沉积和蚀刻工艺在掩模的侧表面上形成间隔物。在一个附接周期中的聚合物附接工艺将不限于特定数目的台阶。在另一实施例中，掩模扩大工艺可以使用关于绝缘层101和牺牲层103具有蚀刻选择性的材料，例如硅碳化物、金属、金属氧化物和金属氮化物。
在一个实施例中，参照图6B，第一台阶S1可以利用第一掩模20a通过第一蚀刻工艺图案化最上面的绝缘层101和牺牲层103而形成。之后，间隔物层50可以形成在模具堆叠100上以覆盖第一掩模20a。间隔物层50可以例如使用包括含有C-H-F、N2和Ar的气体的等离子体通过聚合物沉积工艺形成。
参照图6C，第一间隔物52可以通过聚合物蚀刻来去除间隔物层50的一部分而形成。第一间隔物52可以形成在第一掩模20a的四个侧表面、三个侧表面、两个侧表面、相对的两侧表面或一侧表面上。第一掩模20a和第一间隔物52可以形成第一次扩大的第一掩模22a。第一间隔物52可以利用包括在形成间隔物层50中使用的气体的等离子体通过各向异性蚀刻技术蚀刻间隔物层50而形成。根据本实施例，由于图6B的聚合物沉积和图6C的聚合物蚀刻可以使用相同的等离子体进行，所以聚合物沉积和蚀刻可以原位地进行。当聚合物沉积和蚀刻使用相同的等离子体原位进行时，工艺条件可以被不同地设定以实现有效的沉积和蚀刻。在聚合物沉积工艺中，C和H或C的含量可以设定得高于F的含量。在聚合物蚀刻工艺中，C和H或C的含量可以设定得低于F的含量。在一个实施例中，甲基氟(CH3F)可以提供在聚合物沉积工艺中，三氟甲烷(CHF3)、四氟化碳(CF4)或其组合可以提供在聚合物蚀刻工艺中。
参照图6D，第二台阶S2可以利用第一次扩大的第一掩模22a通过第二次蚀刻工艺图案化直接在第一台阶S1下面的绝缘层101和牺牲层103而形成。当第一间隔物52形成在第一掩模20a的四个侧表面、三个侧表面、两个侧表面、相对两个侧表面或一个侧表面上时，第二台阶S2可以形成在模具堆叠100的四个侧表面、三个侧表面、两个侧表面、相对两个侧表面或一个侧表面上。
参照图6E，第一次扩大的第一掩模22a可以形成为第二次扩大的第一掩模24a。第三台阶S3可以利用第二次扩大的第一掩模24a通过第三次蚀刻工艺图案化直接在第二台阶S2下面的绝缘层101和牺牲层103而形成。第二次扩大的第一掩模24a可以通过利用参照图6B和6C所述的聚合物附接工艺在第一次扩大的第一掩模22a的至少一个侧表面上附接第二间隔物54而形成。
如图6B至6E所示，通过两次聚合物附接工艺和三次蚀刻工艺，最上面的绝缘层101和牺牲层103可以被图案化一次以形成第一台阶S1。直接在第一台阶S1下面的绝缘层101和牺牲层103也可以被图案化一次以形成第二台阶S2。直接在第二台阶S2下面的绝缘层101和牺牲层103也可以被图案化一次以形成第三台阶S3。由于利用根据本实施例的聚合物附接工艺的掩模扩大工艺将间隔物52和54附接在第一掩模20a的侧表面上，避免了第一掩模20a自身的修改，特别地避免其减小。对于间隔物52和54是相同的。因而，由于间隔物52和54的宽度(也就是，水平长度)能够以期望的程度被均匀地设定，第一至第三台阶S1至S3的尺寸(水平长度)也可以如期望地形成。此外，由于像图5G一样的不同蚀刻环境没有在根据本实施例的附接周期中建立，所以辅助蚀刻工艺可以被省略。
参照图6F，在第二次扩大的第一掩模24a被去除之后，第一蚀刻停止层120a可以形成在具有第一至第三台阶S1至S3的模具堆叠100上。例如，第一蚀刻停止层120a可以通过共形地沉积绝缘层形成，例如关于绝缘层101和牺牲层103具有蚀刻选择性的铝氧化物层。第一蚀刻停止层120a可以形成为沿模具堆叠100的上轮廓具有台阶形状。
参照图6G和6H，通过与参照图6A至6F描述的相同或相似的附接周期，例如，两次聚合物附接工艺和三次蚀刻工艺，第四至第六台阶S4、S5和S6可以进一步形成在模具堆叠100上，第二蚀刻停止层120b可以形成为覆盖第一蚀刻停止层120a。
在一个实施例中，参照图6G，第二掩模30a可以形成在模具堆叠100上。第四台阶S4可以利用第二掩模30a通过第一蚀刻工艺图案化直接在第三台阶S3下面的绝缘层101和牺牲层103而形成。接着，第一间隔物可以通过图6B和6C中描述的聚合物附接工艺而附接到第二掩模30a的至少一个侧壁以形成第一次扩大的第二掩模32a。第五台阶S5可以利用第一次扩大的第二掩模32a通过第二蚀刻工艺图案化直接在第四台阶S4下面的绝缘层101和牺牲层103而形成。之后，第二间隔物可以通过聚合物附接工艺附接到第一次扩大的第二掩模32a的至少一个侧壁以形成第二次扩大的第二掩模34a。第六台阶S6可以利用第二次扩大的第二掩模34a通过第三蚀刻工艺图案化直接在第五台阶S5下面的绝缘层101和牺牲层103而形成。
参照图6H，在去除第二次扩大的第二掩模34a之后，第二蚀刻停止层120b可以形成在包括第一至第六台阶S1至S6的所得模具堆叠100上。第二蚀刻停止层120b可以通过共形地沉积与第一蚀刻停止层120a相同或相似的材料而形成，例如铝氧化物层。第二蚀刻停止层120b可以形成为具有沿模具堆叠100的上轮廓的覆盖第一蚀刻停止层120a的台阶形状。
参照图6I和6J，第七至第十台阶S7至S10和覆盖第二蚀刻停止层120b的第三蚀刻停止层120c可以通过重复与参照图6A至6F描述的相同或相似的附接工艺而进一步形成在模具堆叠100上。这里的附接周期可以包括三次聚合物附接工艺和四次蚀刻工艺。
在一个实施例中，参照图6I，第三掩模40a可以形成在模具堆叠100上，然后第七台阶S7可以利用第三掩模40a通过第一蚀刻工艺图案化直接在第六台阶S6下面的绝缘层101和牺牲层103而形成。接着，第一次扩大的第三掩模42a可以通过聚合物附接工艺将第一间隔物附接到第三掩模40a的至少一个侧壁而形成，然后第八台阶S8可以利用第一次扩大的第三掩模42a通过第二蚀刻工艺图案化直接在第七台阶S7下面的绝缘层101和牺牲层103而形成。之后，第二间隔物可以通过聚合物附接工艺被附接到第一次扩大的第三掩模42a的至少一个侧壁以形成第二次扩大的第三掩模44a。第九台阶S9可以利用第二次扩大的第三掩模44a通过第三蚀刻工艺图案化直接在第八台阶S8下面的绝缘层101和牺牲层103而形成。之后，第三间隔物可以通过聚合物附接工艺被附接到第二次扩大的第三掩模44a的至少一个侧壁，以形成第三次扩大的第三掩模46a。第十台阶S10可以利用第三次扩大的第三掩模46a通过第四蚀刻工艺图案化直接在第九台阶S9下面的绝缘层101和牺牲层103而形成。根据本实施例，模具堆叠100的至少一个侧表面可以具有台阶结构107。
参照图6J，第三次扩大的第三掩模46a可以被去除，然后第三蚀刻停止层120c可以形成在包括第一至第十台阶S1至S10的模具堆叠100上。因此，模具堆叠100可以在其上具有蚀刻停止层120。蚀刻停止层120可以分为第一至第三区段121、123和125，并可以以类似于结合图5Q的实施例描述的方式逐区段121、123、125具有不同的厚度。第三蚀刻停止层120c可以通过共形地沉积与第一蚀刻停止层120a和/或第二蚀刻停止层120b相同或相似的材料而形成，例如铝氧化物层。第三蚀刻停止层120c可以形成为沿模具堆叠100的上轮廓覆盖第二蚀刻停止层120b。
如参照图6A至6J所述，蚀刻停止层120的区段和厚度分布可以通过两次重复二次掩模附接工艺(和三次蚀刻工艺)和蚀刻停止层形成工艺以及进行三次掩模附接工艺(和四次蚀刻工艺)和蚀刻停止层形成工艺而获得。另外，当修改裁剪周期时，例如当掩模附接工艺的数目增加时，可以获得其中具有相对较大厚度的第一区段121被扩大的蚀刻停止层120。
在附接工艺中，以与裁剪工艺相同或相似的方式，当附接周期进行N次时，蚀刻停止层120可以形成为具有N个区段。蚀刻停止层120可以具有N个区段不同的厚度。此外，随着在第N个附接周期中聚合物附接工艺的数目增加，第N区段的宽度可以增加。因而，当附接周期被修改时，可以形成蚀刻停止层120的各种示例，如图5R和5S所示。同样，以不同于掩模裁剪工艺的方式，由于聚合物附接工艺扩大了掩模，所以不存在由于掩模减小引起的余量(margin)不足的可能性。因而，减轻或消除了对台阶结构107的损伤。
在另一实施例中，在图6A至6I中，在模具堆叠100上形成台阶结构107的台阶图案化工艺期间，可以省略形成蚀刻停止层120的工艺。在利用台阶图案化工艺在模具堆叠100上形成台阶结构107之后，蚀刻停止层120可以通过重复沉积和图案化铝氧化物层而形成。在另一实施例中，台阶结构107可以通过掩模扩大和蚀刻工艺来图案化模具堆叠100而形成，然后铝氧化物层可以被沉积以形成单层结构的蚀刻停止层120，如图5U所示。
返回到图4D，可以形成多个字线切口135。例如，绝缘层130可以形成在模具堆叠100上，然后暴露半导体衬底190或最下面的牺牲层103的字线切口135可以通过图案化其上具有蚀刻停止层120的模具堆叠100和绝缘层130而形成。在此情形下，字线切口135可以形成为使得最上面的绝缘层101和牺牲层103具有线形。
参照图4E，凹槽区域139可以通过去除牺牲层103而形成在绝缘层101之间。凹槽区域139可以使用各向同性蚀刻工艺，该工艺使用能相对于绝缘层101选择性去除牺牲层103的蚀刻剂。例如，当绝缘层101为硅氧化物层并且牺牲层103为硅氮化物层时，包括磷酸的蚀刻剂可以通过字线开口135来提供以去除牺牲层103。
参照图4F，信息存储层140和栅极150可以依次形成在凹槽区域139中以形成栅极堆叠105。在一个实施例中，信息存储层140可以通过具有优良台阶覆盖性的沉积工艺例如化学气相沉积或原子层沉积而形成为以相对小的厚度基本共形地覆盖凹槽区域139的内部。
如图1D所示，信息存储层140可以包括隧道绝缘层141、电荷存储层143和阻挡绝缘层145。隧道绝缘层141可以包括硅氧化物层和硅氮化物层中的至少一个。阻挡绝缘层145可以包括硅氧化物层、硅氮化物层和铝氧化物层中的至少一个。电荷存储层143可以是俘获绝缘层、浮置栅极、具有导电纳米点的绝缘层中的一个。例如，隧道绝缘层141可以包括硅氧化物层。阻挡绝缘层145可以包括硅氧化物层或铝氧化物层。电荷存储层143可以包括硅氮化物层。
栅极150可以形成为填充被信息存储层140覆盖的凹槽区域139。在一个实施例中，凹槽区域139和字线切口135可以用导电材料填充。填充字线切口135的导电材料可以通过各向异性蚀刻工艺选择性去除以形成栅极150。
栅极150可以通过绝缘层101而彼此垂直地间隔开，并可以具有垂直堆叠的台阶结构。用于形成栅极150的材料可以包括掺杂的硅、钨、金属氮化物和金属硅化物中的至少一个。在一个实施例中，栅极150可以由钨、钛氮化物和其组合形成。
根据本发明构思的实施例，由于栅极150通过填充凹槽区域139(该凹槽区域139通过去除牺牲层103而形成)的替代工艺而形成，所以栅极150的材料可以被选择性地选取。例如，在不应用现在描述的替代工艺的结构中，会在形成金属材料的栅极150中存在限制。例如，当模具堆叠100由垂直堆叠的绝缘层和金属层形成时，在垂直沟道104的形成或台阶结构107的图案化期间会难以获得期望的形状。
如图4G所示，根据本实施例的通过替代工艺形成的栅极150可以形成为台阶形状。焊垫或接触区152可以与栅极150的每个导电图案相联系地定义。在一个示例实施例中，接触区152是栅极150的没有被相邻上栅极150覆盖的暴露区域，使得相邻下栅极的接触区在水平方向上延伸到相邻上栅极的接触区外面。焊垫或接触区152可以提供在随后工艺中接触(图4I的160)所连接到的区域。在一些实施例中，最上面的栅极150可以形成串选择线SSL。最下面的栅极150可以形成接地选择线GSL。GSL与SSL之间的栅极150可以形成字线WL。
在另一实施例中，当字线切口135形成为使得最上面的绝缘层101和牺牲层103以及其下面的绝缘层101和牺牲层103彼此分离，如图4D中的实施例所示时，栅极150可以如图4H所示地形成。在此情形下，可以形成两层的串选择线SSL0和SSL1。此外，两层的接地选择线GSL0和GSL1可以通过电连接最下面的两个栅极150而形成。
参照图4I，字线切口135可以用绝缘体填充，多个接触160可以形成为穿过绝缘层130连接到栅极150的接触区152。可选地，接触161可以进一步形成为连接到形成在半导体衬底190中的公共源极线。为了帮助对本发明构思的理解，形成串选择线SSL的最上面的栅极150在图4I中示出为进一步横向扩展。为了形成接触160和161，多个接触孔可以通过图案化绝缘层130而形成以暴露焊垫152和半导体衬底190。在此情形下，由于接触孔的深度彼此不同，在它们的形成期间会发生工艺缺陷。这将参照图4J和4K描述。
图4J至4K是示出根据本发明构思的实施例用于制造半导体器件的方法的截面图。为了帮助对本发明构思的理解，台阶结构在栅极堆叠105的左侧和右侧示出。
参照图4J，多个接触孔137可以通过图案化绝缘层130(例如通过各向异性蚀刻工艺)形成为暴露焊垫152。副产物诸如蚀刻停止层120和绝缘层130的材料可以保留在接触孔137中。这些副产物可以通过各向同性或各向异性蚀刻工艺去除。为了方便，接触孔137可以分为暴露串选择线SSL的第一接触孔137a、暴露字线WL的第二接触孔137b和暴露接地选择线GSL的第三接触孔137c。由于栅极150被图案化为台阶结构，所以接触孔137的深度可以彼此不同。在一个实施例中，第一接触孔137a可以具有较小的深度，第二接触孔137b可以具有中间深度，第三接触孔137c可以具有较大深度。因而，当第三接触孔137c在绝缘层130的蚀刻工艺期间被形成时，第一接触孔137a可以继续蚀刻最终穿透最上面的栅极150，从而延伸到其下的栅极150。当接触形成在已经因过蚀刻而被不期望地加深的第一接触孔137a中时，存在这样的可能性：期望彼此电绝缘的垂直相邻栅极150替代地被短路了。尽管一些接触孔137形成在分离的位置或单独地形成，但是过蚀刻可能不能被根本克服。当栅极150的台阶数目增加和/或当暴露半导体衬底190的第四接触孔138被形成时该限制会更认真地考虑。
根据本实施例，由于蚀刻停止层120覆盖焊垫152，所以可以解决过蚀刻限制。根据本发明构思的实施例，由于蚀刻停止层120按照从最上面接触区到最下面接触区的次序包括较大厚度的第一区段121、中间厚度的第二区段123和较小厚度的第三区段125，所以可以有效减轻或消除具有不同深度的接触孔137的不同程度的过蚀刻。例如，由于第三区段125具有较小的厚度，所以第三接触孔137c能够完全到达最下面栅极150的接触区152。
参照图4K，连接到栅极150的多个接触160可以通过用导电材料诸如铜或钨填充接触孔137而形成。可以进一步形成连接到半导体衬底190的接触161。图1A的半导体器件91可以通过形成连接到垂直沟道110的位线和连接到接触160的金属线而形成。在另一实施例中，如果栅极150具有与图4H相同的结构，则可以形成图2A的半导体器件91c。
<方法实施例2>
图7A至7C是示出根据本发明构思实施例制造半导体器件的方法的透视图。参照图7A，可以形成模具堆叠100，其中绝缘层101和牺牲层103交替且依次地堆叠。模具堆叠100可以被图案化以在其至少一个侧表面上形成台阶结构107。蚀刻停止层120可以形成在模具堆叠100上。蚀刻停止层120可以按照从最上接触区152到最下接触区的次序包括较大厚度的第一区段121、中间厚度的第二区段123和较小厚度的第三区段125。台阶结构107和蚀刻停止层120可以例如通过参照图5A至5T描述的裁剪工艺或参照图6A至6J描述的附接工艺而形成。
参照图7B，多个垂直沟道110可以在台阶图案化工艺之后形成。在一个实施例中，沟道孔104可以形成为垂直地穿透蚀刻停止层120的第一区段121、绝缘层101和牺牲层103，然后沟道孔104可以用半导体填充以形成连接到半导体衬底190的垂直沟道110。接着，与参照图4D至4K描述的方式相同或相似地，可以进行字线切口工艺、替代工艺和接触工艺以形成图1A的半导体器件91或图2A的半导体器件91c。
在另一实施例中，如图7C所示，信息存储层140可以形成在沟道孔104的侧壁上，然后可以形成垂直沟道110。信息存储层140可以沿垂直沟道110的侧壁在垂直方向上延伸。如图1G所示，信息存储层140可以包括隧道绝缘层141、电荷存储层143和阻挡绝缘层145。如图1F所示，由于信息存储层140所占据的区域不必在绝缘层101之间，所以可以减小模具堆叠100的高度。因而，可以减小半导体器件的尺寸。用于在沟道孔104中形成信息存储层140的工艺还可以应用到参照图4A至4K描述的实施例。
<方法实施例3>
图8A至8F是示出根据本发明构思实施例的制造半导体器件的方法的透视图。参照图8A，可以形成模具堆叠200，其中多个绝缘层201和导电层250交替且重复地堆叠在半导体衬底290上。多个沟道孔204可以形成为垂直穿透模具堆叠200以暴露半导体衬底290的顶表面。在一个实施例中，绝缘层201可以通过沉积硅氧化物层或硅氮化物层而形成，导电层203可以通过沉积硅层而形成。信息存储层240和垂直沟道210可以形成在沟道孔204中。如图3D所示，信息存储层240可以包括电荷存储层，并可以形成为具有沿垂直沟道210垂直地延伸的多层结构。如图3C所示，垂直沟道210可以形成为具有像图3C一样的硅体结构或像图3E所示出的一样的通心粉结构。
参照图8B，台阶图案化工艺可以在垂直沟道形成工艺之后进行。例如，模具堆叠200可以被图案化以形成栅极堆叠205，其中导电层250堆叠为台阶形状。此外，可以形成蚀刻停止层220，蚀刻停止层220覆盖栅极堆叠205并被分为较大厚度的第一区段221、中间厚度的第二区段223和较小厚度的第三区段225。用于形成栅极堆叠205的台阶图案化工艺和用于形成蚀刻停止层220的工艺可以例如通过参照图5A至5T描述的裁剪工艺或参照图6A至6J描述的附接工艺而进行。
参照图8C，绝缘层230可以形成在栅极堆叠205上，然后栅极堆叠205可以通过例如各向异性蚀刻工艺图案化以形成线形的最上面的绝缘层201和导电层250(在下文，称作栅极)。最上面的栅极250可以形成通过隔离区231分离的线形的串选择线SSL。隔离区231可以用绝缘体填充。当最上面的绝缘层201和栅极250被图案化时，蚀刻停止层220的第一区段221可以被一起图案化。在另一实施例中，最上面的绝缘层201和栅极250以及在其下的绝缘层201和导电层250可以被图案化为线形。
根据前者的示例，可以获得如图8D所示的具有焊垫或接触区252的栅极250，其中字线WL以台阶形状堆叠在单层的串选择线SSL与单层的接地选择线GSL之间。根据后者的示例，可以获得如图8E所示的具有焊垫或接触区252的栅极250，其中字线WL以台阶形状堆叠在两层的串选择线SSL0和SSL1与两层的接地选择线GSL0和GSL1之间。
参照图8F，接触260可以进一步形成为穿透绝缘层230以连接到栅极250的焊垫252，接触251可以进一步形成为选择性连接到半导体衬底290。当在形成接触260和261之前形成接触孔时，通过如图4J和4K描述的具有不同厚度分布的蚀刻停止层220可以有效阻挡由于深度差异引起的过蚀刻。当进一步形成位线和金属线时，可以形成与图3A相同或相似的半导体器件92。
<方法实施例4>
图9A和9B是示出根据本发明构思实施例的制造半导体器件的方法的透视图。参照图9A，多个绝缘层201和导电层250可以交替且重复地堆叠在半导体衬底290上以形成栅极堆叠205，栅极堆叠205具有在其至少一个侧表面上的台阶结构207。蚀刻停止层220可以形成为覆盖台阶结构207。蚀刻停止层220可以分为较大厚度的第一区段221、中间厚度的第二区段223和较小厚度的第三区段225。台阶结构207和蚀刻停止层220可以例如通过参照图5A至5T描述的裁剪工艺或参照图6A至6J描述的附接工艺形成。
参照图9B，垂直沟道210可以在台阶图案化工艺之后形成。在一个实施例中，多个沟道孔204可以形成为穿透覆盖有蚀刻停止磁层220的栅极堆叠205并暴露半导体衬底290的顶表面。多个垂直沟道210可以形成在沟道孔204中，信息存储层240可以形成为沿垂直沟道210的纵向方向延伸。之后，与参照图8C至8F描述的工艺相同或相似的，可以进行串选择线隔离工艺和接触工艺以形成图3A的半导体器件92。
<应用>
图10A是示出包括根据本发明构思实施例的半导体器件的存储卡的方框图。
参照图10A，支持高容量数据存储能力的存储卡1200可以包括快闪存储器1210。快闪存储器1210可以包括根据本发明构思实施例的半导体器件，例如垂直NAND快闪存储器件。
存储卡1200可以包括存储控制器1220用于控制主机1230与快闪存储器1210之间的整个数据交换。SRAM1221可以用作CPU1222的工作存储器。主机接口1223可以包括连接到存储卡1200的主机1230的数据交换协议。错误校正码(ECC)1224可以检测并校正包括在从快闪存储器1210读取的数据中的错误。存储器接口1225可以与快闪存储器1210交互。CPU1222可以进行对于存储控制器1220的数据交换的整个控制操作。尽管未示出，但是存储卡1200还可以包括存储用于与主机1230交互的代码数据的ROM。
图10B是示出包括根据本发明构思实施例的半导体器件的信息处理系统的方框图。
参照图10B，根据本发明构思实施例的信息处理系统1300可以包括快闪存储器系统1310，快闪存储器系统包括根据本实施例的半导体器件，例如垂直NAND快闪存储器件。信息处理系统1300可以包括移动设备或计算机。
在一个实施例中，信息处理系统1300可以包括快闪存储器系统1310、调制解调器1320、CPU1330、RAM1340和用户接口1350，它们都分别电连接到系统总线1360。快闪存储器系统1310可以存储被CPU1330处理的数据或从外部位置输入的数据。信息处理系统1300可以提供到存储卡、固态盘、照相机图像传感器以及其他应用芯片组。快闪存储器系统1310可以配置在固态盘中。在此情形下，信息处理系统1300能够将大容量的数据稳定且可靠地存储在快闪存储系统1310中。
根据本发明构思的实施例，由于器件的字线焊盘或导电图案的接触区被蚀刻停止层覆盖，该蚀刻停止层具有与焊盘的相对深度有关的不同深度分布，所以可以本质上防止由于其不同厚度引起的过蚀刻的风险。因而，可以避免工艺缺陷，从而改善器件产率。此外，由于蚀刻停止层的厚度随着其高度的增加而变厚，所以即使垂直单元的台阶数目增加，也能够稳定地实现字线焊盘工艺。
以上公开的主题应被认为是说明性的而不是限制性的，权利要求旨在涵盖所有这样的修改、增强和其他实施例，它们都落在本发明构思的真正精神和范围内。因此，在法律所允许的最大程度，本发明构思的范围应当由权利要求书及其等同物的最宽可允许解释来确定，而不应受到以上详细描述的局限或限制。
本申请要求于2010年11月17日提交的韩国专利申请No.10-2010-0114548的优先权，其全部内容通过引用结合于此。

Claims (53)

1.一种存储器件，包括：
衬底，在水平方向上延伸；
多个绝缘层，在所述衬底上；
多个导电图案，至少两个导电图案的每个在相邻的下绝缘层与相邻的上绝缘层之间；
半导体材料的多个垂直沟道，在垂直方向上穿过所述多个绝缘层和所述多个导电图案延伸，栅极绝缘层在所述导电图案与所述垂直沟道之间，使所述导电图案与所述垂直沟道绝缘；
该至少两个导电图案具有导电接触区，该至少两个导电图案的导电接触区为台阶构造使得相邻下导电图案的接触区在水平方向上延伸到相邻上导电图案的接触区之外；以及
蚀刻停止层，在所述导电接触区上，其中所述蚀刻停止层具有在所述多个导电图案中的第一个上的第一部分并具有在所述多个导电图案中的第二个上的第二部分，其中所述第一部分的厚度大于所述第二部分的厚度，
其中所述多个导电图案中的第一个为在所述多个导电图案的第二个的层上方的层。
2.如权利要求1所述的存储器件，其中所述导电图案包括栅极图案。
3.如权利要求1所述的存储器件，其中所述蚀刻停止层的所述第一部分包括多层，其中所述蚀刻停止层的所述第二部分包括一个或多个层，所述第二部分的层的数目在数目上少于所述第一部分的层的数目。
4.如权利要求3所述的存储器件，其中所述蚀刻停止层的多层的至少两层包括不同的材料。
5.如权利要求3所述的存储器件，其中所述蚀刻停止层的多层的至少两层包括相同的材料。
6.如权利要求1所述的存储器件，其中所述蚀刻停止层还具有在所述多个导电图案的第三个上的第三部分，其中所述第二部分的厚度大于所述第三部分的厚度，其中所述多个导电图案中的第二个为在所述多个导电图案中的第三个的层上方的层。
7.如权利要求6所述的存储器件，其中所述蚀刻停止层的所述第一部分包括多层，其中所述蚀刻停止层的所述第二部分包括多层，并且其中所述蚀刻停止层的所述第三部分包括一个或多个层，所述第三部分的层的数目在数目上少于所述第二部分的层的数目，所述第二部分的层的数目在数目上少于所述第一部分的层的数目。
8.如权利要求1所述的存储器件，还包括：
上绝缘体，在所述导电图案的所述导电接触区上；以及
多个垂直互连，所述多个垂直互连的至少一个穿过所述上绝缘体并穿过所述蚀刻停止层接触所述导电图案的所述导电接触区中的一个。
9.如权利要求8所述的存储器件，其中所述多个垂直互连接触所述存储器件的导电互连线。
10.如权利要求9所述的存储器件，其中所述存储器件的所述导电互连线中的一条或多条包括所述存储器件的字线。
11.如权利要求1所述的存储器件，其中所述导电图案包括栅极图案，并且其中：
所述多个栅极图案的最上面的栅极图案包括上选择晶体管的上选择栅极；
所述多个栅极图案的最下面的栅极图案包括下选择晶体管的下选择栅极；
对应于相同垂直沟道的在所述上选择栅极与所述下选择栅极之间的所述多个栅极图案的其余栅极图案包括所述存储器件的公共串的存储单元晶体管的控制栅极；
在所述存储器件的水平方向上布置的共享所述器件的相同层的存储单元晶体管的控制栅极被连接以提供所述存储器件的字线；
所述存储器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；
在所述存储器件的第一水平方向上布置的最上面的栅极图案被连接以提供所述存储器件的选择线；
在所述存储器件的第二水平方向上布置的垂直沟道的上部被连接以提供所述存储器件的位线。
12.如权利要求11所述的存储器件，其中在所述最上面的栅极图案下面的次最上栅极图案包括第二上选择晶体管的第二上选择栅极。
13.如权利要求11所述的存储器件，其中在所述最下面的栅极图案上方的次最下面栅极图案包括第二上选择晶体管的第二下选择栅极。
14.如权利要求1所述的存储器件，其中所述栅极绝缘层包括电荷存储层，并且其中所述存储器件包括非易失性存储器件。
15.如权利要求14所述的存储器件，其中所述电荷存储层在垂直方向上在所述导电图案与所述垂直沟道之间延伸。
16.如权利要求15所述的存储器件，其中所述电荷存储层在水平方向上在所述导电图案与相邻上或下绝缘层之间进一步延伸。
17.如权利要求14所述的存储器件，其中所述电荷存储层包括从由俘获绝缘层、浮置栅极和包括导电纳米点的绝缘层构成的组中选择的至少一种类型。
18.如权利要求1所述的存储器件，其中在所述多个导电图案的最上面导电图案与所述多个导电图案的最下面导电图案之间的中间层的导电图案的至少一个形成连续板。
19.如权利要求1所述的存储器件，其中在所述多个导电图案的最上面导电图案与所述多个导电图案的最下面导电图案之间的中间层的导电图案的至少一个包括彼此连接的多个线部分，每个线部分平行于其他的线部分。
20.如权利要求1所述的存储器件，其中所述蚀刻停止层位于所述存储器件的单侧。
21.如权利要求1所述的存储器件，其中所述蚀刻停止层位于所述存储器件的多于一侧处。
22.如权利要求1所述的存储器件，其中所述垂直沟道包括单一的半导体材料。
23.如权利要求1所述的存储器件，其中所述垂直沟道包括围绕绝缘内芯的半导体材料的外层。
24.如权利要求1所述的存储器件，其中所述蚀刻停止层包括关于硅氧化物、硅氮化物、多晶硅和硅化多晶硅中的至少一个具有高度的蚀刻选择性的材料。
25.如权利要求1所述的存储器件，其中所述蚀刻停止层包括从AlO、SiC、SiOC、ZrO、HfO2、BST和BN选出的至少一种材料。
26.如权利要求1所述的存储器件，其中在所述多个导电图案的最上面导电图案与所述多个导电图案的最下面导电图案之间的中间层的导电图案的至少一个形成连续板；并且
其中所述最上面导电图案包括彼此相连的多个线部分，每个线部分平行于其他线部分。
27.如权利要求26所述的存储器件，其中所述栅极绝缘层包括电荷存储层，并且其中所述存储器件包括非易失性存储器件。
28.如权利要求27所述的存储器件，其中所述电荷存储层在垂直方向上沿所述垂直沟道的侧壁在所述导电图案与所述垂直沟道之间延伸。
29.一种制造存储器件的方法，包括：
在沿水平方向延伸的衬底上提供多个绝缘层；
提供多个导电层，至少两个导电层的每个在相邻下绝缘层与相邻上绝缘层之间；
在垂直方向上提供穿过所述多个绝缘层和所述多个导电层延伸的半导体材料的多个垂直沟道；
在所述至少两个导电层的每个与所述垂直沟道之间提供栅极绝缘层，使该至少两个导电层与所述垂直沟道绝缘；
蚀刻该至少两个导电层以形成至少两个导电图案以及该至少两个导电图案的导电接触区，该至少两个导电图案的导电接触区为台阶构造，使得相邻下导电图案的接触区在水平方向上延伸到相邻上导电图案的接触区之外；以及
在所述导电接触区上提供蚀刻停止层，该蚀刻停止层具有在所述多个导电图案中的第一个上的第一部分并具有在所述多个导电图案中的第二个上的第二部分，其中所述第一部分的厚度大于所述第二部分的厚度，
其中所述多个导电图案中的第一个为在所述多个导电图案的第二个的层上方的层。
30.如权利要求29所述的方法，其中蚀刻每个导电层包括：
在所述多个导电层和所述多个绝缘层上提供第一掩模；
利用所述第一掩模作为蚀刻掩模第一次蚀刻所述多个导电层中的第一个；
第一次裁剪所述第一掩模以暴露所述多个导电层的第一个的上部；以及
利用经裁剪的第一掩模作为蚀刻掩模来第二次蚀刻所述多个导电层的该第一个和所述多个导电层的第二个。
31.如权利要求30所述的方法，还包括重复第一次裁剪所述第一掩模层和第二次蚀刻所述多个导电层的第一个和所述多个导电层的第二个，从而进一步蚀刻所述多个导电层中位于所述导电层的第一个和第二个下面的导电层。
32.如权利要求30所述的方法，还包括：
在通过裁剪和第二次蚀刻步骤所蚀刻的第一组导电层上提供第一蚀刻停止层；
在所述第一蚀刻停止层上提供第二掩模；
利用第二掩模作为蚀刻掩模来第三次蚀刻所述多个导电层中的第三个；
第二次裁剪所述第二掩模以暴露所述多个导电层中的第三个的上部；以及
利用被裁剪的第二掩模作为蚀刻掩模来第四次蚀刻所述多个导电层中的第三个和所述多个导电层中的第四个。
33.如权利要求32所述的方法，还包括重复第二次裁剪所述第二掩模层以及第四次蚀刻所述多个导电层的第三个和所述多个导电层的第四个，从而进一步蚀刻多个导电层中位于多个导电层的第三个和第四个下面的导电层。
34.如权利要求33所述的方法，还包括:在所述第一蚀刻停止层上以及在通过所述第二次裁剪和第四次蚀刻步骤所蚀刻的第二组导电层上提供第二蚀刻停止层。
35.如权利要求34所述的方法:
其中部分的所述第一蚀刻停止层和部分的所述第二蚀刻停止层保留在第一组导电层的导电接触区上以提供所述蚀刻停止层的所述第一部分；并且
其中部分的所述第二蚀刻停止层保留在第二组导电层的导电接触区上以提供所述蚀刻停止层的所述第二部分。
36.如权利要求29所述的方法，其中蚀刻每个导电层包括：
在所述多个导电层和所述多个绝缘层上提供第一掩模；
利用所述第一掩模作为蚀刻掩模来第一次蚀刻所述多个导电层中的第一个；
第一次施加第一侧壁到所述第一掩模以及所述多个导电层的通过第一蚀刻工艺所蚀刻的第一个以形成第二掩模；以及
利用所述第二掩模作为蚀刻掩模来第二次蚀刻所述多个导电层的位于所述多个导电层的第一个下面的第二个。
37.如权利要求36所述的方法，还包括重复施加侧壁到最新近的掩模和所述多个导电层被最新近蚀刻的一个，以及利用所述侧壁和所述最新近的掩模作为蚀刻掩模来蚀刻所述多个导电层中下面的一个导电层。
38.如权利要求36所述的方法，还包括：
在通过第一施加和第二蚀刻步骤所蚀刻的第一组导电层上提供第一蚀刻停止层；
在所述第一蚀刻停止层上提供第二掩模；
利用所述第二掩模作为蚀刻掩模来第三次蚀刻所述多个导电层中的第三个；
第二次施加侧壁到所述第二掩模和所述多个导电层中通过第三次蚀刻工艺所蚀刻的第三个以形成第三掩模；以及
利用所述第三掩模作为蚀刻掩模来第四次蚀刻所述多个导电层的位于该多个导电层的第三个下面的第四个。
39.如权利要求38所述的方法，还包括：重复施加侧壁到最新近的掩模以及所述多个导电层的被最新近蚀刻的一个，以及利用所述侧壁和所述最新近的掩模作为蚀刻掩模来蚀刻所述多个导电层中下面的一个导电层。
40.如权利要求39所述的方法，还包括：在所述第一蚀刻停止层上以及在通过第二次施加和第四次蚀刻步骤所蚀刻的第二组导电层上提供第二蚀刻停止层。
41.如权利要求40所述的方法：
其中部分的所述第一蚀刻停止层和部分的所述第二蚀刻停止层保留在第一组导电层的导电接触区上以提供所述蚀刻停止层的所述第一部分；并且
其中部分的所述第二蚀刻停止层保留在第二组导电层的导电接触区上以提供所述蚀刻停止层的所述第二部分。
42.如权利要求29所述的方法，其中提供所述蚀刻停止层包括提供所述蚀刻停止层的第一部分以包括多个层以及提供所述蚀刻停止层的第二部分以包括一个或多个层，所述第二部分的层的数目在数目上少于所述第一部分的层的数目。
43.如权利要求29所述的方法，还包括：
在所述导电图案的导电接触区上提供上绝缘物；以及
提供多个垂直互连，每个垂直互连穿过所述上绝缘物和所述蚀刻停止层接触所述导电图案的导电接触区中的一个。
44.如权利要求43所述的方法，其中所述多个垂直互连接触包括所述存储器件的字线的导电互连线。
45.如权利要求29所述的方法，其中提供多个导电层包括在所述多个导电图案的最上面的导电图案与所述多个导电图案的最下面的导电图案之间提供中间层的导电图案以每个形成连续板。
46.如权利要求29所述的方法，其中提供多个导电层包括在所述多个导电图案的最上面的导电图案与所述多个导电图案的最下面的导电图案之间提供中间层的导电图案以每个包括彼此连接的多个线部分，每个线部分平行于其他的线部分。
47.如权利要求29所述的方法，其中提供多个垂直沟道在蚀刻每个导电层以形成所述导电图案之前。
48.如权利要求29所述的方法，其中提供多个垂直沟道在蚀刻每个导电层以形成导电图案之后进行。
49.如权利要求29所述的方法，其中提供栅极绝缘层包括：
在提供所述多个导电层之前：
在所述衬底上提供多个牺牲层，每个牺牲层在相邻下绝缘层与相邻上绝缘层之间；
提供在垂直方向上延伸穿过所述多个绝缘层和所述多个牺牲层的多个垂直沟道；
在所述垂直沟道之间提供穿过所述绝缘层和所述牺牲层的多个垂直开口：
提供第一蚀刻工艺以去除所述牺牲层被所述垂直开口暴露的剩余部分，第一蚀刻工艺暴露所述多个垂直沟道的部分的外侧壁；
在所述垂直沟道的外侧壁上提供栅极绝缘层；以及
在所述垂直沟道的沟道凹槽中提供所述多个导电层。
50.如权利要求29所述的方法，其中提供所述多个导电层包括：
在所述多个导电图案的最上面导电图案与所述多个导电图案的最下面导电图案之间形成中间层的导电图案以每个形成连续板；以及
蚀刻所述多个导电图案的最上面的导电图案以包括彼此连接的多个线部分，每个线部分平行于其他的线部分。
51.一种存储系统，包括：
存储控制器，产生命令和地址信号；和
存储模块，包括多个存储器件，该存储模块接收命令和地址信号并响应地存储数据到至少一个存储器件以及从该至少一个存储器件提取数据，
其中每个存储器件包括：
衬底，在水平方向上延伸；
多个绝缘层，在所述衬底上；
多个导电图案，至少两个导电图案的每个在相邻下绝缘层与相邻上绝缘层之间；
半导体材料的多个垂直沟道，在垂直方向上延伸穿过所述多个绝缘层和所述多个导电图案，栅绝缘层在所述导电图案与所述垂直沟道之间使所述导电图案与所述垂直沟道绝缘；
至少两个导电图案具有导电接触区，该至少两个导电图案的导电接触区为台阶构造，使得相邻下导电图案的接触区在水平方向上延伸超过相邻上导电图案的接触区；以及
蚀刻停止层，在所述导电接触区上，其中所述蚀刻停止层具有在所述多个导电图案中的第一个上的第一部分并具有在所述多个导电图案中的第二个上的第二部分，其中所述第一部分的厚度大于所述第二部分的厚度，
其中所述多个导电图案中的第一个为在所述多个导电图案的第二个的层上方的层。
52.一种多层器件，包括：
衬底，在水平方向上延伸；
多个绝缘层，在所述衬底上；
多个导电图案，至少两个导电图案的每个在相邻下绝缘层与相邻上绝缘层之间；
该至少两个导电图案具有台阶构造的导电接触区，使得相邻下导电图案的接触区在水平方向上延伸超过相邻上导电图案的接触区；以及
蚀刻停止层，在该至少两个导电接触区上，其中所述蚀刻停止层具有在所述多个导电图案中的第一个上的第一部分以及在所述多个导电图案中的第二个上的第二部分，其中所述第一部分的厚度大于所述第二部分的厚度，
其中所述多个导电图案中的第一个为在所述多个导电图案的第二个的层上方的层。
53.如权利要求52所述的多层器件，还包括：
半导体材料的多个垂直沟道，在垂直方向上延伸穿过所述多个绝缘层和所述多个导电图案；以及
栅绝缘层，在所述导电图案与所述垂直沟道之间，使所述导电图案与所述垂直沟道绝缘。
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