KR102409748B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에 교대로 적층된 절연 패턴들 및 전극 구조체들을 포함하는 적층 구조체, 및 상기 적층 구조체를 수직적으로 관통하는 수직 채널 구조체를 포함한다. 상기 전극 구조체들의 각각은 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 가지는 도전 패턴, 상기 제1 측벽 상의 제1 식각 방지 패턴, 및 상기 제2 측벽 상의 제2 식각 방지 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초고가의 장비들이 요구된다. 따라서, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 3차원 반도체 메모리 장치의 대량 생산을 위해서, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄이면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 교대로 적층된 절연 패턴들 및 전극 구조체들을 포함하는 적층 구조체; 및 상기 적층 구조체를 수직적으로 관통하는 수직 채널 구조체를 포함할 수 있다. 상기 전극 구조체들의 각각은 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 가지는 도전 패턴; 상기 제1 측벽 상의 제1 식각 방지 패턴; 및 상기 제2 측벽 상의 제2 식각 방지 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 절연 패턴들의 각각은 상기 제1 측벽에 인접하는 제3 측벽 및 상기 제3 측벽에 대향하는 제4 측벽을 가질 수 있다. 상기 제3 측벽은 상기 제1 식각 방지 패턴에 의해 노출되고, 상기 제4 측벽은 상기 제2 식각 방지 패턴에 의해 노출될 수 있다.
일 실시예에 따르면, 상기 전극 구조체들의 너비는 상기 절연 패턴들의 너비보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 식각 방지 패턴을 덮는 제1 소자 분리막; 및 상기 제2 식각 방지 패턴을 덮는 제2 소자 분리막을 더 포함할 수 있다. 상기 제1 식각 방지 패턴은 상기 도전 패턴과 상기 제1 소자 분리막 사이에 개재되고, 상기 제2 식각 방지 패턴은 상기 도전 패턴과 상기 제2 소자 분리막 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 도전 패턴과 상기 제1 소자 분리막은 상기 제1 식각 방지 패턴을 사이에 두고 서로 이격되고, 상기 도전 패턴과 상기 제2 소자 분리막은 상기 제2 식각 방지 패턴을 사이에 두고 서로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 식각 방지 패턴들의 불산(HF)에 대한 식각 속도는 상기 제1 및 제2 소자 분리막들의 불산(HF)에 대한 식각 속도보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 식각 방지 패턴들은 상기 절연 패턴들의 각각을 사이에 두고 서로 이격되고, 상기 제2 식각 방지 패턴들은 상기 절연 패턴들의 각각을 사이에 두고 서로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 식각 방지 패턴은 상기 제1 측벽과 접하고, 제2 식각 방지 패턴은 상기 제2 측벽과 접할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 식각 방지 패턴들은 실리콘 또는 실리콘 질화물로 이루어질 수 있다.
일 실시예에 따르면, 상기 도전 패턴은 텅스텐(W)을 포함할 수 있다.
일 실시예에 따르면, 상기 적층 구조체는 복수 개로 제공될 수 있다. 상기 복수 개의 적층 구조체들의 각각은 제1 방향으로 연장되고, 상기 복수 개의 적층 구조체들은 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 적층 구조체들 사이의 기판 내에 형성된 공통 소스 영역들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 적층 구조체들의 측벽을 덮는 소자 분리막들; 및 상기 소자 분리막들 사이에 개재되어 상기 공통 소스 영역들에 접속되는 공통 소스 라인들을 더 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 교대로 적층된 절연 패턴들 및 도전 패턴들, 그리고 상기 절연 패턴들 및 상기 도전 패턴들을 관통하는 수직 채널 구조체를 형성하는 것; 상기 절연 패턴들의 측벽들 및 상기 도전 패턴들의 측벽들을 덮는 식각 방지막을 형성하는 것; 상기 식각 방지막으로부터 상기 도전 패턴들의 상기 측벽들 상에 각각 배치되는 식각 방지 패턴들을 형성하는 것; 및 상기 식각 방지 패턴들 및 상기 절연 패턴들의 상기 측벽들을 덮는 소자 분리막을 형성하는 것을 포함할 수 있다. 상기 식각 방지 패턴들은 서로 이격될 수 있다.
일 실시예에 따르면, 상기 식각 방지막은 실리콘 또는 실리콘 질화물로 이루어질 수 있다.
일 실시예에 따르면, 상기 식각 방지 패턴들은 상기 식각 방지막과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 식각 방지 패턴들 및 상기 소자 분리막을 형성하는 것은 상기 식각 방지막의 일부를 산화하는 것을 포함할 수 있다. 상기 식각 방지막 중 산화된 일부는 상기 소자 분리막이 될 수 있으며, 상기 식각 방지막 중 산화되지 않은 일부는 상기 식각 방지 패턴들이 될 수 있다.
일 실시예에 따르면, 상기 식각 방지 패턴들을 형성하는 것은 상기 식각 방지막의 일부를 습식 식각하는 것을 포함하고, 상기 소자 분리막을 형성하는 것은 상기 식각 방지 패턴들 및 상기 절연 패턴들의 상기 측벽들을 덮도록 실리콘 산화막을 증착하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 도전 패턴들의 너비는 상기 절연 패턴들의 너비보다 작으며, 상기 식각 방지 패턴들은 상기 절연 패턴들 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 소자 분리막의 일부는 상기 절연 패턴들 사이에 삽입될 수 있다.
일 실시예에 따르면, 상기 식각 방지 패턴들을 형성하기 전에, 상기 식각 방지막을 트리밍(trimming)하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 장치에 의하면, 소자 분리막과 도전 패턴들은 식각 방지 패턴들을 사이에 두고 서로 이격될 수 있다. 식각 방지 패턴들은 불산(HF)에 높은 내성을 갖는 물질로 이루어질 수 있으며, 이에 따라, 도전 패턴 내에 트랩된 불산이 소자 분리막으로 확산되는 것을 억제할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 소자 분리막과 도전 패턴들은 식각 방지 패턴들을 사이에 두고 서로 이격되도록 형성될 수 있다. 식각 방지 패턴들은 불산(HF)에 높은 내성을 갖는 물질로 이루어질 수 있으며, 이에 따라, 도전 패턴 내에 트랩된 불산이 소자 분리막으로 확산되는 것을 억제할 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 실리콘 산화물을 포함하는 소자 분리막은 실리콘막을 산화하여 형성되거나 또는 고온 증착 공정을 통해 형성될 수 있다. 이에 따라, 불산에 대한 내성이 높은 소자 분리막이 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 것으로서, 도 3의 I-I'선에 따른 단면도이다.
도 4b는 도 4a의 'A' 부분의 확대도이다.
도 4c는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 것으로서, 도 3의 I-I'선에 따른 단면도이다.
도 4d는 도 4c의 'A' 부분의 확대도이다.도 5a 내지 도 5o는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 3의 I-I'선에 대응된다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 3의 I-I'선에 대응한다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 본 발명의 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 복수 개의 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성될 수 있다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 몇몇 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1-WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 4a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 것으로서, 도 3의 I-I'선에 따른 단면도이다. 도 4b는 도 4a의 'A' 부분의 확대도이다.
도 3, 도 4a, 및 도 4b를 참조하면, 반도체 장치(100)는 기판(110), 적층 구조체들(ST), 수직 채널 구조체들(VCS), 및 비트 라인(BL)을 포함할 수 있다.
기판(110)은 반도체 기판일 수 있다. 예를 들어, 상기 반도체 기판은 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 또는 절연막 상에 형성된 다결정 반도체막일 수 있다.
적층 구조체들(ST)이 기판(110)과 비트 라인(BL) 사이에 배치될 수 있다. 평면적 관점에서, 적층 구조체들(ST)의 각각은 제1 방향(D1)으로 연장될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되는 소자 분리 트렌치들(DST)에 의해서 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 소자 분리 트렌치들(DST)에 의해 기판(110)의 상면이 노출될 수 있다. 적층 구조체들(ST)의 각각은 교대로 그리고 반복적으로 적층된 전극 구조체들(ES) 및 절연 패턴들(135)을 포함할 수 있다.
전극 구조체들(ES)의 각각은 도전 패턴(130), 제1 식각 방지 패턴(EP1), 및 제2 식각 방지 패턴(EP2)을 포함할 수 있다. 도전 패턴(130)은 제1 측벽(SW1) 및 제1 측벽(SW1)에 대향하는 제2 측벽(SW2)을 가질 수 있다. 제1 식각 방지 패턴(EP1)은 제1 측벽(SW1) 상에 배치될 수 있고, 제2 식각 방지 패턴(EP2)은 제2 측벽(SW2) 상에 배치될 수 있다. 또한, 제1 식각 방지 패턴(EP1)은 제1 측벽(SW1)과 접할 수 있고, 제2 식각 방지 패턴(EP2)은 제2 측벽(SW2)과 접할 수 있다.
제1 및 제2 식각 방지 패턴들(EP1, EP2)은 도전 패턴(130)의 측벽들(SW1, SW2) 상에 국부적으로 배치될 수 있으며, 절연 패턴들(135)의 측벽들(SW3, SW4) 상으로 연장되지 않을 수 있다. 이에 따라, 전극 구조체들(ES)의 제1 식각 방지 패턴들(EP1)은 절연 패턴들(135)을 사이에 두고 서로 이격될 수 있다. 마찬가지로, 전극 구조체들(ES)의 제2 식각 방지 방지 패턴들(EP2)은 절연 패턴들(135)을 사이에 두고 서로 이격될 수 있다.
도전 패턴(130)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질은 텅스텐(W)일 수 있다. 제1 및 제2 식각 방지 패턴들(EP1, EP2)은 후술할 소자 분리막들(DSL)보다 불산(HF)에 대하여 낮은 식각 속도를 갖는 물질로 이루어질 수 있다. 다시 말해, 제1 및 제2 식각 방지 패턴들(EP1, EP2)의 불산에 대한 식각 속도는 소자 분리막들(DSL)의 불산(HF)에 대한 식각 속도보다 낮을 수 있다. 예를 들어, 제1 및 제2 식각 방지 패턴들(EP1, EP2)은 실리콘 또는 실리콘 질화물로 이루어질 수 있다.
최하부에 배치된 전극 구조체(ES)에 포함된 도전 패턴(130/GSL)은 접지 선택 라인일 수 있고, 최상부에 배치된 전극 구조체(ES)에 포함된 도전 패턴(130/SSL)은 스트링 선택 라인일 수 있으며, 접지 선택 라인 및 스트링 선택 라인 사이에 배치된 전극 구조체들(ES)에 포함된 도전 패턴들(130/WL)은 워드 라인들일 수 있다. 접지 선택 라인(130/GSL)과 기판(110) 사이에 버퍼 유전 패턴(132)이 제공될 수 있다. 버퍼 유전 패턴(132)은 절연 패턴들(135)의 각각보다 얇은 두께를 가질 수 있다. 버퍼 유전 패턴(132)은, 일 예로, 실리콘 산화물을 포함할 수 있다.
절연 패턴들(135)의 각각은 제1 측벽(SW1)에 인접하는 제3 측벽(SW3) 및 제3 측벽(SW3)에 대향하는 제4 측벽(SW4)을 가질 수 있다. 제3 측벽(SW3)은 제1 식각 방지 패턴(EP1)에 의해 노출될 수 있고, 제4 측벽(SW4)은 제2 식각 방지 패턴(EP2)에 의해 노출될 수 있다. 절연 패턴들(135)은, 일 예로, 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 4a 및 도 4b에 도시된 바와 같이, 전극 구조체들(ES)의 제2 방향(D2)으로의 너비(W1)는 절연 패턴들(135)의 제2 방향(D2)으로의 너비(W2)보다 작을 수 있다. 이 경우, 제1 식각 방지 패턴(EP1)의 외측벽(SW5)은 절연 패턴들(135)의 제3 측벽들(SW3) 보다 옆으로 리세스되어 위치할 수 있다. 마찬가지로, 제2 식각 방지 패턴(EP2)의 외측벽(SW6)은 절연 패턴들(135)의 제4 측벽들(SW4) 보다 옆으로 리세스되어 위치할 수 있다. 도전 패턴(130), 및 제1 및 제2 식각 방지 패턴들(EP1, EP2)은 절연 패턴들(135) 사이에 개재될 수 있다.
이와 달리, 다른 실시예들에 따르면, 도 4c 및 도 4d에 도시된 바와 같이, 전극 구조체들(ES)의 제2 방향(D2)으로의 너비(W1)는 절연 패턴들(135)의 제2 방향(D2)으로의 너비(W2)와 실질적으로 동일할 수 있다. 이 경우, 제1 식각 방지 패턴(EP1)의 외측벽(SW5)은 절연 패턴들(135)의 제3 측벽들(SW3)과 실질적으로 공면을 이룰 수 있다. 마찬가지로, 제2 식각 방지 패턴(EP2)의 외측벽(SW6)은 절연 패턴들(135)의 제4 측벽들(SW4)과 실질적으로 공면을 이룰 수 있다. 도전 패턴(130), 및 제1 및 제2 식각 방지 패턴들(EP1, EP2)은 절연 패턴들(135) 사이에 개재될 수 있다.
적층 구조체들(ST)의 각각은 도전 패턴들(130)을 관통하여 기판(110)을 노출하는 수직 홀들(VH)을 가질 수 있다. 몇몇 실시예들에 따르면, 수직 홀들(VH)은 기판(110)의 상면을 리세스하며 연장될 수 있다. 즉, 수직 홀들(VH)의 각각은 기판(110)의 상면에 형성된 리세스 영역(112)을 포함할 수 있다. 도 3에 도시된 바와 같이, 평면적 관점에서, 수직 홀들(VH)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 그러나 이에 한정되는 것은 아니며, 수직 홀들(VH)의 배열은 다양하게 변형될 수 있다.
수직 채널 구조체들(VCS)이 수직 홀들(VH)을 각각 채우며 제공될 수 있다. 수직 채널 구조체들(VCS)의 각각은 수직 반도체 패턴(VSP), 정보 저장 구조체(140), 매립 절연체(142), 및 도전 패드(144)를 포함할 수 있다.
수직 반도체 패턴(VSP)은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 수직 홀(VH)의 하부에 제공되어, 기판(110)과 접할 수 있다. 하부 반도체 패턴(LSP)은 기판(110)의 상면에 형성된 리세스 영역(112) 및 수직 홀(VH)의 하부를 채우는 필라(pillar) 형태를 가질 수 있다. 하부 반도체 패턴(LSP)의 상부면은 최하부에 배치된 도전 패턴(130/GSL)의 상부면보다 높을 레벨을 가질 수 있으며, 하부 반도체 패턴(LSP)의 하부면은 기판(110)의 최상부면보다 낮은 레벨을 가질 수 있다. 하부 반도체 패턴(LSP)과 최하부에 배치된 전극(130/GSL)의 사이에 게이트 절연막(GOX)이 제공될 수 있다. 게이트 절연막(GOX)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 하부 반도체 패턴(LSP)은 수직 홀(VH)에 의해 노출된 기판(110)을 시드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG)된 실리콘을 포함할 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP) 상에 배치될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)을 통하여 기판(110)에 전기적으로 연결될 수 있다.
상부 반도체 패턴(USP)은 기판(110)에 수직한 제3 방향(D3)으로 연장될 수 있다. 상부 반도체 패턴(USP)의 일단은 하부 반도체 패턴(LSP)에 연결될 수 있고, 상부 반도체 패턴(USP)의 타단은 후술할 비트 라인(BL)에 연결될 수 있다. 상부 반도체 패턴(USP)의 상기 타단 상에 도전 패드(144)가 제공될 수 있다. 도전 패드(144)는, 일 예로, 도핑된 다결정 실리콘 또는 금속을 포함할 수 있다. 도전 패드(144)와 접하는 상부 반도체 패턴(USP)의 부분은 드레인 영역(D)일 수 있다. 드레인 영역(D)은 상부 반도체 패턴(USP)에 불순물을 도핑함으로써 형성될 수 있다. 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연체(142)에 의해 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 최상면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)의 바닥부는 하부 반도체 패턴(LSP)에 의해 둘러싸일 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 수직 홀(VH)의 내벽 상에 배치될 수 있으며, 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)의 내벽 상에 배치될 수 있다. 제1 반도체 패턴(SP1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접촉되지 않고 이격될 수 있다. 제2 반도체 패턴(SP2)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(SP2)의 내부는 매립 절연체(142)로 채워질 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접할 수 있으며, 나아가, 제2 반도체 패턴(SP2)의 일부는 하부 반도체 패턴(LSP)의 내부로 함몰될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다.
정보 저장 구조체(140)는 상부 반도체 패턴(USP)과 도전 패턴들(130)의 적어도 일부 사이에 배치될 수 있다. 정보 저장 구조체(140)는 도전 패턴들(130)에 인접한 블로킹 절연막(미도시), 상부 반도체 패턴(USP)에 인접한 터널 절연막(미도시), 및 이들 사이의 전하 저장막(미도시)을 포함할 수 있다. 터널 절연막은, 일 예로, 실리콘 산화물을 포함할 수 있다. 전하 저장막은, 일 예로, 실리콘 질화물, 실리콘 산화질화물, 실리콘-풍부 질화물(Si-rich nitride), 나노 크리스탈 실리콘(nano-crystalline Si), 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 블로킹 절연막은 전하 저장막보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
소자 분리 트렌치들(DST)에 의해 노출된 기판(110)의 상부에 일정한 깊이로 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)은 기판(110)에 불순물이 도핑된 영역일 수 있다. 공통 소스 영역들(CSR)의 각각은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격될 수 있다. 적층 구조체들(ST) 및 공통 소스 영역들(CSR)은 제2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다.
소자 분리 트렌치들(DST) 내에, 적층 구조체들(ST)의 측벽들을 덮는 소자 분리막들(DSL)이 제공될 수 있다. 몇몇 소자 분리막들(DSL)은 제1 식각 방지 패턴(EP1)의 측벽 및 제3 측벽(SW3)을 포함하는 적층 구조체들(ST)의 측벽들을 덮을 수 있고, 다른 소자 분리막들(DSL)은 제2 식각 방지 패턴(EP2)의 측벽 및 제4 측벽(SW4)을 포함하는 적층 구조체들(ST)의 측벽들을 덮을 수 있다. 이에 따라, 제1 및 제2 식각 방지 패턴들(EP1, EP2)은 소자 분리막(DSL)과 도전 패턴(130) 사이에 개재될 수 있다. 다시 말해, 소자 분리막(DSL)과 도전 패턴(130)은 제1 식각 방지 패턴(EP1) 또는 제2 식각 방지 패턴(EP2)을 사이에 두고 서로 이격될 수 있다.
소자 분리막들(DSL)은 실리콘 산화물을 포함할 수 있다. 일 예로, 소자 분리막들(DSL)은 실리콘을 산화하여 형성된 실리콘 산화막을 포함하거나, 고온(예를 들어, 약 100℃ 내지 약 900℃)에서 증착된 실리콘 산화막을 포함할 수 있다.
몇몇 실시예들에 따르면, 소자 분리막들(DSL)의 각각은 다중막(multi-layer)을 포함할 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 소자 분리막들(DSL)의 각각은 적층 구조체들(ST)의 측벽들의 각각을 덮는 제1 소자 분리막(150) 및 제1 소자 분리막(150) 상의 제2 소자 분리막(152)을 포함할 수 있다. 몇몇 실시예들에 따르면, 도 4a에 도시된 바와 같이, 제2 소자 분리막(152)의 하부 측벽(152a)은 굴곡질 수 있다. 하지만 이에 한정되는 것은 아니며, 다른 실시예들에 따르면, 도 4a에 도시된 바와 달리 제2 소자 분리막(152)의 하부 측벽(152a)은 평평할 수 있다.
소자 분리 트렌치들(DST) 내에 공통 소스 라인들(CSL)이 제공될 수 있다. 공통 소스 라인들(CSL)의 각각은 소자 분리 트렌치들(DST)의 각각 내에 배치된 소자 분리막들(DSL) 사이에 개재되어, 공통 소스 영역들(CSR)에 접속될 수 있다. 공통 소스 라인들(CSL)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질은 텅스텐(W)일 수 있다.
적층 구조체들(ST) 및 소자 분리막들(DSL)을 덮는 층간 절연막(160)이 제공될 수 있다. 층간 절연막(160)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막(160) 상에, 적층 구조체(ST)들을 가로지르는 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 연장될 수 있으며, 도전성 물질을 포함할 수 있다. 비트 라인(BL)은 층간 절연막(160)을 관통하는 콘택 플러그들(170)을 통해 도전 패드들(144)에 전기적으로 연결될 수 있다.
텅스텐을 포함하는 도전 패턴(130)을 형성하는 공정에서 불산(HF)이 발생할 수 있다. 예를 들어, 텅스텐 막의 형성 시, 소스 가스로 이용되는 육불화텅스텐(WF6)과 수소(H2)가 반응하여 불산(HF) 가스가 발생할 수 있다. 식각 방지 패턴들(EP1, EP2)을 포함하지 않는 일반적인 반도체 장치에 따르면, 불산(HF)은 도전 패턴(130) 내에 트랩(trap)되어 있다가 소자 분리막들(DSL)로 확산될 수 있으며, 이에 따라, 소자 분리막들(DSL)이 상기 불산(HF)에 의해 식각되는 현상이 발생될 수 있다.
본 발명의 실시예들에 따른 반도체 장치(100)에 의하면, 소자 분리막(DSL)과 도전 패턴(130)은 제1 식각 방지 패턴(EP1) 또는 제2 식각 방지 패턴(EP2)을 사이에 두고 서로 이격될 수 있다. 제1 및 제2 식각 방지 패턴들(EP1, EP2)은 불산(HF)에 높은 내성을 갖는 물질(즉, 불산(HF)에 대해 낮은 식각 속도를 갖는 물질)로 이루어질 수 있다. 이에 따라, 도전 패턴(130) 내의 불산(HF)이 소자 분리막들(DSL)로 확산되는 것을 억제할 수 있다. 결과적으로, 본 발명의 실시예들에 따르면, 반도체 장치(100)의 신뢰성이 향상될 수 있다.
도 5a 내지 도 5o는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 3의 I-I'선에 대응된다. 도 3, 도 4a, 및 도 4b를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 장치와 실질적으로 동일한 구성에 대하여는 동일/유사한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 3 및 도 5a를 참조하면, 기판(110) 상에 버퍼 유전막(131)이 형성될 수 있다. 버퍼 유전막(131)은, 일 예로, 실리콘 산화물을 포함할 수 있으며, 열산화 공정에 의해 형성될 수 있다. 버퍼 유전막(131)의 두께는 후술할 절연막들(139)의 두께보다 얇을 수 있다.
버퍼 유전막(131) 상에, 희생막들(137) 및 절연막들(139)이 교대로 그리고 반복적으로 형성될 수 있다. 최상부에 형성된 절연막(139)의 두께는 나머지 절연막들(139)의 두께보다 두꺼울 수 있다. 희생막들(137)은 버퍼 유전막(131) 및 절연막들(139)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 절연막들(139)은, 일 예로, 실리콘 산화물을 포함할 수 있다. 희생막들(137)은, 일 예로, 실리콘 질화물, 실리콘 산질화물, 다결정 실리콘, 또는 다결정 실리콘 게르마늄을 포함할 수 있다. 희생막들(137) 및 절연막들(139)은, 일 예로, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 3 및 5b를 참조하면, 버퍼 유전막(131), 희생막들(137), 및 절연막들(139)을 관통하여 기판(110)을 노출하는 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH)을 형성하는 것은 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해 기판(110)의 상면이 리세스 되어, 리세스 영역(112)이 형성될 수 있다.
도 3 및 5c를 참조하면, 수직 홀들(VH)의 각각의 하부를 채우는 하부 반도체 패턴(LSP)이 형성될 수 있다. 하부 반도체 패턴(LSP)을 형성하는 것은 수직 홀(VH)에 의해 노출된 기판(110)을 시드로 이용하여 선택적 에피택시 성장(SEG) 공정을 수행하는 것을 포함할 수 있다. 하부 반도체 패턴(LSP)은 리세스 영역(112)을 채우고 기판(110)의 상부면으로부터 돌출될 수 있다. 하부 반도체 패턴(LSP)의 상부면은 최하부의 희생막(137)의 상부면과 최하부 희생막(137) 바로 위에 제공되는 희생막(137)의 하부면 사이의 레벨에 위치할 수 있다. 하부 반도체 패턴(LSP)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다.
수직 홀들(VH)의 내벽 상에 정보 저장막(141) 및 제1 반도체막(SL1)이 차례로 형성될 수 있다. 정보 저장막(141) 및 제1 반도체막(SL1)은 하부 반도체 패턴(LSP)의 상면 및 최상부에 위치한 절연막(139)의 상면 상으로 연장될 수 있다. 다시 말해, 정보 저장막(141) 및 제1 반도체막(SL1)은 수직 홀들(VH)을 컨포말하게 덮으며 형성될 수 있다.
정보 저장막(141)을 형성하는 것은 블로킹 절연막(미도시), 전하 저장막(미도시), 및 터널 절연막(미도시)을 차례로 형성하는 것을 포함할 수 있다. 블로킹 절연막은, 전하 저장막 보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다. 전하 저장막은, 일 예로, 실리콘 질화물, 실리콘 산화질화물, 실리콘-풍부 질화물(Si-rich nitride), 나노 크리스탈 실리콘(nano-crystalline Si), 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은, 일 예로, 실리콘 산화물을 포함할 수 있다. 블로킹 절연막, 전하 저장막, 및 터널 절연막을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다.
정보 저장막(141)을 컨포말하게 덮으며 제1 반도체막(SL1)이 형성될 수 있다. 제1 반도체막(SL1)은 수직 홀들(VH) 내에서 정보 저장막(141) 및 하부 반도체 패턴(LSP)의 상면을 덮을 수 있으며, 최상부에 위치한 절연막(139)의 상면 상으로 연장될 수 있다. 제1 반도체막(SL1)을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다.
도 3 및 도 5d를 참조하면, 정보 저장막(도 5c의 141) 및 제1 반도체막(도 5c의 SL1)을 패터닝하여 정보 저장 구조체(140) 및 제1 반도체 패턴(SP1)이 형성될 수 있다. 정보 저장 구조체(140) 및 제1 반도체 패턴(SP1)을 형성하는 것은 정보 저장막(141) 및 제1 반도체막(SL1)을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정은 최상부에 위치한 절연막(139)의 상면이 노출될 때까지 수행될 수 있다. 또한, 상기 이방성 식각 공정에 의하여 하부 반도체 패턴(LSP)이 노출될 수 있으며, 나아가 하부 반도체 패턴(LSP)의 상부 일부가 리세스될 수 있다.
도 3 및 5e를 참조하면, 제2 반도체 패턴(SP2) 및 매립 절연체(142)가 형성될 수 있다. 제2 반도체 패턴(SP2)을 형성하는 것은 도 3 및 5d를 참조하여 설명한 구조체를 컨포말하게 덮는 제2 반도체막(미도시)을 형성하는 것 및 상기 제2 반도체막을 평탄화하는 것을 포함할 수 있다. 상기 제2 반도체막을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 매립 절연체(142)를 형성하는 것은 상기 수직 홀들(VH)을 채우는 매립 절연막(미도시)을 형성하는 것 및 상기 매립 절연막을 평탄화 하는 것을 포함할 수 있다. 상기 제2 반도체막을 평탄화 하는 것 및 상기 매립 절연막을 평탄화 하는 것은 동시에 수행될 수 있다. 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함하는 상부 반도체 패턴(USP)이 정의될 수 있으며, 상부 반도체 패턴(USP) 및 하부 반도체 패턴(LSP)을 포함하는 수직 반도체 패턴(VSP)이 정의될 수 있다.
도 3 및 5f를 참조하면, 소자 분리 트렌치들(DST)에 의하여 예비 적층 구조체들(PST)이 정의될 수 있다. 소자 분리 트렌치들(DST)을 형성하는 것은 절연막들(도 5e의 139), 희생막들(도 5e의 137), 및 버퍼 유전막(도 5e의 131)을 연속적으로 패터닝하는 것을 포함할 수 있다. 소자 분리 트렌치들(DST)의 각각은 제1 방향(D1)으로 연장될 수 있으며 제2 방향(D2)으로 서로 이격될 수 있다.
예비 적층 구조체들(PST)의 각각은 버퍼 유전 패턴(132), 절연 패턴들(135), 및 희생 패턴들(138)을 포함할 수 있다. 예비 적층 구조체들(PST)은 소자 분리 트렌치들(DST)에 의해 제2 방향(D2)으로 서로 이격할 수 있다. 평면적 관점에서, 예비 적층 구조체들(PST)의 각각은 제1 방향(D1)으로 연장될 수 있다.
도 3 및 5g를 참조하면, 소자 분리 트렌치들(DST)에 의해 노출된 희생 패턴들(도 5f의 138)을 선택적으로 제거하여 게이트 영역(134)이 형성될 수 있다. 게이트 영역(134)은 희생 패턴들(138)이 제거된 영역에 해당되고, 정보 저장 구조체(140) 및 절연 패턴들(135)에 의하여 한정될 수 있다. 희생 패턴들(138)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생 패턴들(138)의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 게이트 영역(134)에 의하여 정보 저장 구조체(140)의 일부분 및 하부 반도체 패턴(LSP)의 일 부분이 노출될 수 있다.
도 3 및 5h를 참조하면, 게이트 영역(134)에 의해 노출된 하부 반도체 패턴(LSP)을 열산화하여 게이트 산화막(GOX)이 형성될 수 있다.
소자 분리 트렌치들(DST)을 통하여, 게이트 영역(134) 내에 도전막(미도시)이 형성될 수 있다. 상기 도전막을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 상기 도전막은 도전성 물질을 포함할 수 있으며, 일 예로, 텅스텐(W)을 포함할 수 있다. 상기 도전막은 게이트 영역(134)을 채울 수 있고, 소자 분리 트렌치들(DST)의 측벽 및 바닥면 상으로 연장될 수 있다.
도시하지는 않았으나, 몇몇 실시예들에 따르면, 상기 도전막을 형성하기 전에, 추가적인 블로킹 절연막(미도시)이 게이트 영역(134)에 의해 노출된 절연 패턴들(135) 및 정보 저장 구조체(140) 상에 형성될 수 있다. 추가적인 블로킹 절연막을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 상기 추가적인 블로킹 절연막은 실리콘 산화막 또는 고유전막(일 예로, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다.
이어서, 상기 도전막 중에서 일부를 제거하여 게이트 영역(134) 내에 도전 패턴들(130)이 형성될 수 있다. 상기 도전막 중에서 제거되는 일부는 게이트 영역(134)의 외부(즉, 소자 분리 트렌치들(DST))에 형성된 부분 및 게이트 영역(134)의 내부에 형성된 부분 중 소자 분리 트렌치들(DST)에 인접한 부분일 수 있다. 소자 분리 트렌치들(DST) 내에 형성된 도전막이 제거되어 기판(110)이 노출될 수 있다. 상기 도전막 중 일부를 제거하는 것은 습식 식각 공정을 이용하여 수행될 수 있다.
도전 패턴들(130)은 절연 패턴들(135) 사이에 개재되어 서로 이격될 수 있다. 도전 패턴들(130)의 제2 방향(D2)으로의 너비(W3)는 절연 패턴들(135)의 제2 방향(D2)으로의 너비(W1)보다 작을 수 있다. 다시 말해, 도전 패턴들(130)의 각각은 게이트 영역(134)의 일부만을 채울 수 있다. 이에 따라, 도전 패턴들(130)의 측벽들과 절연 패턴들(135)의 측벽들을 포함하는 소자 분리 트렌치들(DST)의 측벽들은 단차를 가질 수 있다.
최하부에 배치된 도전 패턴(130/GSL)은 접지 선택 라인일 수 있고, 최상부에 배치된 도전 패턴(130/SSL)은 스트링 선택 라인일 수 있으며, 접지 선택 라인 및 스트링 선택 라인 사이에 배치된 도전 패턴들(130/WL)은 워드 라인들일 수 있다.
도 3 및 도 5i를 참조하면, 도 3 및 도 5h를 참조하여 설명한 구조체 상에 식각 방지막(155)이 형성될 수 있다. 식각 방지막(155)은 도전 패턴들(130)의 측벽들 상에 형성되어, 게이트 영역(134) 중 도전 패턴들(130)이 형성되지 않은 부분을 채울 수 있다. 식각 방지막(155)은 절연 패턴들(135)의 측벽 상으로 연장될 수 있다. 나아가, 식각 방지막(155)은 최상부에 배치된 절연 패턴(135)의 상면 및 소자 분리 트렌치들(135)에 의해 노출된 기판(110)의 상면 상으로 더 연장될 수 있다.
식각 방지막(155)은 도전 패턴들(130)의 측벽들과 절연 패턴들(135)의 측벽들을 포함하는 소자 분리 트렌치들(DST)의 측벽들 상에서 굴곡진 측벽(155a)을 가질 수 있다. 이는 도전 패턴들(130)의 측벽들과 절연 패턴들(135)의 측벽들에 의한 단차 때문일 수 있다.
식각 방지막(155)은 실리콘 또는 실리콘 질화물로 이루어질 수 있다. 식각 방지막(155)을 형성하는 것은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 식각 방지막(155)을 형성할 때 공급되는 소스 가스(source gas)는 산소를 포함하지 않을 수 있다. 이에 따라, 도전 패턴들(130)이 산화되는 것을 방지하면서 도전 패턴들(130)의 측벽들 바로 위에(즉, 도전 패턴들(130)의 측벽들과 접하는) 식각 방지막(155)이 형성될 수 있다. 예를 들어, 도전 패턴들(130)이 텅스텐(W)을 포함하는 경우에도, 식각 방지막(155)을 형성하는 공정에서 도전 패턴들(130)이 산화되는 것이 방지될 수 있다.
도 3 및 도 5j를 참조하면, 식각 방지막(155)에 트리밍(trimming) 공정이 수행될 수 있다. 이에 따라, 식각 방지막(155)의 두께가 얇아질 수 있다. 또한, 식각 방지막(155)의 측벽(155b)의 굴곡진 정도가 완화될 수 있다. 다시 말해, 식각 방지막(155)은 트리밍 공정 전의 식각 방지막(155)의 측벽(도 5i의 155a)에 비해 완화된 굴곡을 갖는 측벽(155b)을 가질 수 있다. 몇몇 실시예들에 따르면, 상기 트리밍 공정에 의하여, 소자 분리 트렌치들(DST)과 수직적으로 중첩되는 기판(110)의 일부가 노출될 수 있다. 상기 트리밍 공정을 수행하는 것은, 예를 들어, 습식 식각 공정, 또는 건식 식각 공정을 수행하는 것을 포함할 수 있다.
도 3 및 도 5k를 참조하면, 식각 방지 패턴들(EP) 및 제1 소자 분리막(150)이 형성될 수 있다.
식각 방지 패턴들(EP)은 도전 패턴들(130)의 측벽들 상에 국부적으로 형성될 수 있다. 식각 방지 패턴들(EP)은 절연 패턴들(135)의 측벽 상으로 연장되지 않을 수 있으며, 이에 따라, 식각 방지 패턴들(EP)은 서로 이격될 수 있다. 식각 방지 패턴들(EP)은 식각 방지막(155)으로부터 형성되어 적어도 그 일부가 식각 방지막(155)와 동일한 물질을 포함할 수 있다. 예를 들어, 식각 방지 패턴들(EP)은 실리콘 또는 실리콘 질화물로 이루어질 수 있다. 하나의 도전 패턴(130)과 그 측벽들 상에 형성된 식각 방지 패턴들(EP)을 포함하는 전극 구조체들(ES)이 정의될 수 있다. 전극 구조체들(ES)은 절연 패턴들(135) 사이에 개재될 수 있다. 또한, 전극 구조체들(ES), 버퍼 유전 패턴(132), 및 절연 패턴들(135)을 포함하는 적층 구조체들(ST)이 정의될 수 있다.
제1 소자 분리막(150)은 적층 구조체들(ST)의 표면을 덮을 수 있다. 예를 들어, 제1 소자 분리막(150)은 식각 방지 패턴들(EP)의 측벽, 및 절연 패턴들(135)의 측벽들을 덮을 수 있다. 제1 소자 분리막(150)과 도전 패턴들(130)은 식각 방지 패턴들(EP)을 사이에 두고 서로 이격될 수 있다. 제1 소자 분리막(150)의 일부는 절연 패턴들(135) 사이로 삽입될 수 있으며, 식각 방지 패턴들(EP)과 접할 수 있다. 제1 소자 분리막(150)은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 식각 방지 패턴들(EP) 및 제1 소자 분리막(150)을 형성하는 것은 식각 방지막(155)의 일부를 산화하는 것을 포함할 수 있다. 식각 방지막(155) 중 산화된 일부는 소자 분리막(150)이 될 수 있으며, 식각 방지막(155) 중 산화되지 않은 일부는 식각 방지 패턴들(EP)이 될 수 있다. 상기 산화 공정은 절연 패턴들(135)의 측벽 상의 식각 방지막(155) 부분이 산화되어 식각 방지 패턴들(EP)이 서로 이격될 때까지 수행될 수 있다. 이 실시예들에 따르면, 도전 패턴들(130)에 인접하는 식각 방지막(155) 부분은 산화되지 않기 때문에, 도전 패턴들(130) 또한 산화되지 않을 수 있다. 이 실시예들에서, 제1 소자 분리막(150)은 트리밍 공정 후의 식각 방지막(도 5j의 155)과 마찬가지로 완화된 굴곡을 갖는 측벽들(150a)을 가질 수 있다. 이는 제1 소자 분리막(150)이 트리밍 공정 후의 식각 방지막(155)의 일부를 산화하여 형성되기 때문일 수 있다.
다른 실시예들에 따르면, 식각 방지 패턴들(EP)은 식각 방지막(155)의 일부를 습식 식각하여 형성될 수 있다. 이 경우, 상기 습식 공정을 수행하기 전에, 노출된 기판(110) 상에 식각 저지막(미도시)을 형성하는 공정이 더 수행될 수 있다. 상기 습식 식각은 절연 패턴들(135)의 측벽들이 노출되어 식각 방지 패턴들(EP)이 서로 이격될 때까지 수행될 수 있다. 제1 소자 분리막(150)은 적층 구조체들(ST) 상에 실리콘 산화막을 증착함으로써 형성될 수 있다. 예를 들어, 상기 실리콘 산화막은 식각 방지 패턴들(EP) 및 절연 패턴들(135)의 측벽을 덮도록 형성될 수 있다. 상기 실리콘 산화막의 증착 공정은 고온(예를 들어, 약 100℃ 내지 900℃)에서 수행될 수 있다. 도전 패턴들(130)의 측벽들 상에 형성된 식각 방지 패턴들(EP)로 인하여 도전 패턴들(130)의 측벽들은 노출되지 않을 수 있다. 따라서, 상기 실리콘 산화막의 증착 공정에 의하여 도전 패턴들(130)이 산화되지 않을 수 있다. 이 실시예들에서, 제1 소자 분리막(150)은 트리밍 공정 전의 식각 방지막(도 5i의 155)의 측벽(도 5i의 155a)에 비해 완화된 굴곡을 갖는 측벽(150a)를 가질 수 있다. 이는 도전 패턴들(130)의 측벽들 상에 식각 방지 패턴들(EP)이 형성되어, 적층 구조체들(ST) 측벽의 단차가 감소하였기 때문일 수 있다.
소자 분리 트렌치들(DST)에 의해 노출된 기판(110)의 상부에 일정한 깊이로 공통 소스 영역들(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)을 형성하는 것은 소자 분리 트렌치들(DST)에 의해 노출된 기판(110)에 불순물을 도핑하는 것을 포함할 수 있다.
도 3 및 도 5l을 참조하면, 제1 소자 분리막(150) 상에 제2 소자 분리막(152)이 형성될 수 있다. 제2 소자 분리막(152)은 기판(110)의 노출된 상면 상으로 연장될 수 있다. 제2 소자 분리막(152)는 완화된 굴곡을 갖는 측벽(152a)를 가질 수 있다. 이는 제2 소자 분리막(152)이 제1 소자 분리막(150)의 완화된 굴곡을 갖는 측벽(150a) 상에 형성되기 때문일 수 있다. 제2 소자 분리막(152)은 실리콘 산화물을 포함할 수 있다. 제2 소자 분리막(152)을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 제1 및 제2 소자 분리막들(150, 152)을 포함하는 소자 분리막(DSL)이 정의될 수 있다. 몇몇 실시예들에 따르면, 제2 소자 분리막(152)을 형성하는 것은 생략될 수 있다.
도 3 및 도 5m을 참조하면, 소자 분리막(DSL)의 일부를 식각하여 공통 소스 영역들(CSR)을 노출하는 콘택 트렌치들(CT)이 형성될 수 있다. 콘택 트렌치들(CT)을 형성하는 것은 소자 분리막(DSL)을 이방성 식각하는 것을 포함할 수 있다. 기판(110)에 가까울수록 콘택 트렌치들(CT)의 폭은 좁아질 수 있다. 이는 콘택 트렌치들(CT)가 깊이가 커질수록 이방성 식각 공정에 의한 식각이 어렵기 때문일 수 있다.
몇몇 실시예들에 따르면, 도 5m에 도시된 바와 같이, 콘택 트렌치들(CT)의 하부 측벽은 제2 소자 분리막(152)의 측벽(152a)과 연결될 수 있다. 이 경우, 콘택 트렌치들(CT)의 하부 측벽은 굴곡질 수 있다.
다른 실시예들에 따르면, 도 5m에 도시된 바와 달리, 콘택 트렌치들(CT)의 하부 측벽은 평평할 수 있다.
도 3 및 도 5n을 참조하면, 콘택 트렌치들(CT)을 각각 채우는 공통 소스 라인들(CSL)이 형성될 수 있다. 공통 소스 라인들(CSL)을 형성하는 것은 콘택 트렌치들(CT)을 채우는 도전막(미도시)을 형성하는 것 및 최상부에 배치된 절연 패턴(135)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여, 최상부에 배치된 절연 패턴(135)의 상면 상의 소자 분리막(DSL) 부분이 함께 평탄화 될 수 있다.
일반적으로 콘택 트렌치들(CT)의 측벽이 굴곡지면, 공통 소스 라인들(CSL) 내부에 심(seam)이 발생할 수 있다. 이러한 심이 발생하는 확률은 콘택 트렌치들(CT)의 측벽의 굴곡진 정도가 클수록 커질 수 있다. 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 콘택 트렌치들(CT)의 하부 측벽이 제2 소자 분리막(152)의 측벽(152a)과 연결되더라도, 제2 소자 분리막(152)의 측벽(152a)이 완화된 굴곡을 가지기 때문에 공통 소스 라인들(CSL) 내부에 심이 발생하는 것이 억제될 수 있다.
도 3 및 도 5o를 참조하면, 상부 반도체 패턴(USP), 정보 저장 구조체(140), 및 매립 절연체(142)의 일부가 리세스 될 수 있다. 리세스 된 상부 반도체 패턴(USP)의 윗부분에 불순물을 도핑하여 드레인 영역(D)이 형성될 수 있다. 상기 리세스된 영역에 도전 패드(144)가 형성될 수 있다. 도전 패드(144)는, 일 예로, 도핑된 다결정 실리콘 또는 금속을 포함할 수 있다. 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 정보 저장 구조체(140), 매립 절연체(142), 도전 패드(144), 및 드레인 영역(D)을 포함하는 수직 채널 구조체(VCS)가 정의될 수 있다.
도 3a 및 4a를 다시 참조하면, 적층 구조체들(ST), 공통 소스 라인들(CSL), 및 소자 분리막(DSL)을 덮는 층간 절연막(160)이 형성될 수 있다. 층간 절연막(160)을 형성하는 것은, 일 예로, 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 층간 절연막(160)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막(160)을 관통하여 수직 채널 구조체들(VCS)에 전기적으로 연결되는 콘택 플러그들(170)이 형성될 수 있다. 층간 절연막(160) 상에, 적층 구조체들(ST)을 가로지르는 비트 라인(BL)이 형성될 수 있다. 비트 라인을 형성하는 것은, 층간 절연막(160) 상에 도전막(미도시)을 형성하는 것 및 상기 도전막을 패터닝하는 것을 포함할 수 있다.
일반적으로, 텅스텐을 포함하는 도전 패턴(130)을 형성하는 공정에서 불산(HF)이 발생할 수 있다. 예를 들어, 텅스텐 막의 형성 시, 소스 가스로 이용되는 육불화텅스텐(WF6)과 수소(H2)가 반응하여 불산(HF) 가스가 발생할 수 있다. 불산(HF)은 도전 패턴(130) 내에 트랩(trap)되어 있다가 소자 분리막(DSL)으로 확산될 수 있으며, 이에 따라, 소자 분리막(DSL)이 상기 불산(HF)에 의해 식각되는 현상이 발생될 수 있다. 나아가, 일반적으로, 실리콘 산화물을 포함하는 소자 분리막(DSL)은 도전 패턴들(130)이 산화되는 것을 방지하기 위하여 저온(예를 들어, 상온) 증착 공정을 통해 형성된다. 따라서, 일반적인 소자 분리막(DSL)은 불산에 취약한(즉, 불산에 식각이 잘 되는) 특성을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 소자 분리막(DSL)과 도전 패턴(130)은 식각 방지 패턴들(EP)을 사이에 두고 서로 이격될 수 있다. 식각 방지 패턴들(EP)은 불산(HF)에 높은 내성을 갖는 물질(즉, 불산(HF)에 대해 낮은 식각 속도를 갖는 물질)로 이루어질 수 있으며, 이에 따라, 도전 패턴(130) 내의 불산(HF)이 소자 분리막(DSL)으로 확산되는 것을 억제할 수 있다. 나아가, 실리콘 산화물을 포함하는 소자 분리막(DSL)은 실리콘막을 산화하여 형성되거나 또는 고온 증착 공정을 통해 형성될 수 있다. 이에 따라, 불산에 대한 내성이 높은(즉, 불산에 식각이 잘 되지 않는) 소자 분리막(DSL)이 형성될 수 있다. 결과적으로, 본 발명의 실시예들에 따르면, 반도체 장치의 신뢰성이 향상될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 3의 I-I'선에 대응한다.
도 3 및 도 6을 참조하면, 반도체 장치(101)는 주변 회로 영역(PR) 및 주변 회로 영역(PR) 상에 제공되는 반도체 장치(100)를 포함할 수 있다. 반도체 장치(100)은 도 3, 도 4a 및 도 4b를 참조하여 설명한 반도체 장치(100)와 실질적으로 동일할 수 있으며, 이에 대한 상세한 설명은 생략한다.
주변 회로 영역(PR)은 하부 기판(LS), 주변 회로 구조체들(PS), 하부 층간 절연막(BIL)을 포함할 수 있다.
하부 기판(LS)은 반도체 기판일 수 있다. 예를 들어, 상기 반도체 기판은 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 또는 절연막 상에 형성된 다결정 반도체막일 수 있다. 하부 기판(LS) 내에 소자 분리 패턴들(DSP)이 제공되어 활성 영역(AR)이 정의될 수 있다.
주변 회로 구조체(PS)는 게이트 전극(PG), 게이트 전극(PG)과 하부 기판(LS) 사이에 개재되는 게이트 절연막(PGI), 및 게이트 전극(PG) 양 측의 소스/드레인 영역들(PSD)을 포함할 수 있다. 게이트 전극(PG)은 하부 기판(LS)의 활성 영역(AR) 상에 배치될 수 있으며, 게이트 전극(PG)과 하부 기판(LS) 사이에 게이트 절연막(PGI)이 개재될 수 있다. 소스/드레인 영역들(PSD)은 게이트 전극(PG)의 양측의 활성 영역(AR)에 제공될 수 있고, n형 또는 p형 불순물이 도핑된 영역일 수 있다. 게이트 전극(PG), 게이트 전극(PG) 아래의 활성 영역(AR), 및 소스/드레인 영역들(PSD)은 트랜지스터를 구성할 수 있다.
하부 층간 절연막(BIL)이 주변 회로 구조체(PS)가 형성된 하부 기판(LS)을 덮을 수 있다. 하부 층간 절연막(BIL)의 상면은 평탄할 수 있다. 하부 층간 절연막(BIL)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 3, 도 4a, 및 도 4b를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 장치와 실질적으로 동일한 구성에 대하여는 동일/유사한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 7을 참조하면, 반도체 장치(102)는 기판(미도시), 적층 구조체들(ST), 수직 채널 구조체들(VCS), 공통 소스 라인들(CSL), 및 소자 분리막들(DSL)을 포함할 수 있다. 기판, 적층 구조체들(ST), 공통 소스 라인들(CSL), 및 소자 분리막들(DSL)은 도 3, 도 4a, 및 도 4b를 참조하여 설명한 바와 실질적으로 동일할 수 있으며, 이에 대한 설명은 생략한다.
도 7에 도시된 바와 같이, 평면적 관점에서, 소자 분리막들(DSL)에 의해 정의되는 하나의 적층 구조체(ST)를 관통하는 수직 채널 구조체들(VCS)은 제1 방향(D1)으로 연장되는 4개의 열들(C1 내지 C4)을 따라 배열될 수 있다. 또한, 평면적 관점에서, 인접하는 두 개의 열들(C1 내지 C4)에 포함된 수직 채널 구조체들(VCS)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 수직 채널 구조체들(VCS)의 각각은 도 3, 도 4a, 및 도 4b를 참조하여 설명한 수직 채널 구조체(VCS)와 실질적으로 동일할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 3, 도 4a, 및 도 4b를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 장치와 실질적으로 동일한 구성에 대하여는 동일/유사한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 8을 참조하면, 반도체 장치(103)는 기판(미도시), 적층 구조체들(ST), 수직 채널 구조체들(VCS), 공통 소스 라인들(CSL), 및 소자 분리막들(DSL)을 포함할 수 있다. 기판, 공통 소스 라인들(CSL), 및 소자 분리막들(DSL)은 도 3, 도 4a, 및 도 4b를 참조하여 설명한 바와 실질적으로 동일할 수 있으며, 이에 대한 설명은 생략한다.
도 8에 도시된 바와 같이, 평면적 관점에서, 하나의 적층 구조체(ST)를 관통하는 수직 채널 구조체들(VCS)은 제1 방향(D1)으로 연장되는 9개의 열들(C1 내지 C9)을 따라 배열될 수 있다. 또한, 평면적 관점에서, 인접하는 두 개의 열들(C1 내지 C9)에 포함된 수직 채널 구조체들(VCS)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 수직 채널 구조체들(VCS)의 각각은 도 3, 도 4a, 및 도 4b를 참조하여 설명한 수직 채널 구조체(VCS)와 실질적으로 동일할 수 있다. 제5 열(C5)에 포함된 수직 채널 구조체들(VCS)은 비트 라인(미도시)과 연결되지 않는 더미 수직 채널 구조체들일 수 있다. 그 외의 열들(C1 내지 C4, 및 C5 내지 C9)에 포함된 수직 채널 구조체들(VCS)은 비트 라인(미도시)과 연결되는 활성 수직 채널 구조체들일 수 있다.
적층 구조체들(ST)의 각각은 교대로 그리고 반복적으로 적층된 전극 구조체들(미도시), 절연 패턴들(미도시), 및 스트링 선택 라인 분리 패턴(SSL_C)을 포함할 수 있다. 전극 구조체들 및 절연 패턴들은 도 3, 도 4a, 및 도 4b를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 평면적 관점에서, 스트링 선택 라인 분리 패턴(SSL_C)은 제1 방향(D1)으로 연장될 수 있으며, 제5 열(C5)에 포함된 수직 채널 구조체들(VCS)을 연결할 수 있다. 스트링 선택 라인 분리 패턴(SSL_C)은 적층 구조체들(ST)의 각각의 상부에 제공되어 최상부에 배치된 전극 구조체에 포함된 도전 패턴(즉, 스트링 선택 라인)을 제2 방향(D2)으로 분리시킬 수 있다. 스트링 선택 라인 분리 패턴(SSL_C)은 그 외의 전극 구조체들에 포함된 도전 패턴들을 분리시키지 않을 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 9를 참조하면, 반도체 장치(200)는 기판(210), 기판(210) 상의 비트 라인들(BL), 기판(210)과 비트 라인들(BL) 사이의 적층 구조체들(ST), 적층 구조체들(ST)과 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 적층 구조체들(ST)을 관통하는 수직 채널 구조체들(VCS)을 포함할 수 있다.
적층 구조체들(ST)의 각각은 교대로 적층된 복수개의 절연 패턴들(220) 및 도전 패턴들(230)을 포함할 수 있다. 나아가, 적층 구조체들(ST)의 각각은 도전 패턴들(230)의 측벽들 상에 국부적으로 배치되는 식각 방지 패턴들(EP)을 더 포함할 수 있다. 식각 방지 패턴들(EP)은 서로 이격될 수 있으며, 절연 패턴들(220) 사이에 개재될 수 있다. 절연 패턴들(220)의 측벽은 식각 방지 패턴들(EP)에 의해 노출될 수 있다. 적층 구조체들(ST)의 각각은 제1 방향(D1)으로 연장될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되는 소자 분리 트렌치들(227)에 의하여, 제1 방향에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다.
도전 패턴들(220)은 도전성 물질(예를 들어, 텅스텐)을 포함할 수 있다. 전극 절연막들(225)은 실리콘 산화물을 포함할 수 있다. 식각 방지 패턴들(EP)은 후술할 소자 분리 패턴(DSP)보다 불산(HF)에 대하여 낮은 식각 속도를 갖는 물질로 이루어질 수 있다. 이에 따라, 식각 방지 패턴들(EP)의 불산에 대한 식각 속도는 소자 분리 패턴(DSP)의 불산(HF)에 대한 식각 속도보다 낮을 수 있다. 예를 들어, 식각 방지 패턴들(EP)은 실리콘 또는 실리콘 질화물로 이루어질 수 있다.
도전 패턴들(220)은 기판(210) 상에 차례로 그리고 수직적으로(제3 방향, D3) 적층될 수 있다. 도전 패턴들(220)은 스트링 선택 라인(SSL), 워드 라인들(WL), 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치될 수 있다. 접지 선택 라인(GSL)은 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 배치될 수 있다. 워드 라인들(WL)은 기판(210) 상에 수직적으로 적층될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 소자 분리 트렌치(227)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다. 워드 라인들(WL)은 기판(210)과 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1), 및 기판(210)과 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2)은 소자 분리 트렌치(227)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이, 및 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2) 사이에 소자 분리 패턴(DSP)이 제공될 수 있다. 소자 분리 패턴(DSP)은 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 소자 분리 패턴(DSP)은 소자 분리 트렌치(227)를 채울 수 있다. 소자 분리 패턴(DSP)과 도전 패턴들(230) 사이에 식각 방지 패턴들(EP)이 개재될 수 있다. 이에 따라, 소자 분리 패턴(DSP)과 도전 패턴들(130)은 식각 방지 패턴들(EP)을 사이에 두고 서로 이격될 수 있다. 소자 분리 패턴(DSP)은 실리콘 산화물을 포함할 수 있다. 일 예로, 소자 분리 패턴은(DSP)은 실리콘을 산화하여 형성된 실리콘 산화막을 포함하거나, 고온(예를 들어, 약 100℃ 내지 약 900℃)에서 증착된 실리콘 산화막을 포함할 수 있다.
복수개의 활성 기둥들(AP)은 적층 구조체(ST)를 관통할 수 있다. 활성 기둥들(AP)은 평면적 관점에서 제1 방향(D1)을 따라 배열될 수 있다.
활성 기둥(AP)은 비트 라인들(BL)과 공통 소스 라인(CSL)을 연결할 수 있다. 적층 구조체들(ST)과 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 비트 라인 플러그들(PLG) 및 패드(PAD)가 더 배치될 수 있다.
활성 기둥들(AP)의 각각은 적층 구조체들(ST)을 관통하는 수직 부분들(VP) 및 적층 구조체들(ST) 아래에서 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 부분들(VP)은 적층 구조체(ST)를 관통하는 수직 홀들(225) 내에 제공될 수 있다. 수평 부분(HP)은 기판(210) 상부의 수평 리세스부(RC) 내에 제공될 수 있다. 한 쌍의 수직 부분들(VP) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 한 쌍의 수직 부분들(VP) 중의 다른 하나는 비트라인(BL)에 연결될 수 있다. 수평 부분(HP)은 기판(210)과 적층 구조체(ST) 사이에 제공되어 한 쌍의 수직 부분들(VP)을 연결할 수 있다.
예를 들어, 활성 기둥들(AP)의 각각에 있어서, 수직 부분들(VP)은 상부 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제1 수직 부분(VP1), 및 하부 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 제1 수직 부분(VP1)은 비트라인(BL)에 연결되고, 제2 수직 부분(VP2)은 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HP)은 상부 워드 라인들(WL1)의 아래에서 하부 워드 라인들(WL2)의 아래로 연장되어 제1 수직 부분(VP1) 및 제2 수직 부분(VP2)을 연결할 수 있다.
활성 기둥들(AP)과 도전 패턴들(220) 사이에 데이터 저장막(DS)이 제공될 수 있다. 게이트 절연막(GOX)이 활성 기둥들(AP)과 기판(210) 사이에 제공될 수 있다. 게이트 절연막(GOX)은 실리콘 산화막일 수 있다.
도 10은 본 발명의 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 11은 본 발명의 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 메모리 장치를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 12는 본 발명의 실시예들에 따라 형성된 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 시스템(1310)이 장착된다. 플래시 메모리 시스템(1310)은 플래시 메모리(1311) 및 메모리 콘트롤러(1312)를 포함할 수 있다. 플래시 메모리(1311)는 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 포함할 수 있다. 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 교대로 적층된 절연 패턴들 및 전극 구조체들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 수직적으로 관통하는 수직 채널 구조체를 포함하되,
    상기 전극 구조체들의 각각은:
    제1 측벽, 상기 제1 측벽에 대향하는 제2 측벽, 및 상기 제1 및 제2 측벽들과 이격되어 상기 수직 채널 구조체를 둘러싸는 내측벽을 가지는 도전 패턴;
    상기 제1 측벽 상의 제1 식각 방지 패턴; 및
    상기 제2 측벽 상의 제2 식각 방지 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 절연 패턴들의 각각은 상기 제1 측벽에 인접하는 제3 측벽 및 상기 제3 측벽에 대향하는 제4 측벽을 가지며,
    상기 제3 측벽은 상기 제1 식각 방지 패턴에 의해 노출되고,
    상기 제4 측벽은 상기 제2 식각 방지 패턴에 의해 노출되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 식각 방지 패턴을 덮는 제1 소자 분리막; 및
    상기 제2 식각 방지 패턴을 덮는 제2 소자 분리막을 더 포함하되,
    상기 제1 식각 방지 패턴은 상기 도전 패턴과 상기 제1 소자 분리막 사이에 개재되고,
    상기 제2 식각 방지 패턴은 상기 도전 패턴과 상기 제2 소자 분리막 사이에 개재되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 도전 패턴과 상기 제1 소자 분리막은 상기 제1 식각 방지 패턴을 사이에 두고 서로 이격되고,
    상기 도전 패턴과 상기 제2 소자 분리막은 상기 제2 식각 방지 패턴을 사이에 두고 서로 이격되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 및 제2 식각 방지 패턴들의 불산(HF)에 대한 식각 속도는 상기 제1 및 제2 소자 분리막들의 불산(HF)에 대한 식각 속도보다 낮은 반도체 장치.
  6. 기판 상에 교대로 적층된 절연 패턴들 및 도전 패턴들, 그리고 상기 절연 패턴들 및 상기 도전 패턴들을 관통하는 수직 채널 구조체를 형성하는 것;
    상기 절연 패턴들의 측벽들 및 상기 도전 패턴들의 측벽들을 덮는 식각 방지막을 형성하는 것;
    상기 식각 방지막으로부터 상기 도전 패턴들의 상기 측벽들 상에 각각 배치되는 식각 방지 패턴들을 형성하는 것; 및
    상기 식각 방지 패턴들 및 상기 절연 패턴들의 상기 측벽들을 덮는 소자 분리막을 형성하는 것을 포함하되,
    상기 식각 방지 패턴들은 서로 이격되는 반도체 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 식각 방지막은 실리콘 또는 실리콘 질화물로 이루어진 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 식각 방지 패턴들 및 상기 소자 분리막을 형성하는 것은 상기 식각 방지막의 일부를 산화하는 것을 포함하며,
    상기 식각 방지막 중 산화된 일부는 상기 소자 분리막이 되며,
    상기 식각 방지막 중 산화되지 않은 일부는 상기 식각 방지 패턴들이 되는 반도체 장치의 제조 방법.
  9. 제6 항에 있어서,
    상기 식각 방지 패턴들을 형성하는 것은 상기 식각 방지막의 일부를 습식 식각하는 것을 포함하고,
    상기 소자 분리막을 형성하는 것은 상기 식각 방지 패턴들 및 상기 절연 패턴들의 상기 측벽들을 덮도록 실리콘 산화막을 증착하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제6 항에 있어서,
    상기 도전 패턴들의 너비는 상기 절연 패턴들의 너비보다 작으며,
    상기 식각 방지 패턴들은 상기 절연 패턴들 사이에 개재되는 반도체 장치의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102447489B1 (ko) * 2015-09-02 2022-09-27 삼성전자주식회사 반도체 메모리 소자
US10733446B2 (en) * 2016-01-06 2020-08-04 Orcam Technologies Ltd. Wearable apparatus and methods for causing a paired device to execute selected functions
US9673216B1 (en) * 2016-07-18 2017-06-06 Sandisk Technologies Llc Method of forming memory cell film
TWI654747B (zh) * 2016-09-12 2019-03-21 日商東芝記憶體股份有限公司 Semiconductor memory device
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102353251B1 (ko) 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102682342B1 (ko) * 2018-05-23 2024-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10381376B1 (en) * 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional flat NAND memory device including concave word lines and method of making the same
KR102613951B1 (ko) * 2018-10-18 2023-12-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 지그재그 슬릿 구조를 갖는 3차원 메모리 장치 및 이를 형성하기 위한 방법
KR102549172B1 (ko) * 2018-10-29 2023-07-03 삼성전자주식회사 반도체 소자의 제조 방법
KR102702997B1 (ko) * 2019-03-07 2024-09-04 삼성전자주식회사 반도체 메모리 소자
US11037947B2 (en) * 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
US11195847B2 (en) * 2019-05-15 2021-12-07 Macronix International Co., Ltd. Memory device and method for forming the same
JP2021145063A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
KR102666995B1 (ko) * 2021-12-08 2024-05-17 한양대학교 산학협력단 워드 라인 분리 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264547A1 (en) 2013-03-14 2014-09-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978052A (en) 1986-11-07 1990-12-18 Olin Corporation Semiconductor die attach system
US4872047A (en) 1986-11-07 1989-10-03 Olin Corporation Semiconductor die attach system
US6475927B1 (en) 1998-02-02 2002-11-05 Micron Technology, Inc. Method of forming a semiconductor device
US6060741A (en) 1998-09-16 2000-05-09 Advanced Micro Devices, Inc. Stacked gate structure for flash memory application
KR100347549B1 (ko) 1999-12-28 2002-08-07 주식회사 하이닉스반도체 플래쉬 메모리 소자
KR20070049731A (ko) 2005-11-09 2007-05-14 동부일렉트로닉스 주식회사 플래시 메모리 및 그 제조방법
TW200847404A (en) 2007-05-18 2008-12-01 Nanya Technology Corp Flash memory device and method for fabricating thereof
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101842900B1 (ko) 2011-02-16 2018-03-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP5431386B2 (ja) 2011-02-22 2014-03-05 株式会社東芝 半導体記憶装置
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR20130071690A (ko) 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20130072516A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101333138B1 (ko) 2012-03-05 2013-11-26 삼성디스플레이 주식회사 유기 발광 장치의 제조 방법, 무기막 전사용 기판 및 유기 발광 장치
KR102003526B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20140024632A (ko) * 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102170770B1 (ko) * 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
CN106717119B (zh) * 2014-09-25 2018-12-04 株式会社日本有机雷特显示器 有机el显示面板的制造方法
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
KR102344881B1 (ko) * 2015-03-31 2021-12-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP2016213052A (ja) * 2015-05-08 2016-12-15 株式会社Ｊｏｌｅｄ 青色有機ｅｌ素子、有機ｅｌ表示パネル及び青色有機ｅｌ素子の製造方法
US9437612B1 (en) * 2015-08-21 2016-09-06 Macronix International Co., Ltd. Three-dimensional memory
JP6556103B2 (ja) * 2016-06-28 2019-08-07 太陽誘電株式会社 弾性波デバイスの製造方法及び弾性波デバイス

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264547A1 (en) 2013-03-14 2014-09-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same

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