KR102353251B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 채널들, 상기 기판 상에 형성되어, 상기 각 채널들의 적어도 일부 표면을 감싸는 게이트 구조물, 상기 게이트 구조물 측벽의 적어도 일부를 커버하며, 상기 채널과 상기 수직 방향으로 오버랩되는 중앙부 및 상기 중앙부로부터 돌출되어 상기 채널과 상기 수직 방향으로 오버랩되지 않는 돌출부를 포함하는 제1 스페이서, 및 상기 기판 상에 형성되어, 상기 채널들의 측벽에 연결된 소스/드레인 층을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
엠비씨펫(MBCFET) 형성 시, 핀 구조물을 형성하고, 상기 핀 구조물 상에 더미 게이트 구조물 및 이의 측벽을 커버하는 게이트 스페이서를 형성한 후, 이들을 식각 마스크로 사용하여 상기 핀 구조물을 식각한다. 상기 더미 게이트 구조물에 인접하는 소스/드레인 층을 형성한 후, 상기 더미 게이트 구조물을 게이트 구조물로 대체한다. 상기 게이트 구조물과 상기 소스/드레인 층 사이에 절연이 되지 않을 경우, 이들 사이에 전기적인 short가 발생할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 채널들, 상기 기판 상에 형성되어, 상기 각 채널들의 적어도 일부 표면을 감싸는 게이트 구조물, 상기 게이트 구조물 측벽의 적어도 일부를 커버하며, 상기 채널과 상기 수직 방향으로 오버랩되는 중앙부 및 상기 중앙부로부터 돌출되어 상기 채널과 상기 수직 방향으로 오버랩되지 않는 돌출부를 포함하는 제1 스페이서, 및 상기 기판 상에 형성되어, 상기 채널들의 측벽에 연결된 소스/드레인 층을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물을 관통하는 채널, 상기 기판 상에 형성되어 상기 채널에 연결된 소스/드레인 층, 및 상기 게이트 구조물 측벽의 적어도 일부를 커버하여 상기 소스/드레인 층과 절연시키며, 상기 채널과 상기 수직 방향으로 오버랩되는 중앙부 및 상기 중앙부로부터 돌출되어 상기 채널과 상기 수직 방향으로 오버랩되지 않는 돌출부를 포함하는 제1 스페이서를 구비할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 소스/드레인 층, 상기 소스/드레인 층의 일 측에 형성된 제1 게이트 구조물, 상기 제1 게이트 구조물을 관통하여 상기 소스/드레인 층에 연결된 제1 채널, 및 상기 소스/드레인 층에 대향하는 상기 제1 게이트 구조물의 측벽의 일부를 커버하여 상기 소스/드레인 층과 절연시키며, 상기 기판 상면에 수직한 수직 방향으로 상기 제1 채널과 오버랩되지 않는 제1 돌출부를 포함하는 제1 스페이서를 구비할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 교대로 반복적으로 적층된 희생 라인들 및 반도체 라인들을 포함하는 핀 구조물을 형성하고, 상기 핀 구조물 및 상기 기판 상에 순차적으로 적층된 더미 게이트 절연 패턴 및 더미 게이트 전극을 포함하는 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물을 식각 마스크로 사용하여 상기 핀 구조물을 식각함으로써 상기 기판 상면 일부를 노출시키고, 상기 희생 라인들의 측벽을 식각하여 제1 리세스를 형성하고, 상기 제1 리세스에 의해 노출되고 이와 동일한 높이에 형성 된 상기 더미 게이트 절연 패턴 부분을 식각하여 제2 리세스를 형성하고, 상기 제1 및 제2 리세스들을 채우는 제1 스페이서를 형성하고, 상기 노출된 기판 상면 부분 상에 소스/드레인 층을 형성하고, 그리고 상기 더미 게이트 구조물을 게이트 구조물로 대체할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 연장되는 핀 구조물을 형성하고, 상기 핀 구조물 및 상기 기판 상에 순차적으로 적층된 더미 게이트 절연 패턴 및 더미 게이트 전극을 포함하며 상기 제1 방향과 직교하는 제2 방향으로 연장되는 더미 게이트 구조물을 형성하되, 상기 핀 구조물에 접촉하는 상기 더미 게이트 절연 패턴 부분이 상기 기판 상면에 수직한 수직 방향으로 상기 더미 게이트 전극에 오버랩되지 않는 돌출부를 갖고, 상기 더미 게이트 구조물의 측벽에 제2 스페이서를 형성하고, 상기 더미 게이트 구조물 및 상기 제2 스페이서를 식각 마스크로 사용하여 상기 핀 구조물을 식각함으로써 상기 기판 상면 일부를 노출시키고, 상기 핀 구조물의 일부를 식각하여 제1 리세스를 형성하고, 상기 더미 게이트 절연 패턴의 돌출부를 식각하여 제2 리세스를 형성하고, 상기 제1 및 제2 리세스들을 채우는 제1 스페이서를 형성하고, 상기 노출된 기판 상면 부분 상에 소스/드레인 층을 형성하고, 그리고 상기 더미 게이트 구조물을 게이트 구조물로 대체할 수 있다.
예시적인 실시예들에 따른 MBCFET에 포함되어 게이트 구조물의 측벽을 커버하는 스페이서 구조물이 채널과 수직 방향으로 오버랩되지 않는 돌출부를 포함할 수 있으며, 이로 인해 상기 게이트 구조물과 이에 인접하는 소스/드레인 층 사이의 전기적인 절연성이 담보될 수 있다.
도 1 내지 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 6 내지 도 32는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 33 내지 37은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들이다.
도 1 내지 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 1은 평면도이고, 도 2는 수평 단면도이며, 도 3 내지 5는 수직 단면도들이다.
이때, 도 3은 도 1의 A-A'선을 따라 절단한 단면도이고, 도 4는 도 1의 B-B'선을 따라 절단한 단면도이며, 도 5는 도 1의 C-C'선을 따라 절단한 단면도이다. 한편, 도 2는 도 1의 X 영역에 대한 수평 단면도로서, 도 3 내지 5에 표시된 D-D'선을 따라 절단한 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 5를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 반도체 패턴(124), 게이트 구조물(310), 에피택시얼 막(240), 및 제1 스페이서(230)를 포함할 수 있다. 또한, 상기 반도체 장치는 액티브 영역(105), 소자 분리 패턴(130), 제2 스페이서(185), 및 절연막(250)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
액티브 영역(105)은 기판(100) 상에서 상기 제3 방향으로 돌출될 수 있으며, 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 2개의 액티브 영역들(105)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100) 상에 3개 이상의 복수의 액티브 영역들(105)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수도 있다. 액티브 영역(105)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질을 포함할 수 있다.
액티브 영역(105)의 측벽은 소자 분리 패턴(130)에 의해 감싸질 수 있다. 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
반도체 패턴(124)은 액티브 영역(105)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 반도체 패턴들(124)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
또한, 도면 상에서는 상기 제1 방향으로 연장되는 액티브 영역(105) 상의 각 층들에 상기 제1 방향으로 서로 이격된 2개의 반도체 패턴들(124)이 형성된 것만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 반도체 패턴들(124)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
에피택시얼 막(240)은 액티브 영역(105) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 반도체 패턴들(124)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 에피택시얼 막(240)은 제1 스페이서(230)의 외측벽, 및 제2 스페이서(185)의 외측벽 하부에 접촉할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 막(240)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있으며, 이에 따라 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다. 이와는 달리, 에피택시얼 막(240)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수도 있으며, 이에 따라 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수도 있다. 에피택시얼 막(240)은 소스/드레인 층으로 지칭될 수도 있다.
게이트 구조물(310)은 기판(100) 상에 형성되어, 각 반도체 패턴(124)의 상기 제1 방향으로의 중앙부를 둘러쌀 수 있다. 도면 상에서는 게이트 구조물(310)이 2개의 액티브 영역들(105) 상에 각각 형성된 반도체 패턴들(124)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 게이트 구조물(310)은 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 3개 이상의 액티브 영역들(105) 상에 각각 형성된 반도체 패턴들(124)을 커버하거나, 혹은 하나의 액티브 영역(105) 상에 형성된 반도체 패턴들(124)만을 커버할 수도 있다.
또한, 도면 상에서는 기판(100) 상에 2개의 게이트 구조물들(310)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 게이트 구조물들(310)이 형성될 수도 있다.
게이트 구조물(310)은 각 반도체 패턴들(124)의 표면 혹은 액티브 영역(105)의 상면으로부터 순차적으로 적층된 인터페이스 패턴(270), 게이트 절연 패턴(280), 일함수 조절 패턴(290), 및 게이트 전극(300)을 포함할 수 있다.
인터페이스 패턴(270)은 액티브 영역(105) 상면 및 각 반도체 패턴들(124)의 표면에 형성될 수 있고, 게이트 절연 패턴(280)은 인터페이스 패턴(270)의 표면, 제1 및 제2 스페이서들(230, 185)의 내측벽들 상에 형성될 수 있으며, 일함수 조절 패턴(290)은 게이트 절연 패턴(280) 상에 형성될 수 있고, 게이트 전극(300)은 상기 제3 방향으로 서로 이격된 반도체 패턴들(124) 사이의 공간 및 최상층 반도체 패턴(124) 상부에서 제2 스페이서(185)의 내부로 정의되는 공간을 채울 수 있다.
인터페이스 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(280)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
일함수 조절 패턴(290)은 예를 들어, 티타늄 질화물, 티타늄 산질화물, 티타늄 산탄질화물, 티타늄 실리콘 질화물, 티타늄 실리콘 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 알루미늄 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물 등을 포함할 수 있다. 게이트 전극(300)은 예를 들어, 티타늄, 알루미늄 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
게이트 구조물(310)은 소스/드레인 층 역할을 수행하는 에피택시얼 막(240), 및 채널 역할을 수행하는 반도체 패턴(124)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 에피택시얼 막(240)에 도핑된 불순물의 도전형에 따라 엔모스 트랜지스터 혹은 피모스 트랜지스터일 수 있다. 상기 트랜지스터는 상기 제3 방향을 따라 적층된 복수의 반도체 패턴들(124)을 포함할 수 있으며, 이에 따라 엠비씨펫(Multi Bridge Channel Field Effect Transistor: MBCFET)일 수 있다.
제1 스페이서(230)는 게이트 구조물(310)의 상기 제1 방향으로의 각 양 측벽들의 하부를 커버할 수 있으며, 제2 스페이서(185)는 게이트 구조물(310)의 상기 제1 방향으로의 각 양 측벽들의 상부를 커버할 수 있다. 제1 및 제2 스페이서들(230, 185)은 함께 스페이서 구조물로 지칭될 수도 있다.
구체적으로, 제1 스페이서(230)는 복수의 층들에 각각 형성된 반도체 패턴들(124) 사이, 혹은 최하층 반도체 패턴(124)과 액티브 영역(105) 상면 사이에 형성되어, 게이트 구조물(310)의 측벽 하부를 커버할 수 있으며, 제2 스페이서(185)는 최상층 반도체 패턴(124) 상에 형성되어, 게이트 구조물(310)의 측벽 상부를 커버할 수 있다. 이에 따라, 게이트 구조물(310)은 제1 및 제2 스페이서들(230, 185)에 의해 에피택시얼 막(240)과 전기적으로 절연될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(230)는 반도체 패턴(124)과 상기 제3 방향으로 오버랩되는 중앙부(210), 및 중앙부(210)로부터 상기 제2 방향으로 돌출된 돌출부(220)를 포함할 수 있다. 즉, 제1 스페이서(230)의 중앙부(210)는 반도체 패턴들(124) 사이, 혹은 최하층 반도체 패턴(124)과 액티브 영역(105) 상면 사이에서 상기 제2 방향으로 연장될 수 있으며, 제1 스페이서(230)의 돌출부(220)는 중앙부(210)의 상기 제2 방향으로의 각 양단들로부터 상기 제2 방향으로 돌출되어 반도체 패턴들(124)과 상기 제3 방향으로 오버랩되지 않을 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(230)의 중앙부(210)의 양단들에 형성된 돌출부들(220)은 서로 대칭적인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(230)의 돌출부(220)의 말단은 에피택시얼 막(240)에 접촉할 수 있다. 이에 따라, 제1 스페이서(230)에서 돌출부(220)가 형성되지 않은 경우 그 공간에는, 돌출부(220) 대신 게이트 구조물(310)이 형성될 수 있으며, 게이트 구조물(310)과 에피택시얼 막(240)이 서로 직접 접촉할 수도 있다. 하지만, 예시적인 실시예들에 있어서, 제1 스페이서(230)가 돌출부(220)를 포함하므로, 게이트 구조물(310)과 에피택시얼 막(240)이 서로 직접 접촉할 수 없으며, 이들 사이의 전기적 절연성이 확보될 수 있다. 이에 대해서는, 도 6 내지 도 32를 참조로 후술하는 상기 반도체 장치의 제조 방법에서 보다 자세히 설명한다.
예시적인 실시예들에 있어서, 제1 스페이서(230)는 상부의 제2 스페이서(185)와 상기 제3 방향을 따라 적어도 부분적으로 오버랩될 수 있다. 도 1 내지 5에서는, 제1 스페이서(230)의 중앙부(210)의 외측벽이 제2 스페이서(185)의 외측벽과 상기 제3 방향으로 얼라인되지 않고, 또한 제1 스페이서(230)의 중앙부(210)의 내측벽이 제2 스페이서(185)의 내측벽과 상기 제3 방향으로 얼라인되지 않는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
일 실시예에 있어서, 제1 스페이서(230)의 내측벽은 최상층 반도체 패턴(124) 상에 형성된 게이트 구조물(310) 부분에 상기 제3 방향으로 오버랩될 수 있으며, 이에 따라 최상층 반도체 패턴(124) 아래에 형성된 게이트 구조물(310) 부분의 상기 제1 방향으로의 폭이 최상층 반도체 패턴(124) 상에 형성된 게이트 구조물(310) 부분의 상기 제1 방향으로의 폭보다 작을 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 최상층 반도체 패턴(124) 아래에 형성된 게이트 구조물(310) 부분의 상기 제1 방향으로의 폭이 최상층 반도체 패턴(124) 상에 형성된 게이트 구조물(310) 부분의 상기 제1 방향으로의 폭과 실질적으로 동일하거나 더 클 수도 있다.
제1 스페이서(230)는 예를 들어, 실리콘 질화물, 실리콘 탄질화물, 실리콘 붕질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있으며, 제2 스페이서(185)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 절연막(250)은 제2 스페이서(185)의 측벽을 둘러싸면서 에피택시얼 막(240)을 커버할 수 있다. 절연막(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 반도체 장치는 에피택시얼 막(240) 및/또는 게이트 구조물(310)에 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
전술한 바와 같이 상기 반도체 장치는 게이트 구조물(310)과 이에 인접하는 에피택시얼 막(240)이 제1 및 제2 스페이서들(230, 185)에 의해 서로 이격되어 전기적으로 절연될 수 있다. 특히, 제1 스페이서(230)가 반도체 패턴(124)에 상기 제3 방향으로 오버랩되지 않는 돌출부(220)를 포함할 수 있으며, 이로 인해 게이트 구조물(310)과 에피택시얼 막(240) 사이의 전기적 절연이 보다 확실하게 담보될 수 있다.
도 6 내지 도 32는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 10, 15, 19, 22, 24, 27 및 29는 평면도들이고, 도 7, 9, 12-14, 17-18, 21, 26, 28 및 31-32는 수직 단면도들이며, 도 11, 16, 20, 23, 25 및 30는 수평 단면도들이다.
이때, 도 7, 9 및 12는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 13, 17, 21, 26, 28 및 31은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 14, 18 및 32는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다. 한편, 도 11, 16, 20, 23, 25 및 30은 대응하는 각 평면도들의 X 영역에 대한 수평 단면도들로서, 상기 각 평면도들에 대응하는 수직 단면도에 표시된 D-D'선을 따라 절단한 단면도들이다.
도 6 및 7을 참조하면, 기판(100) 상에 희생막(110) 및 반도체 막(120)을 교대로 반복적으로 적층할 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생막들(110) 및 반도체 막들(120)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
희생막(110)은 기판(100) 및 반도체 막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
도 8 및 9를 참조하면, 최상층에 형성된 반도체 막(120) 상에 상기 제1 방향으로 각각 연장되는 하드 마스크(도시되지 않음)를 형성하고, 이를 식각 마스크로 사용하여 반도체 막(120), 희생막(110), 및 기판(100) 상부를 식각할 수 있다.
이에 따라, 기판(100) 상에 상기 제1 방향으로 연장되는 액티브 영역(105)이 형성될 수 있으며, 액티브 영역(105) 상에 교대로 반복적으로 적층된 희생 라인들(112) 및 반도체 라인들(122)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(100) 상에 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 하드 마스크를 제거한 후, 기판(100) 상에 액티브 영역(105)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
도 10 내지 14를 참조하면, 기판(100) 상에 상기 핀 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 더미 게이트 구조물(175)을 형성할 수 있다.
구체적으로, 상기 핀 구조물 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 연장되는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100) 상에 더미 게이트 마스크(165)를 형성할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 더미 게이트 마스크(165)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100) 상에 더미 게이트 전극(155) 및 더미 게이트 절연 패턴(145)을 각각 형성할 수 있다.
액티브 영역(105) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 더미 게이트 절연 패턴(145), 더미 게이트 전극(155), 및 더미 게이트 마스크(165)는 더미 게이트 구조물(175)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(175)은 상기 제2 방향으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들과, 상기 핀 구조물에 상기 제2 방향으로 인접한 부분의 상면을 커버할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(175)에서 상기 핀 구조물의 표면에 접촉하는 부분 및 소자 분리 패턴(130)의 상면에 접촉하는 부분은 상기 핀 구조물 표면 혹은 소자 분리 패턴(130) 상면에 대해 수직하지 않고 경사진 측벽을 가질 수 있다. 즉 더미 게이트 구조물(175)을 형성하기 위한 상기 식각 공정에서, 상기 더미 게이트 전극막에 비해 상대적으로 하부에 형성되어 상기 핀 구조물 표면 혹은 소자 분리 패턴(130) 상면에 접촉하는 상기 더미 게이트 절연막은 식각 가스의 공급량 차이, 상기 더미 게이트 전극막과의 재질 차이 등에 의해서, 상기 더미 게이트 전극막에 비해 잘 패터닝되지 않을 수 있으며, 이에 따라 상기 핀 구조물 표면, 혹은 소자 분리 패턴(130) 상면 즉, 기판(100) 상면에 대해 경사진 측벽을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 핀 구조물의 상기 제2 방향으로의 양 측벽들 상에는 상부의 더미 게이트 전극(155)에 상기 제3 방향으로 오버랩되지 않는 더미 게이트 절연 패턴(145) 부분이 형성될 수 있으며, 이하에서는 이를 더미 게이트 절연 패턴(145)의 돌출부(145a)로 지칭하기로 한다.
도 15 내지 18을 참조하면, 더미 게이트 구조물(175)의 측벽 상에 제2 스페이서(185)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 소자 분리 패턴(130), 및 더미 게이트 구조물(175)이 형성된 기판(100) 상에 제2 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 더미 게이트 구조물(175)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제2 스페이서(185)를 형성할 수 있다.
이후, 더미 게이트 구조물(175) 및 제2 스페이서(185)를 식각 마스크로 사용하여 노출된 상기 핀 구조물을 식각함으로써, 기판(100)의 액티브 영역(105) 상면을 노출시킬 수 있다.
이에 따라, 더미 게이트 구조물(175) 및 제2 스페이서(185) 하부에 형성된 희생 라인들(112) 및 반도체 라인들(122)은 각각 희생 패턴들(114) 및 반도체 패턴들(124)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 예시적인 실시예들에 있어서, 각 반도체 패턴들(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(175), 이의 각 양 측벽들에 형성된 제2 스페이서(185), 및 그 하부의 상기 핀 구조물을 제1 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제1 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 상기 제1 구조물들 사이에는 액티브 영역(105) 및 소자 분리 패턴(130)을 노출시키는 제1 개구(190)가 형성될 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 절연 패턴(145)의 돌출부(145a)는 제2 스페이서(185)에 의해 커버될 수 있다.
도 19 내지 21을 참조하면, 제1 개구(190)에 의해 노출된 희생 패턴들(114)의 상기 제1 방향으로의 양 측벽들을 식각하여 각각 제1 리세스들(195)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 리세스들(195)은 희생 패턴들(114)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다. 이와는 달리, 제1 리세스들(195)은 희생 패턴들(114)에 대한 건식 식각 공정을 수행함으로써 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 리세스들(195)이 형성됨에 따라서, 각 희생 패턴들(114)의 상기 제1 방향으로의 각 양단들로부터 상기 제2 방향으로 돌출된 더미 게이트 절연 패턴(145)의 돌출부(145a)가 노출될 수 있다. 일 실시예에 있어서, 제1 리세스들(195)이 형성됨에 따라서, 각 희생 패턴들(114)의 상기 제1 방향으로의 폭이 상부의 더미 게이트 구조물(175)의 상기 제1 방향으로의 폭보다 작아질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제1 리세스들(195)이 형성됨에 따라 더미 게이트 절연 패턴(145)의 돌출부(145a)가 노출될 수만 있다면, 각 제1 리세스들(195)의 깊이는 한정되지 않을 수 있으며, 이에 따라 각 희생 패턴들(114)의 상기 제1 방향으로의 폭이 상부의 더미 게이트 구조물(175)의 상기 제1 방향으로의 폭과 실질적으로 동일하거나 이보다 커질 수도 있다.
도 22 및 23을 참조하면, 제1 리세스들(195)에 의해 노출된 더미 게이트 절연 패턴(145)의 돌출부(145a)를 제거하여 제2 리세스(200)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 리세스(200)는 더미 게이트 절연 패턴(145)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다. 이와는 달리, 제2 리세스(200)은 더미 게이트 절연 패턴(145)에 대한 건식 식각 공정을 수행함으로써 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 식각 공정에서 제1 리세스들(195)에 의해 노출된 더미 게이트 절연 패턴(145)의 돌출부(145a)뿐만 아니라 이에 인접하는 더미 게이트 절연 패턴(145) 부분, 즉 상부의 더미 게이트 전극(155)과 상기 제3 방향으로 오버랩되는 부분도 제거될 수 있다.
도 24 내지 26을 참조하면, 제1 및 제2 리세스들(195, 200)을 채우는 제1 스페이서(230)가 형성될 수 있다.
제1 스페이서(230)는 제1 스페이서 막을 제1 및 제2 리세스들(195, 200)을 채우도록 더미 게이트 구조물(175), 제2 스페이서(185), 상기 핀 구조물, 기판(100)의 액티브 영역(105), 및 소자 분리 패턴(130) 상에 형성하고 이를 이방성 식각함으로써 형성될 수 있다. 상기 제1 스페이서 막은 예를 들어 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(230)는 제1 리세스(195)를 채우는 중앙부(210), 및 제2 리세스(200)를 채우는 돌출부(220)를 포함할 수 있다. 즉, 제1 스페이서(230)이 돌출부(220)는 제1 스페이서(230)의 중앙부(210)의 상기 제2 방향으로의 각 양단들로부터 상기 제2 방향으로 돌출될 수 있으며, 서로 대칭적인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(230)는 상부의 제2 스페이서(185)와 상기 제3 방향을 따라 적어도 부분적으로 오버랩될 수 있다. 도 24 내지 도 26에서는, 제1 스페이서(230)의 중앙부(210)의 외측벽이 제2 스페이서(185)의 외측벽과 상기 제3 방향으로 얼라인되지 않는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 27 및 28을 참조하면, 제1 개구(190)에 의해 노출된 기판(100)의 액티브 영역(105) 상면에 에피택시얼 막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 막(240)은 제1 개구(190)에 의해 노출된 액티브 영역(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다. 이때, 에피택시얼 막(240)은 엔모스(NMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
이와는 달리, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, 에피택시얼 막(240)은 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 막(240)은 상기 제1 구조물의 상기 제1 방향으로의 양 측들에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 에피택시얼 막(240)은 상기 핀 구조물에 포함된 반도체 패턴들(124)의 측벽들, 및 희생 패턴들(114)의 측벽들을 커버하는 제1 스페이서(230)의 외측벽들과 접촉할 수 있으며, 나아가 상기 제3 방향으로 더 성장하여 제2 스페이서(185)의 측벽에 접촉할 수 있다.
에피택시얼 막(240)은 SEG 공정 이외에, 예를 들어 레이저 유도 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 통해 형성될 수도 있다.
에피택시얼 막(240)이 트랜지스터의 소스/드레인 층 역할을 수행할 수 있도록, 이에 불순물 도핑 및 열처리를 추가적으로 수행할 수도 있다. 예를 들어, 에피택시얼 막(240)이 실리콘 탄화물 혹은 실리콘을 포함하도록 형성된 경우, 이에 n형 불순물을 도핑하고 열처리할 수 있다. 에피택시얼 막(240)이 실리콘-게르마늄을 포함하도록 형성된 경우, 이에 p형 불순물을 도핑하고 열처리할 수 있다.
도 29 내지 32를 참조하면, 상기 제1 구조물 및 에피택시얼 막(240)을 덮는 절연막(250)을 기판(100) 상에 형성한 후, 상기 제1 구조물에 포함된 더미 게이트 전극(155)의 상면이 노출될 때까지 절연막(250)을 평탄화할 수 있다. 이때, 더미 게이트 마스크(165)도 함께 제거될 수 있으며, 제2 스페이서(185)의 상부도 부분적으로 제거될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(155) 및 그 하부의 더미 게이트 절연 패턴(145)을 예를 들어, 습식 식각 공정 및/또는 건식 식각 공정을 통해 제거하여, 제2 스페이서(185)의 내측벽, 제1 스페이서(230)의 내측벽, 반도체 패턴(124)의 표면, 및 액티브 영역(105)의 상면을 노출시키는 제2 개구(260)를 형성할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 절연 패턴(145)의 돌출부(145a)는 미리 제거되어, 더미 게이트 절연 패턴(145)과 다른 재질의 제1 스페이서(230)의 돌출부(220)로 치환되었으므로, 상기 식각 공정에서 제거되지 않을 수 있다. 이에 따라, 제2 개구(260)에 의해 에피택시얼 막(240)이 노출되지 않을 수 있다.
다시 도 1 내지 5를 참조하면, 제2 개구(260)을 채우는 게이트 구조물(310)을 기판(100) 상에 형성할 수 있다.
구체적으로, 제2 개구(260)에 의해 노출된 액티브 영역(105) 상면 및 반도체 패턴(124)의 표면에 대한 열산화 공정을 수행하여 인터페이스 패턴(270)을 형성한 후, 인터페이스 패턴(270)의 표면, 제1 및 제2 스페이서들(230, 185)의 내측벽들, 및 절연막(250) 상면에 게이트 절연막 및 일함수 조절막을 컨포멀하게 형성하고, 제2 개구(260)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 인터페이스 패턴(270) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 인터페이스 패턴(270)은 제1 및 제2 스페이서들(230, 185)의 내측벽들 상에도 형성될 수 있다.
이후, 절연막(250)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막, 및 상기 게이트 절연막을 평탄화하여, 각각 게이트 전극(300), 일함수 조절 패턴(290), 및 게이트 절연 패턴(280)을 형성할 수 있다. 인터페이스 패턴(270), 게이트 절연 패턴(280), 일함수 조절 패턴(290), 및 게이트 전극(300)은 게이트 구조물(310)을 형성할 수 있다.
예시적인 실시예들에 있어서, 돌출부(220)를 포함하는 제1 스페이서(230) 및 제2 스페이서(185)에 의해 게이트 구조물(310)은 에피택시얼 막(240)과 절연될 수 있으며, 이에 따라 이들 사이의 전기적 쇼트가 발생하지 않을 수 있다.
도 33 내지 37은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들이다. 도 33, 35 및 36은 도 1의 X 영역에 대한 수평 단면도로서, 도 3 내지 5에 표시된 D-D'선을 따라 절단한 단면도이며, 도 34 및 37은 도 1의 B-B'선을 따라 절단한 단면도이다.
상기 반도체 장치들은 제1 스페이서를 제외하고는 도 1 내지 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 33 및 34를 참조하면, 도 1 내지 5를 참조로 한 것과는 달리, 제1 스페이서(230)의 중앙부(210)의 내측벽은 제2 스페이서(185)의 내측벽과 상기 제3 방향으로 얼라인될 수 있다. 이에 따라, 최상층 반도체 패턴(124) 아래에 형성된 게이트 구조물(310) 부분의 상기 제1 방향으로의 폭은 최상층 반도체 패턴(124) 상에 형성된 게이트 구조물(310) 부분의 상기 제1 방향으로의 폭과 실질적으로 동일할 수 있다.
도 35를 참조하면, 제1 스페이서(230)의 돌출부(220)가 도 33 및 34를 참조로 설명한 것보다 작은 면적을 가질 수 있다.
도 36 및 37을 참조하면, 도 1 내지 5를 참조로 한 것과는 달리, 제1 스페이서(230)의 중앙부(210)의 외측벽은 제2 스페이서(185)의 외측벽과 상기 제3 방향으로 얼라인될 수 있다. 이에 따라, 제1 스페이서(230)의 두께는 제2 스페이서(185)의 두께보다 크거나 동일할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 영역
110: 희생막 112: 희생 라인
114: 희생 패턴 120: 반도체 막
122: 반도체 라인 124: 반도체 패턴
130: 소자 분리 패턴 145: 더미 게이트 절연 패턴
145a: 더미 절연 패턴의 돌출부
155: 더미 게이트 전극 165: 더미 게이트 전극
175: 더미 게이트 구조물 185, 230: 제2, 제1 스페이서
190, 260: 제1, 제2 개구 195, 200: 제1, 제2 리세스
210: 제1 스페이서의 중앙부 220: 제1 스페이서의 돌출부
240: 에피택시얼 막 250: 절연막
270: 인터페이스 패턴 280: 게이트 절연 패턴
290: 일함수 조절 패턴 300: 게이트 전극
310: 게이트 구조물

Claims (20)

  1. 기판의 상면에 수직한 수직 방향으로 상기 기판으로부터 돌출되며 상기 기판 상면에 평행한 제1 방향으로 연장된 액티브 영역;
    상기 액티브 영역 상면 상에서 상기 수직 방향을 따라 서로 이격되며, 각각이 상기 제1 방향으로 연장된 채널들;
    상기 액티브 영역 상에서 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되며, 상기 각 채널들의 상기 제1 방향으로의 중앙부를 감싸고, 하부 및 상부를 포함하는 게이트 구조물;
    상기 게이트 구조물 하부의 상기 제1 방향으로의 각 양 측벽들 상에 형성된 제1 스페이서;
    상기 게이트 구조물 상부의 상기 제1 방향으로의 각 양 측벽들 상에 형성된 제2 스페이서; 및
    상기 채널들의 상기 제1 방향으로의 각 양 측벽들, 상기 제1 스페이서의 상기 제1 방향으로의 각 양 외측벽들, 및 상기 제2 스페이서의 상기 제1 방향으로의 각 양 외측벽들에 접촉하는 소스/드레인 층을 포함하며,
    상기 제1 스페이서는 상기 수직 방향으로 상기 제2 스페이서와 적어도 부분적으로 오버랩되고,
    상기 수직 방향으로 상기 채널들에 오버랩되는 상기 제2 방향으로의 중앙부; 및
    상기 중앙부의 상기 제2 방향으로의 제1 및 제2 말단들 각각으로부터 돌출되고 상기 수직 방향으로 상기 채널들에 오버랩되지 않으며, 상부에서 보았을 때 서로 대칭적인 제1 및 제2 돌출부들을 포함하고,
    상기 중앙부는 상기 제1 및 제2 돌출부들보다 상기 각 제1 및 제2 방향들로 더 길며,
    상기 소스/드레인 층의 하면의 상기 제1 방향으로의 중앙부는 상기 소스/드레인 층의 하면의 상기 제1 방향으로의 에지부보다 낮은 반도체 장치.
  2. 제 1 항에 있어서, 상기 게이트 구조물은 상기 제1 및 제2 스페이서들에 의해서 상기 소스/드레인 층과 이격되고 전기적으로 절연되는 반도체 장치.
  3. 제 1 항에 있어서, 상기 게이트 구조물 하부의 상기 제1 방향으로의 제1 폭은 상기 게이트 구조물 상부의 상기 제1 방향으로의 제2 폭보다 좁은 반도체 장치.
  4. 제 1 항에 있어서, 상기 제1 스페이서는 실리콘 질화물, 실리콘 탄질화물, 실리콘 붕질화물 혹은 실리콘 산탄질화물 중에서 적어도 하나를 포함하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제1 스페이서는 상기 수직 방향으로 서로 이격된 복수의 제1 스페이서들을 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 게이트 구조물은 상기 각 채널들 상에서 순차적으로 적층된 인터페이스 패턴, 게이트 절연 패턴, 일함수 조절 패턴, 및 게이트 전극을 포함하는 반도체 장치.
  7. 기판;
    상기 기판의 상면 상에서 수직 방향으로 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들;
    상기 채널들 상의 게이트 구조물;
    상기 게이트 구조물의 측벽 상에 형성되며,
    상기 수직 방향으로 상기 채널들에 오버랩되는 중앙부; 및
    상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 상기 중앙부로부터 돌출되며, 상기 수직 방향으로 상기 채널들에 오버랩되지 않는 돌출부를 포함하는 제1 스페이서; 및
    상기 채널들의 측벽들 상에 형성되며 상기 제1 스페이서의 중앙부의 측벽에 접촉하는 소스/드레인 층을 포함하며,
    상기 제1 스페이서의 중앙부는 상기 제1 방향 및 상기 제2 방향으로 상기 제1 스페이서의 돌출부보다 길고,
    상기 게이트 구조물 및 상기 소스/드레인 층은 상기 제1 스페이서에 의해서 서로 이격되고 전기적으로 절연되며,
    상기 소스/드레인 층의 하면의 상기 제1 방향으로의 중앙부는 상기 소스/드레인 층의 하면의 상기 제1 방향으로의 에지부보다 낮은 반도체 장치.
  8. 제 7 항에 있어서, 상기 제1 스페이서의 상기 돌출부는 상기 제1 스페이서의 중앙부의 상기 제2 방향으로의 제1 및 제2 말단들 각각으로부터 돌출된 제1 및 제2 돌출부들을 포함하며,
    상기 제1 및 제2 돌출부들은 서로 대칭적인 형상을 갖는 반도체 장치.
  9. 제 7 항에 있어서, 상기 게이트 구조물은 상기 각 채널들의 중앙부 상에 형성된 반도체 장치.
  10. 제 7 항에 있어서, 상기 소스/드레인 층은 상기 각 채널들의 상기 제1 방향으로의 각 양 측벽들에 접촉하는 반도체 장치.
  11. 제 7 항에 있어서, 상기 소스/드레인 층은 상기 제1 스페이서의 외측벽에 접촉하는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제1 스페이서는 상기 게이트 구조물의 하부의 상기 제1 방향으로의 각 양 측벽들 상에 형성되고,
    상기 게이트 구조물의 상부의 상기 제1 방향으로의 각 양 측벽들 상에 형성된 제2 스페이서를 더 포함하며,
    상기 게이트 구조물은 상기 제1 및 제2 스페이서들에 의해서 상기 소스/드레인 층과 전기적으로 절연되는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제1 및 제2 스페이서들은 상기 수직 방향으로 적어도 부분적으로 서로 오버랩되는 반도체 장치.
  14. 기판 상에 형성되며, 수직 방향으로 순차적으로 적층된 하부 및 상부를 포함하는 게이트 구조물;
    상기 기판의 상면 상에서 상기 수직 방향으로 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 상기 게이트 구조물 하부를 관통하는 채널들;
    상기 게이트 구조물 하부의 상기 제1 방향으로의 각 양 측벽들 상에 형성되고, 상기 수직 방향으로 상기 게이트 구조물 상부에 적어도 부분적으로 오버랩되며,
    상기 수직 방향으로 상기 채널들에 오버랩되는 중앙부; 및
    상기 중앙부로부터 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 돌출되며, 상기 수직 방향으로 상기 채널들에 오버랩되지 않는 돌출부를 포함하는 제1 스페이서;
    상기 게이트 구조물 상부의 상기 제1 방향으로의 각 양 측벽들 상에 형성된 제2 스페이서; 및
    상기 채널들의 상기 제1 방향으로의 각 양 측벽들 및 상기 제1 스페이서의 상기 중앙부의 상기 제1 방향으로의 각 양 측벽들에 접촉하는 소스/드레인 층을 포함하며,
    상기 게이트 구조물 하부는 상기 채널들 중에서 최상층 채널의 상면과 동일하거나 이보다 낮은 높이에 형성되고,
    상기 제1 스페이서의 중앙부는 상기 제1 스페이서의 돌출부보다 상기 제2 방향으로 더 길며,
    상기 소스/드레인 층의 하면의 상기 제1 방향으로의 중앙부는 상기 소스/드레인 층의 하면의 상기 제1 방향으로의 에지부보다 낮은 반도체 장치.
  15. 제 14 항에 있어서, 상기 제1 스페이서는 상기 수직 방향으로 서로 이웃한 상기 채널들 사이, 및 상기 기판과 상기 채널들 중 이에 가장 가까운 채널 사이에 형성된 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제1 스페이서의 돌출부는 상기 제1 스페이서의 중앙부의 상기 제2 방향으로의 제1 및 제2 말단들로부터 각각 돌출되는 제1 및 제2 돌출부들을 포함하며,
    상기 제1 및 제2 돌출부들은 서로 대칭적인 형상을 갖는 반도체 장치.
  17. 제 14 항에 있어서, 상기 각 채널들의 상기 제1 방향으로의 폭은 상기 게이트 구조물의 상기 제1 방향으로의 폭보다 넓은 반도체 장치.
  18. 제 14 항에 있어서, 상기 제1 및 제2 스페이서들은 상기 수직 방향으로 적어도 부분적으로 서로 오버랩되는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 게이트 구조물은 상기 제2 방향으로 연장되며,
    상기 소스/드레인 층 및 상기 게이트 구조물은 상기 제1 방향으로 서로 이격된 반도체 장치.
  20. 제 19 항에 있어서, 상기 제1 스페이서의 중앙부는 상기 게이트 구조물 및 상기 소스/드레인 층 사이에서 경사진 측벽을 갖는 반도체 장치.
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