KR102595606B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 및 상기 게이트 구조체의 일단에 접촉하는 게이트 분리 패턴을 포함하고, 상기 게이트 구조체는 상기 제1 방향에서 서로 다른 폭을 가지는 부분들을 포함하고, 상기 게이트 분리 패턴의 폭은 상기 게이트 구조체의 적어도 일부분의 폭보다 클 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 요구에 대응하여 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 단채널 효과(Short Channel Effect)를 극복하기 위하여, 3차원 구조의 채널을 구비하는 핀형 전계 효과 트랜지스터(FinFET) 또는 게이트-올-어라운드(GAA) 트랜지스터를 포함하는 반도체 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 생산 수율 및 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 및 상기 게이트 구조체의 일단에 접촉하는 게이트 분리 패턴을 포함하고, 상기 게이트 구조체는 상기 제1 방향에서 서로 다른 폭을 가지는 부분들을 포함하고, 상기 게이트 분리 패턴의 폭은 상기 게이트 구조체의 적어도 일부분의 폭보다 넓을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 상기 게이트 구조체의 일측에서 상기 활성 영역 상에 배치되는 소스/드레인층, 및 상기 게이트 구조체의 일단에 접촉하는 게이트 분리 패턴을 포함하고, 상기 게이트 구조체는 선형부와 상기 선형부에 인접한 말단부를 가지고, 상기 말단부의 최대폭은 상기 선형부의 최대 폭보다 넓을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제2 방향에서 서로 인접하게 배치되는 제1 게이트 구조체 및 제2 게이트 구조체, 및 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에 배치되는 게이트 분리 패턴을 포함하고, 상기 제1 게이트 구조체는 제1 선형부와 제1 말단부를 가지고, 상기 제1 말단부의 최대폭은 상기 제1 선형부의 최대 폭보다 크고, 상기 제2 게이트 구조체는 제2 선형부와 제2 말단부를 가지고, 상기 제2 말단부의 최대폭은 상기 제2 선형부의 최대 폭보다 넓을 수 있다.
본 발명의 실시예들에 의하면, 게이트 분리 패턴에 접하는 게이트 구조체의 말단부의 폭을 크게 함으로써, 더미 게이트의 언스트립(unstrip) 불량을 개선할 수 있다. 이로 인해, 수율 및 신뢰성이 향상된 반도체 장치를 얻을 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 도 1의 'A'영역을 확대하여 도시한 도면이다.
도 3 및 도 4는 도 1의 반도체 장치를 절단선 I-I'및 II-II'을 따라 절단한 단면도들이다.
도 5 내지 도 9은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 도시하는 도면들로서, 도 1의 'A'영역에 대응되는 도면들이다.
도 10은 본 발명의 예시적인 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 11은 본 발명의 예시적인 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 예시적인 일 실시예에 따른 반도체 장치를 도시하는 평면도이다. 도 2는 도 1의 'A' 영역을 확대하여 도시한 도면이다. 도 3 및 도 4는 도 1의 반도체 장치를 절단선 I-I'및 II-II'을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 예시적인 일 실시예에 따른 반도체 장치는 기판 상에 제공되는 로직 스탠다드 셀들(SCL)을 포함할 수 있다. 로직 스탠다드 셀들(SCL)은 각각 제1 소자 영역(R1), 제2 소자 영역(R2), 제1 소자 영역(R1)과 제2 소자 영역(R2) 사이에 위치한 분리 영역(SR), 제1 소자 영역(R1)에 인접한 제1 파워 레일 영역(PR1) 및 제2 소자 영역(R2)에 인접한 제2 파워 레일 영역(PR2)을 포함할 수 있다.
제1 소자 영역(R1)에 N형 트랜지스터들(TN)이 배치되고, 제2 소자 영역(R2)에 P형 트랜지스터들(TP)이 배치될 수 있다. N형 트랜지스터들(TN) 및 P형 트랜지스터들(TP)은 핀형 전계 효과 트랜지스터, 소위 핀펫(FinFET)일 수 있다.
제1 소자 영역(R1)에는 제1 방향(x 방향)으로 연장되는 P형 활성 영역들(AN), P형 활성 영역들(AN)과 교차하도록 제2 방향(y 방향)으로 연장되는 게이트 구조체들(GSN), 게이트 구조체들(GNS) 사이의 P형 활성 영역들(AN) 상에 배치된 N형 소스/드레인층들(SD)이 형성될 수 있다. 제2 소자 영역(R2)에는 제1 방향(x 방향)으로 연장되는 N형 활성 영역들(AP), N형 활성 영역들(AP)과 교차하도록 제2 방향(y 방향)으로 연장되는 게이트 구조체들(GSP), 게이트 구조체들(GSP) 사이의 N형 활성 영역들(AP) 상에 배치된 P형 소스/드레인층들(SG)이 형성될 수 있다.
예시적으로, 제1 소자 영역(R1)에 2개의 P형 활성 영역들(AN)이 도시되고 제2 소자 영역(R2)에 2개의 N형 활성 영역들(AP)이 도시되었으며, P형 활성 영역들(AN) 및 N형 활성 영역들(AP)의 개수는 변경될 수 있다. P형 활성 영역들(AN) 및 N형 활성 영역들(AP)은 기판으로부터 돌출된 핀형(fin-type) 활성 영역들 또는 활성 핀(fin)들일 수 있다.
N형 트랜지스터(TN)는 P형 활성 영역(AN), 게이트 구조체(GSN) 및 N형 소스/드레인층(SD)을 포함하고, P형 트랜지스터(TP)는 N형 활성 영역(AP), 게이트 구조체(GSP) 및 P형 소스/드레인층(SG)을 포함한다.
게이트 구조체들(GSN)과 게이트 구조체들(GSP)은 분리 영역(SR)에서 서로 접촉할 수 있다.
게이트 분리 패턴들(80)은 제2 방향(y 방향)에서 게이트 구조체들(GSN) 사이 및 게이트 구조체들(GSP) 사이에 배치될 수 있다. 게이트 구조체들(GSN)의 일단들은 제1 파워 레일 영역(PR1)에서 게이트 분리 패턴들(80)에 접촉하고, 게이트 구조체들(GSP)의 일단들은 제2 파워 레일 영역(PR2)에서 게이트 분리 패턴들(80)에 접촉할 수 있다.
게이트 구조체들(GSN) 및 게이트 구조체들(GSP)의 측면들 상에는 게이트 스페이서들(85)이 배치될 수 있다. 게이트 스페이서들(85)은 게이트 구조체들(GSN) 및 게이트 구조체들(GSP)의 측면들을 따라 제2 방향(y 방향)으로 연속적으로 연장될 수 있다.
게이트 구조체들(GSN) 및 게이트 구조체들(GSP)은 제1 방향(x 방향)에서 서로 다른 폭을 가지는 부분들을 포함할 수 있다. 이로 인해, 게이트 스페이서들(85)은 꺾어진 부분을 가질 수 있다.
도 2를 참조하여 자세히 설명하면, 게이트 구조체(GSP)는 제1 방향(x 방향)에서 제1 폭(W1)을 가지는 선형부(GSP1) 및 게이트 분리 패턴(80)에 접촉하고 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 말단부(GSP2)를 포함할 수 있다. 게이트 분리 패턴(80)은 제1 방향(x 방향)에서 제3 폭(W3)을 가질 수 있다. 게이트 분리 패턴(80)의 제3 폭(W3)은 게이트 구조체(GSP)의 말단부(GSP2)의 제2 폭(W2)과 동일할 수 있다.
P형 소스/드레인층(SG)은 게이트 구조체들(GSP)의 선형부(GSP1)에 인접하고 제1 방향(x 방향)에서 제1 폭(WS1)을 가지는 제1 부분과 게이트 구조체(GSP)의 말단부(GSP2)에 인접하고 제1 방향(x 방향)에서 제2 폭(WS2)을 가지는 제2 부분을 포함할 수 있다. 제2 폭(WS2)은 제1 폭(WS1)보다 좁을 수 있다.
앞서, 도 2를 참조하여 게이트 구조체들(GSP) 및 P형 소스/드레인층(SG)에 대해서 설명하였지만, 게이트 구조체들(GSN)의 형상 및 N형 소스/드레인층(SD)의 형상도 게이트 구조체들(GSP)의 형상 및 P형 소스/드레인층(SG)의 형상과 동일하거나 유사하다.
게이트 라스트 공정(gate last process)을 이용하여 트랜지스터들의 게이트 구조체를 제조할 때, 다결정 실리콘으로 이루어진 더미 게이트 및 실리콘 산화물로 이루어진 더미 게이트 절연층을 포함하는 더미 게이트 구조체를 먼저 형성하고, 소스/드레인층들을 형성한 후에 다시 더미 게이트 및 더미 게이트 절연층을 제거한다. 그리고 나서, 더미 게이트 및 더미 게이트 절연층이 제거된 공간에 실제 트랜지스터의 게이트 구조체를 구성하는 게이트 절연층 및 게이트 전극을 형성한다. 그런데, 트랜지스터들의 사이즈가 작아지면서, 즉, 게이트 구조체의 사이즈가 작아지면서, 더미 게이트 구조체의 말단부 쪽에서 더미 게이트가 제거되지 않는 언스트립(unstrip) 불량이 발생할 수 있다.
본 실시예와 같이, 게이트 분리 패턴에 접하는 게이트 구조체의 말단부의 폭이 선형부의 폭보다 더 크게 형성함으로써, 바꾸어 말하면, 더미 게이트 구조체의 말단부의 폭이 선형부의 폭보다 더 크게 형성함으로써, 더미 게이트의 언스트립(unstrip) 불량을 개선할 수 있다.
더미 게이트 구조체의 말단부의 폭이 선형부의 폭보다 더 크게 형성하는 방법은 게이트 컷 패턴에 의해 절단될 게이트 패턴의 말단부의 폭이 선형부의 폭보다 더 큰 게이트 패턴을 포함하는 포토 마스크를 제조한 후, 상기 포토 마스크를 이용하여 포토리소그래피 공정을 진행하는 것이다.
또 다른 방법으로는 더미 게이트 구조체를 패터닝하기 위한 두 장의 포토 마스크를 이용하여 2번의 포토리소그래피 공정을 진행하는 것이다. 한 장의 포토 마스크는 선형의 게이트 패턴을 포함하고, 다른 한 장의 포토 마스크는 게이트 컷 패턴에 의해 절단될 게이트 패턴의 말단부를 정의하는 패턴들을 포함할 수 있다. 상기 포토리소그래피 공정은 예를 들어, EUV 포토리소그래피 공정 또는 이머전 ArF 포토리소그래피 공정을 이용할 수 있다.
상기 반도체 장치는 N형 소스/드레인층들(SD) 및 P형 소스/드레인층들(SG)상에 배치되는 콘택 플러그들(미도시)을 포함할 수 있다.
제1 파워 레일 영역(PR1)에는 P형 활성 영역들(AN)들과 나란하게 제1 방향(x 방향)으로 연장되는 제1 파워 레일(미도시)이 배치되고, 제2 파워 레일 영역(PR2)에는 N형 활성 영역들(AN)들과 나란하게 제1 방향(x 방향)으로 연장되는 제2 파워레일(미도시)이 배치될 수 있다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 게이트 구조체들(GSN, GSP)의 상면들보다 높게 위치할 수 있다. 이와 달리, 상기 제1 파워 레일 및 상기 제2 파워 레일은 게이트 구조체들(GSN, GSP)의 하면들보다 낮게 위치할 수 있다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 전원 전압 또는 접지 전압을 제공할 수 있다. 예를 들어, 상기 제1 파워 레일은 전원 전압을 제공하고, 상기 제2 파워 레일은 접지 전압을 제공할 수 있다.
도 3 및 도 4를 참조하면, 상기 반도체 장치는 N형 웰 영역(NW)이 형성된 기판(11), N형 웰 영역(NW) 상에 배치된 N형 하부 활성 영역들(ARP), N형 하부 활성 영역들(ARP)으로부터 돌출된 N형 활성 영역들(AP), N형 하부 활성 영역들(ARP) 및 N형 활성 영역들(AP) 사이에 배치된 소자 분리층(15), N형 활성 영역들(AP)의 상부를 감싸는 게이트 구조체들(GSP), 게이트 구조체들(GSP) 사이에 배치되는 게이트 분리 패턴(80), N형 활성 영역들(AP) 상에 배치된 P형 소스/드레인층들(SG)을 포함할 수 있다. 소자 분리층(15)은 N형 활성 영역들(AP) 사이에 배치된 제1 분리층(first isolation layer)(15s)와 N형 하부 활성 영역들(ARP) 사이에 배치된 제2 분리층(second isolation layer)(15d)을 포함할 수 있다.
기판(11)은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
N형 웰 영역(NW), N형 하부 활성 영역(ARP) 및 N형 활성 영역(AP)은 N형 도펀트를 포함할 수 있다. 예를 들어, 기판(11), N형 하부 활성 영역(ARP) 및 N형 활성 영역(AP)이 Ⅳ족 반도체로 이루어진 경우, 상기 N형 도펀트는 인(P) 또는 비소(As)일 수 있다.
N형 활성 영역들(AP)은 제1 방향(x 방향)으로 연장되고, 게이트 구조체들(GSP)은 소자 분리층(15) 상으로 돌출된 N형 활성 영역들(AP)의 상부를 감싸며 제1 방향(x 방향)과 교차하는 제2 방향(y 방향)으로 연장될 수 있다.
게이트 분리 패턴(80)은 제2 방향(y 방향)에서 인접한 게이트 구조체들(GSP) 사이에 배치되고, 제1 방향(x 방향)으로 연장될 수 있다. 게이트 구조체들(GSP)의 일단들은 게이트 분리 패턴(80)에 접촉할 수 있다. 게이트 분리 패턴(80)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다.
게이트 구조체(GSP)는 게이트 절연층(GI)과 게이트 전극(GP)을 포함하고, 게이트 절연층(GI)은 N형 활성 영역들(AP)의 상부와 게이트 전극(GP) 사이, 소자 분리층(15)과 게이트 전극(GP) 사이 및 게이트 분리 패턴(80)의 측면과 게이트 전극(GP) 사이에 배치될 수 있다. N형 활성 영역들(AP)과 게이트 절연층(GI) 사이에 계면 절연층이 더 배치될 수 있다. 상기 계면 절연층은 실리콘 산화물을 포함할 수 있다.
게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극들(GP)은 게이트 절연층(GI) 상에 적층된 복수의 층들로 이루어질 수 있다. 상기 복수의 층들 중 적어도 일부는 서로 다른 물질로 이루어질 수 있다. 게이트 전극들(GP)은 예를 들어, TiN, TaN, WN, WCN, TiAl, TiAlC, TiAlN, 알루미늄(Al), 텅스텐(W), 구리(Cu) 또는 몰리브덴(Mo), 도핑된(doped) 폴리실리콘 또는 이들의 조합을 포함할 수 있다.
P형 소스/드레인층들(SG)이 N형 활성 영역들(AP)의 리세스 영역들(RCS) 상에 배치되고, 제2 방향(y 방향)으로 연장될 수 있다. P형 소스/드레인층들(SG)은 하나의 N형 하부 활성 영역(ARP) 상에 배치된 N형 활성 영역들(AP) 상에 일체로 형성되며, 경사진 상면들을 가질 수 있다. P형 소스/드레인층들(SG)이 N형 활성 영역들(AP)의 리세스 영역들(RCS)로부터 선택적 에피택셜 성장에 의해 형성된 P형 도펀트를 포함하는 반도체층들일 수 있다.
P형 소스/드레인층(SG)의 일부 표면에는 식각 정지층(58)이 배치될 수 있고, 식각 정지층(58)은 소자 분리층(15) 상으로 연장될 수 있다. 층간 절연층(60)은 식각 정지층(58) 상에 배치될 수 있다. 콘택 플러그들(미도시)이 층간 절연층(60) 및 식각 정지층(58)을 관통하여 P형 소스/드레인층들(SG)까지 연장될 수 있다. 식각 정지층(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 층간 절연층(130)은 실리콘 산화막을 포함할 수 있다.
게이트 캡핑층(75)이 게이트 구조체들(GSP) 상에 배치될 수 있다. 게이트 캡핑층(775)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 5 내지 도 9은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 도시하는 도면들로서, 도 1의 'A' 영역에 대응되는 도면들이다. 도 5 내지 도 9의 실시예들은 도 2의 실시예와 유사하므로, 차이점 위주로 설명한다.
도 5를 참조하면, 게이트 구조체(GSP)의 말단부(GSP2)는 게이트 분리 패턴(80)을 향해 볼록한 측면을 가지고, 게이트 분리 패턴(80)은 이에 대응하여 오목한 측면을 가질 수 있다. 게이트 분리 패턴(80)은 제2 방향(y 방향)에서 폭이 서로 다른 영역들을 포함할 수 있다.
도 6을 참조하면, 게이트 구조체(GSPa)의 말단부(GSP2a)는 게이트 분리 패턴(80)을 향해 폭(W2a)이 점점 넓어지는 제1 영역 및 게이트 분리 패턴(80)과 접촉하고 일정한 크기의 제2 폭(W2)을 가지는 제2 영역을 포함할 수 있다.
일 실시예에서, 도 5와 같이, 게이트 구조체(GSPa)의 말단부(GSP2a)는 게이트 분리 패턴(80)을 향해 볼록한 측면을 가지고, 게이트 분리 패턴(80)은 이에 대응하여 오목한 측면을 가질 수 있다.
P형 소스/드레인층(SGa)은 게이트 구조체들(GSPa)의 선형부(GSP1)에 인접하고 제1 방향(x 방향)에서 제1 폭(WS1)을 가지는 제1 부분과 게이트 구조체(GSPb)의 말단부(GSP2a)에 인접하고 점점 좁아지는 제2 폭(WS2a)을 가지는 제2 부분을 포함할 수 있다. 제2 폭(WS2a)은 제1 폭(WS1)보다 좁을 수 있다.
도 7을 참조하면, 게이트 구조체(GSPb)의 말단부(GSP2b)는 게이트 분리 패턴(80)을 향해 제2 폭(W2b)이 점점 넓어지는 형상을 가질 수 있다. 일 실시예에서, 도 5와 같이, 게이트 구조체(GSPb)의 말단부(GSP2b)는 게이트 분리 패턴(80)을 향해 볼록한 측면을 가지고, 게이트 분리 패턴(80)은 이에 대응하여 오목한 측면을 가질 수 있다.
P형 소스/드레인층(SG)은 게이트 구조체들(GSPb)의 선형부(GSP1)에 인접하고 제1 방향(x 방향)에서 제1 폭(WS1)을 가지는 제1 부분과 게이트 구조체(GSPb)의 말단부(GSP2b)에 인접하고 점점 좁아지는 제2 폭(WS2b)을 가지는 제2 부분을 포함할 수 있다. 제2 폭(WS2b)은 제1 폭(WS1)보다 좁을 수 있다.
도 8을 참조하면, 게이트 구조체(GSPc)의 말단부(GSP2c)는 게이트 분리 패턴(80)을 향해 제2 폭(W2c)이 점점 넓어지고, 볼록한 측면들을 가질 수 있다. 일 실시예에서, 도 5와 같이, 게이트 구조체(GSPc)의 말단부(GSP2c)는 게이트 분리 패턴(80)을 향해 볼록한 측면을 가지고, 게이트 분리 패턴(80)은 이에 대응하여 오목한 측면을 가질 수 있다.
P형 소스/드레인층(SGc)은 게이트 구조체들(GSPc)의 선형부(GSP1)에 인접하고 제1 방향(x 방향)에서 제1 폭(WS1)을 가지는 제1 부분과 게이트 구조체(GSPc)의 말단부(GPS2c)에 인접하고 점점 좁아지는 제2 폭(WS2c)을 가지고, 오목한 측면들을 가지는 제2 부분을 포함할 수 있다. 제2 폭(WS2c)은 제1 폭(WS1)보다 좁을 수 있다.
도 9를 참조하면, 게이트 구조체(GSPd)의 말단부(GSP2d)는 게이트 분리 패턴(80)을 향해 제2 폭(W2d)이 점점 넓어지고, 오목한 측면들을 가질 수 있다. 일 실시예에서, 도 5와 같이, 게이트 구조체(GSPd)의 말단부(GSP2d)는 게이트 분리 패턴(80)을 향해 볼록한 측면을 가지고, 게이트 분리 패턴(80)은 이에 대응하여 오목한 측면을 가질 수 있다.
P형 소스/드레인층(SGd)은 게이트 구조체들(GSPd)의 선형부(GSP1)에 인접하고 제1 방향(x 방향)에서 제1 폭(WS1)을 가지는 제1 부분과 게이트 구조체(GSPd)의 말단부(GSP2d)에 인접하고 점점 좁아지는 제2 폭(WS2d)을 가지고, 볼록한 측면들을 가지는 제2 부분을 포함할 수 있다. 제2 폭(WS2d)은 제1 폭(WS1)보다 좁을 수 있다.
도 10은 본 발명의 예시적인 일 실시예에 따른 반도체 장치를 도시하는 평면도이다. 도 10의 반도체 장치는 도 1의 반도체 장치와 유사하므로 차이점만을 설명한다.
도 10을 참조하면, 분리 영역(SR)에도 추가적으로 일부 게이트 구조체들(GSN)과 일부 게이트 구조체들(GSP) 사이에 국부적으로 게이트 분리 패턴들(80)이 더 배치될 수 있다.
일부 게이트 구조체들(GSN) 및 일부 게이트 구조체들(GSP)은 양단 모두에서 게이트 분리 패턴들(80)과 접촉하는 말단부들을 포함할 수 있다. 상기 말단부들은 도 2를 참조하여 상술한 바와 같이, 제1 방향(x 방향)에서 제1 폭(W1)을 가지는 선형부 및 게이트 분리 패턴(80)에 접촉하고 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
도 11은 본 발명의 예시적인 일 실시예에 따른 반도체 장치를 도시하는 평면도이다. 도 11은 6개의 트랜지스터로 구성되는 에스램(SRAM) 셀들(SRC)에 대한 것이다.
도 11을 참조하면, 본 발명의 예시적인 일 실시예에 따른 반도체 장치는 기판 상에 제공되는 에스램 셀들(SRC)을 포함할 수 있다. 에스램 셀들(SRC)은 각각 제1 소자 영역들(R1') 및 그 사이에 배치된 제2 소자 영역(R2')을 포함할 수 있다.
에스램 셀(SRC)의 제1 소자 영역들(R1')에 제1 N형 풀다운 트랜지스터(PD1), 제1 N형 패스 트랜지스터(PS1), 제2 N형 풀다운 트랜지스터(PD1), 및 제2 N형 패스 트랜지스터(PS2)가 배치되고, 에스램 셀(SRC)의 제2 소자 영역(R2')에 제1 P형 풀업 트랜지스터(PU1) 및 제2 P형 풀업 트랜지스터(PU2)가 배치될 수 있다. 제1 N형 풀다운 트랜지스터(PD1), 제1 N형 패스 트랜지스터(PS1), 제2 N형 풀다운 트랜지스터(PD1), 제2 N형 패스 트랜지스터(PS2), 제1 P형 풀업 트랜지스터(PU1) 및 제2 P형 풀업 트랜지스터(PU2)는 핀형 전계 효과 트랜지스터, 소위 핀펫(FinFET)일 수 있다.
제1 소자 영역(R1')에는 제1 방향(x 방향)으로 연장되며 제1 피치(P1)를 가지는 P형 활성 영역들(AN'), P형 활성 영역들(AN')과 교차하도록 제2 방향(y 방향)으로 연장되는 게이트 구조체들(GSN'), 게이트 구조체들(GNS') 사이의 P형 활성 영역들(AN') 상에 배치된 N형 소스/드레인층들(SD')이 형성될 수 있다. 제2 소자 영역(R2')에는 제1 방향(x 방향)으로 연장되며, 제2 피치(P2)를 가지는 N형 활성 영역들(AP'), N형 활성 영역들(AP')과 교차하도록 제2 방향(y 방향)으로 연장되는 게이트 구조체들(GSP'), 게이트 구조체들(GSP') 사이의 N형 활성 영역들(AP') 상에 배치된 P형 소스/드레인층들(SG')이 형성될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 클 수 있다. N형 활성 영역들(AP')은 P형 활성 영역들(AN')보다 제1 방향(x 방향)으로 연장되는 길이가 짧을 수 있다.
예시적으로, 제1 소자 영역(R1')에 2개의 P형 활성 영역들(AN')이 도시되고 제2 소자 영역(R2)에 2개의 N형 활성 영역들(AP')이 도시되었으며, P형 활성 영역들(AN) 및 N형 활성 영역들(AP)의 개수는 변경될 수 있다. P형 활성 영역들(AN') 및 N형 활성 영역들(AP')은 상기 기판으로부터 돌출된 핀형(fin-type) 활성 영역들 또는 활성 핀(fin)들일 수 있다.
제1 N형 풀다운 트랜지스터(PD1)의 게이트 구조체(GSN')와 제1 P형 풀업 트랜지스터(PU1)의 게이트 구조체(GSP')는 제1 소자 영역(R1')과 제2 소자 영역(R2')의 경계에서 접촉할 수 있다. 제2 N형 풀다운 트랜지스터(PD2)의 게이트 구조체(GSN')와 제2 P형 풀업 트랜지스터(PU2)의 게이트 구조체(GSP')는 제1 소자 영역(R1')과 제2 소자 영역(R2')의 경계에서 접촉할 수 있다.
제1 N형 패스 트랜지스터(PD1)의 게이트 구조체(GSN')와 제2 P형 풀업 트랜지스터(PU2)의 게이트 구조체(GSP') 사이에는 게이트 분리 패턴(80')이 배치될 수 있다. 제2 N형 패스 트랜지스터(PD2)의 게이트 구조체(GSN')와 제1 P형 풀업 트랜지스터(PU1)의 게이트 구조체(GSP') 사이에는 게이트 분리 패턴(80')이 배치될 수 있다. 게이트 분리 패턴들(80')은 제1 소자 영역(R1')과 제2 소자 영역(R2')의 경계에 배치될 수 있다.
제1 N형 패스 트랜지스터(PD1)의 게이트 구조체(GSN'), 제2 P형 풀업 트랜지스터(PU2)의 게이트 구조체(GSP'), 제2 N형 패스 트랜지스터(PD2)의 게이트 구조체(GSN') 및 제1 P형 풀업 트랜지스터(PU1)의 게이트 구조체(GSP')의 형상은 도 2, 도 5 내지 도 9를 참조하여 상술한 바와 유사할 수 있다. 즉, 제1 N형 패스 트랜지스터(PD1)의 게이트 구조체(GSN'), 제2 P형 풀업 트랜지스터(PU2)의 게이트 구조체(GSP'), 제2 N형 패스 트랜지스터(PD2)의 게이트 구조체(GSN') 및 제1 P형 풀업 트랜지스터(PU1)의 게이트 구조체(GSP')는 도 2, 도 5 내지 도 9를 참조하여 상술한 바와 유사한 말단부를 포함할 수 있다.
게이트 구조체들(GSN') 및 게이트 구조체들(GSP')의 측면들 상에는 게이트 스페이서들(85')이 배치될 수 있다. 게이트 스페이서들(85')은 게이트 구조체들(GSN') 및 게이트 구조체들(GSP')의 측면들을 따라 제2 방향(y 방향)으로 연속적으로 연장될 수 있다. 게이트 스페이서들(85')은 꺾어진 부분을 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 기판, 15: 소자 분리층, 58: 식각 정지층, 60: 층간 절연층, 75: 게이트 캡핑층, 80: 게이트 분리 패턴, AN, AP: 활성 영역, SD, SG: 소스/드레인층, GSN, GSP: 게이트 구조체, GI: 게이트 절연층, GN, GP: 게이트 전극, SCL: 로직 스탠다드 셀

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역과 교차하며 상기 제1 방향과 수직하는 제2 방향으로 연장되는 게이트 구조체; 및
    상기 게이트 구조체의 일단에 접촉하는 게이트 분리 패턴;을 포함하고,
    상기 게이트 구조체는 상기 제1 방향에서 서로 다른 폭을 가지는 복수의 부분들을 포함하고, 상기 게이트 분리 패턴의 폭은 상기 게이트 구조체의 적어도 일부분의 폭보다 넓고,
    상기 복수의 부분들은 상기 제1 방향에서 제1 폭을 가지는 선형부 및 상기 게이트 분리 패턴에 접촉하고 상기 제1 방향에서 상기 제1 폭보다 넓은 제2 폭을 가지는 말단부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 분리 패턴은 상기 제1 방향에서 상기 제1 폭보다 넓은 제3 폭을 가지며,
    상기 제1 방향, 및 상기 제2 방향은 상기 기판의 상면과 평행한 반도체 장치.
  3. 제2항에 있어서,
    상기 게이트 분리 패턴의 상기 제3 폭은 상기 제1 방향에서 상기 말단부의 상기 제2 폭과 동일한 폭을 가지는 반도체 장치.
  4. 제2항에 있어서,
    상기 말단부는 상기 제2 방향을 따라 상기 게이트 분리 패턴을 향해, 상기 제1 방향에서의 폭이 넓어지는 제1 영역과 일정한 크기의 제2 폭을 가지는 제2 영역을 포함하는 반도체 장치.
  5. 제2항에 있어서,
    상기 말단부는 상기 게이트 분리 패턴과 접하는 볼록한 끝면을 가지는 반도체 장치.
  6. 제2항에 있어서,
    상기 말단부는 상기 제2 방향을 따라 폭이 넓어지고, 볼록한 측면들을 가지는 반도체 장치.
  7. 제2항에 있어서,
    상기 말단부는 상기 제2 방향을 따라 폭이 넓어지고, 오목한 측면들을 가지는 반도체 장치.
  8. 제1항에 있어서,
    상기 게이트 구조체의 상기 말단부와 접하는 상기 게이트 분리 패턴의 측면은 오목하고, 상기 게이트 구조체의 상기 말단부는 상기 게이트 분리 패턴을 향해 돌출된 반도체 장치.
  9. 제2항에 있어서,
    상기 게이트 구조체의 일측에서 상기 활성 영역 상에 배치되는 소스/드레인층을 더 포함하고,
    상기 소스/드레인층은 상기 게이트 구조체의 상기 선형부에 인접한 제1 부분과 상기 게이트 구조체의 상기 말단부에 인접하고 상기 제1 방향에서 상기 제1 부분보다 폭이 좁은 제2 부분을 포함하는 반도체 장치.
  10. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역과 교차하며 상기 제1 방향과 수직하는 제2 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체의 일측에서 상기 활성 영역 상에 배치되는 소스/드레인층; 및
    상기 게이트 구조체의 일단에 접촉하는 게이트 분리 패턴;을 포함하고,
    상기 게이트 구조체는, 평면 상에서 상기 활성 영역과 교차하는 선형부 및 상기 선형부에 인접하고, 상기 평면 상에서 상기 활성 영역으로부터 이격된 말단부를 가지고, 상기 말단부의 최대 폭은 상기 선형부의 최대 폭보다 넓은 반도체 장치.

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