KR20220022576A - 반도체 장치 및 그 제조 방법 - Google Patents

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이종한
박종하
이재현
백종훈
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 기판, 및 기판 상에, 제1 방향으로 연장되는 활성 패턴, 및 활성 패턴 상에, 서로 이격되어 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 게이트 전극을 포함하되, 제1 영역의 활성 패턴은, 서로 이격되어 제1 게이트 전극을 관통하는 복수의 제1 반도체 패턴들을 포함하고, 제2 영역의 활성 패턴은, 서로 이격되어 제2 게이트 전극을 관통하는 복수의 제2 반도체 패턴들을 포함하고, 제3 영역의 활성 패턴은, 기판으로부터 돌출되어 제3 게이트 전극과 교차하는 전이 패턴을 포함하고, 전이 패턴은, 제3 영역 상에 교대로 적층되며 서로 다른 물질을 포함하는 희생 패턴 및 제3 반도체 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 와이어 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 소오스 및 드레인 영역의 결함을 방지하여 성능, 신뢰성 및 수율이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 좁은 영역에서 와이어 패턴 및 핀형 패턴이 혼재된 활성 패턴을 구비하여 설계 다양성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 기판, 및 기판 상에, 제1 방향으로 연장되는 활성 패턴, 및 활성 패턴 상에, 서로 이격되어 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 게이트 전극을 포함하되, 제1 영역의 활성 패턴은, 서로 이격되어 제1 게이트 전극을 관통하는 복수의 제1 반도체 패턴들을 포함하고, 제2 영역의 활성 패턴은, 서로 이격되어 제2 게이트 전극을 관통하는 복수의 제2 반도체 패턴들을 포함하고, 제3 영역의 활성 패턴은, 기판으로부터 돌출되어 제3 게이트 전극과 교차하는 전이 패턴을 포함하고, 전이 패턴은, 제3 영역 상에 교대로 적층되며 서로 다른 물질을 포함하는 희생 패턴 및 제3 반도체 패턴을 포함한다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 기판, 기판 상에, 제1 방향으로 연장되는 활성 패턴, 및 활성 패턴 상에, 서로 이격되어 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 게이트 구조체를 포함하되, 제1 영역의 활성 패턴은, 기판으로부터 이격되어 제1 게이트 구조체를 관통하는 제1 와이어 패턴을 포함하고, 제2 영역의 활성 패턴은, 기판으로부터 이격되어 제2 게이트 구조체를 관통하는 제2 와이어 패턴을 포함하고, 제3 영역의 활성 패턴은, 제3 게이트 구조체의 측면과 예각을 이루는 경사면을 포함하며 기판으로부터 돌출되는 전이 패턴을 포함하고, 제3 게이트 구조체는 전이 패턴의 측면 및 상면을 둘러싼다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 기판, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 기판 상에, 제1 활성 패턴의 측면의 일부를 덮는 필드 절연막, 및 제1 활성 패턴 및 필드 절연막 상에, 서로 이격되어 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 게이트 전극을 포함하되, 제1 영역의 제1 활성 패턴은, 기판으로부터 이격되어 제1 게이트 전극을 관통하며, 제2 방향에서 제1 폭을 갖는 제1 와이어 패턴을 포함하고, 제2 영역의 제1 활성 패턴은, 기판으로부터 이격되어 제2 게이트 전극을 관통하며, 제2 방향에서 제1 폭보다 작은 제2 폭을 갖는 제2 와이어 패턴을 포함하고, 제3 영역의 제1 활성 패턴은, 기판으로부터 돌출되어 제3 게이트 전극과 교차하며, 제2 방향에서 제1 폭보다 작고 제2 폭보다 큰 제3 폭을 갖는 전이 패턴을 포함하고, 전이 패턴은, 제3 영역 상에 차례로 적층되며 서로 다른 물질을 포함하는 희생 패턴 및 제3 와이어 패턴을 포함하고, 제3 영역의 필드 절연막의 상면의 높이는, 제1 영역 및 제2 영역의 필드 절연막의 상면의 높이보다 크다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 기판, 제1 영역 상에, 기판으로부터 이격되어 제1 방향으로 연장되는 제1 와이어 패턴, 제2 영역 상에, 기판으로부터 이격되어 제1 방향으로 연장되는 제2 와이어 패턴, 제3 영역 상에, 기판으로부터 돌출되어 제1 방향으로 연장되는 전이 패턴, 제1 와이어 패턴과 전이 패턴 사이에, 제1 와이어 패턴의 측면과 전이 패턴의 측면을 연결하는 제1 에피택셜 패턴, 및 제2 와이어 패턴과 전이 패턴 사이에, 제2 와이어 패턴의 측면과 전이 패턴의 측면을 연결하는 제2 에피택셜 패턴을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A1-A1, B1-B1 및 C1-C1을 따라서 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 D1-D1을 따라서 절단한 다양한 단면도들이다.
도 4 및 도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다.
도 6 및 도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 레이아웃도들이다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 A1-A1, B1-B1, C1-C1 및 E1-E1을 따라서 절단한 단면도이다.
도 10은 도 8의 D1-D1 및 F1-F1을 따라서 절단한 단면도이다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 도 11의 A2-A2, B2-B2 및 C2-C2를 따라서 절단한 단면도이다.
도 13은 도 11의 D2-D2를 따라서 절단한 단면도이다.
도 14 내지 도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다.
도 18 및 도 19는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 레이아웃도들이다.
도 20은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 21은 도 20의 A2-A2, B2-B2, C2-C2 및 E2-E2를 따라서 절단한 단면도이다.
도 22는 도 20의 D2-D2 및 F2-F2를 따라서 절단한 단면도이다.
도 23은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 24 내지 도 38은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 39 내지 도 46은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 23을 참조하여, 몇몇 실시예에 따른 반도체 장치들을 설명한다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A1-A1, B1-B1 및 C1-C1을 따라서 절단한 단면도이다. 도 3a 및 도 3b는 도 1의 D1-D1을 따라서 절단한 다양한 단면도들이다.
도 1 내지 도 3a을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(105), 제1 활성 패턴(AP1), 제1 내지 제3 게이트 구조체(G1, G2, G3), 제1 에피택셜 패턴(140) 및 층간 절연막(180)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 설명의 편의를 위해, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
기판(100)은 제1 내지 제3 영역(I, II, III)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 기판(100)의 상면과 평행한 제1 방향(X1)을 따라 배열될 수 있다. 제3 영역(III)은 제1 영역(I)과 제2 영역(II) 사이에 개재될 수 있다. 몇몇 실시예에서, 제1 내지 제3 영역(I, II, III)은 서로 인접한 영역일 수 있다.
제1 활성 패턴(AP1)은 기판(100) 상에 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 내지 제3 영역(I, II, III)에 걸쳐 제1 방향(X1)으로 연장될 수 있다. 제1 활성 패턴(AP1)은 후술되는 제1 내지 제3 게이트 구조체(G1, G2, G3)와 교차할 수 있다. 몇몇 실시예에서, 제3 영역(III)의 제1 활성 패턴(AP1)은 제1 영역(I)의 제1 활성 패턴(AP1)과 제2 영역(II)의 제1 활성 패턴(AP1)을 연결할 수 있다. 예를 들어, 제3 영역(III)의 핀형 돌출부(FP)는 제1 영역(I)의 핀형 돌출부(FP)와 제2 영역(II)의 핀형 돌출부(FP)를 연결할 수 있다.
제1 활성 패턴(AP1)은 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또는, 제1 활성 패턴(AP1)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다.
상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
상기 III-V족 화합물 반도체는 예를 들어, III족 원소인 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 적어도 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
몇몇 실시예에서, 제1 활성 패턴(AP1)은 핀형 돌출부(FP)를 포함할 수 있다. 핀형 돌출부(FP)는 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장될 수 있다. 핀형 돌출부(FP)는 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 활성 패턴(AP1)의 측면의 일부를 덮을 수 있다. 예를 들어, 필드 절연막(105)은 핀형 돌출부(FP)의 측면의 적어도 일부를 덮을 수 있다. 즉, 핀형 돌출부(FP)는 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 게이트 구조체(G1, G2, G3)는 제1 활성 패턴(AP1) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 내지 제3 게이트 구조체(G1, G2, G3)는 서로 이격되어 제1 활성 패턴(AP1)과 교차할 수 있다. 예를 들어, 제1 내지 제3 게이트 구조체(G1, G2, G3)는 기판(100)의 상면과 평행하며 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 각각 연장될 수 있다. 몇몇 실시예에서, 제1 게이트 구조체(G1)는 제1 영역(I) 상에 배치될 수 있고, 제2 게이트 구조체(G2)는 제2 영역(II) 상에 배치될 수 있고, 제3 게이트 구조체(G3)는 제3 영역(III) 상에 배치될 수 있다.
몇몇 실시예에서, 제1 및 제2 게이트 구조체(G1, G2)는 활성 게이트 구조체이고, 제3 게이트 구조체(G3)는 더미 게이트 구조체일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 내지 제3 게이트 구조체(G1, G2, G3)는 모두 활성 게이트 구조체일 수도 있다.
제1 내지 제3 게이트 구조체(G1, G2, G3)는 각각 제1 내지 제3 게이트 전극(150, 250, 350), 제1 내지 제3 게이트 유전막(160, 260, 360) 및 제1 내지 제3 게이트 스페이서(130, 230, 330)를 포함할 수 있다.
제1 내지 제3 게이트 전극(150, 250, 350)은 서로 이격되어 제1 활성 패턴(AP1) 상에서 제1 활성 패턴(AP1)과 교차할 수 있다. 예를 들어, 제1 내지 제3 게이트 전극(150, 250, 350)은 각각 제2 방향(Y1)으로 연장될 수 있다.
제1 내지 제3 게이트 전극(150, 250, 350)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제3 게이트 전극(150, 250, 350)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 게이트 전극(150, 250, 350)은 각각 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 내지 제3 게이트 전극(150, 250, 350)은 각각 복수의 도전성 물질이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 각각의 제1 내지 제3 게이트 전극(150, 250, 350)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
제1 내지 제3 게이트 유전막(160, 260, 360)은 각각 제1 활성 패턴(AP1)과 제1 내지 제3 게이트 전극(150, 250, 350) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 유전막(160)은 제1 활성 패턴(AP1)과 제1 게이트 전극(150) 사이에 개재될 수 있고, 제2 게이트 유전막(260)은 제1 활성 패턴(AP1)과 제2 게이트 전극(250) 사이에 개재될 수 있고, 제3 게이트 유전막(360)은 제1 활성 패턴(AP1)과 제3 게이트 전극(350) 사이에 개재될 수 있다. 제1 내지 제3 게이트 유전막(160, 260, 360)은 필드 절연막(105)의 상면 및 핀형 돌출부(FP)의 상면을 따라 연장될 수도 있다.
제1 내지 제3 게이트 유전막(160, 260, 360)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도시되지 않았으나, 제1 활성 패턴(AP1)과 제1 내지 제3 게이트 유전막(160, 260, 360) 사이에 계면막이 형성될 수도 있다. 상기 계면막은 예를 들어, 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 게이트 스페이서(130, 230, 330)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 내지 제3 게이트 스페이서(130, 230, 330)는 각각 제1 내지 제3 게이트 전극(150, 250, 350)의 측면을 따라 연장될 수 있다. 예를 들어, 제1 게이트 스페이서(130)는 제1 게이트 전극(150)의 측면을 따라 연장될 수 있고, 제2 게이트 스페이서(230)는 제2 게이트 전극(250)의 측면을 따라 연장될 수 있고, 제3 게이트 스페이서(330)는 제1 게이트 전극(150)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 내지 제3 게이트 유전막(160, 260, 360)은 제1 내지 제3 게이트 스페이서(130, 230, 330)의 내측면을 따라 더 연장될 수 있다. 예를 들어, 제1 게이트 유전막(160)은 제1 게이트 전극(150)과 제1 게이트 스페이서(130) 사이에 개재될 수 있고, 제2 게이트 유전막(260)은 제2 게이트 전극(250)과 제2 게이트 스페이서(230) 사이에 개재될 수 있고, 제3 게이트 유전막(360)은 제3 게이트 전극(350)과 제3 게이트 스페이서(330) 사이에 개재될 수 있다.
제1 내지 제3 게이트 스페이서(130, 230, 330)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(140)은 제1 활성 패턴(AP1) 내에 형성될 수 있다. 또한, 제1 에피택셜 패턴(140)은 각각의 제1 내지 제3 게이트 구조체(G1, G2, G3)의 측면 상에 형성될 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 제1 내지 제3 게이트 구조체(G1, G2, G3) 사이에 개재될 수 있다. 제1 에피택셜 패턴(140)은 제1 내지 제3 게이트 스페이서(130, 230, 330)에 의해 제1 내지 제3 게이트 전극(150, 250, 350)으로부터 전기적으로 이격될 수 있다. 제1 에피택셜 패턴(140)은 제1 내지 제3 게이트 구조체(G1, G2, G3)를 포함하는 트랜지스터들의 소오스/드레인 영역으로 이용될 수 있다.
몇몇 실시예에서, 각각의 제1 내지 제3 게이트 구조체(G1, G2, G3)의 측면 상의 제1 활성 패턴(AP1) 내에 제1 소오스/드레인 트렌치(140t)가 형성될 수 있다. 제1 에피택셜 패턴(140)은 제1 소오스/드레인 트렌치(140t) 내에 형성될 수 있다.
제1 에피택셜 패턴(140)은 기판(100) 상에 형성된 에피택셜층을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 도시되지 않았으나, 제1 방향(X1)과 교차하는 제1 에피택셜 패턴(140)의 단면은 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에피택셜 패턴(140)의 단면은 다른 다양한 모양을 가질 수도 있음은 물론이다.
몇몇 실시예에서, 제1 에피택셜 패턴(140)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제1 에피택셜 패턴(140)의 최상부는 제1 활성 패턴(AP1)의 최상면보다 위로 돌출될 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(140)은 기판(100) 상에 차례로 적층된 제1 에피층(142) 및 제2 에피층(144)을 포함할 수 있다. 제1 에피층(142)은 예를 들어, 제1 소오스/드레인 트렌치(140t)의 프로파일을 따라 연장될 수 있다. 제2 에피층(144)은 제1 소오스/드레인 트렌치(140t)를 채우도록 형성될 수 있다. 제1 에피층(142)은 제2 에피층(144)을 성장시키기 위한 시드층(seed layer)으로 기능할 수 있다. 또한, 제1 에피층(142)은 후술되는 제1 반도체 패턴들(112, 114, 116) 및 제2 반도체 패턴들(212, 214, 216)을 형성하는 과정에서 제2 에피층(144)이 손상되는 것을 방지할 수 있다. 이에 관하여는, 도 24 내지 도 38에 관한 설명에서 보다 구체적으로 후술한다.
제1 내지 제3 영역(I, II, III) 상에 형성되는 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 B, C, In, Ga, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1)이 실리콘(Si)인 경우에, 제1 에피택셜 패턴(140)은 실리콘(Si)에 비해 격자 상수가 큰 물질을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 압축 스트레스 물질은 제1 활성 패턴(AP1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 제1 내지 제3 영역(I, II, III) 상에 형성되는 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 P, Sb, As 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(140)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1)이 실리콘(Si)인 경우에, 제1 에피택셜 패턴(140)은 실리콘(Si)에 비해 격자 상수가 작은 물질, 예를 들어 SiC를 포함할 수 있다. 인장 스트레스 물질은 제1 활성 패턴(AP1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
몇몇 실시예에서, 제1 내지 제3 영역(I, II, III)은 PMOS 영역일 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 p형 불순물을 포함할 수 있다.
몇몇 실시예에서, 제1 에피층(142) 및 제2 에피층(144)은 서로 다른 농도의 반도체 물질을 포함할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제2 에피층(144)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이 때, 제1 에피층(142)의 게르마늄(Ge) 농도는 제2 에피층(144)의 게르마늄(Ge) 농도보다 낮을 수 있다.
층간 절연막(180)은 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(180)은 제1 내지 제3 게이트 구조체(G1, G2, G3) 및 제1 에피택셜 패턴(140) 상의 공간을 채우도록 형성될 수 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 활성 패턴(AP1)은 제1 영역(I)에 배치되는 제1 와이어 패턴(WP1), 제2 영역(II)에 배치되는 제2 와이어 패턴(WP2) 및 제3 영역(III)에 배치되는 전이 패턴(TP1)을 포함할 수 있다.
제1 와이어 패턴(WP1)은 복수의 제1 반도체 패턴들(112, 114, 116)을 포함할 수 있다. 제1 반도체 패턴들(112, 114, 116)은 제1 영역(I)의 기판(100) 상에 차례로 배치될 수 있다. 예를 들어, 제1 반도체 패턴들(112, 114, 116)은 제1 영역(I)에서 기판(100)의 상면과 교차하는 제3 방향(Z1)을 따라 차례로 배열될 수 있다. 제1 반도체 패턴들(112, 114, 116)은 기판(100) 또는 핀형 돌출부(FP)로부터 이격될 수 있다. 또한, 제1 반도체 패턴들(112, 114, 116)은 서로 이격되어 각각 제1 방향(X1)으로 연장될 수 있다.
제1 반도체 패턴들(112, 114, 116)은 각각 제1 게이트 구조체(G1)를 관통할 수 있다. 이에 따라, 도 2에 도시된 것처럼, 제1 게이트 구조체(G1)는 제1 반도체 패턴들(112, 114, 116)의 둘레를 감싸도록 형성될 수 있다. 제1 반도체 패턴들(112, 114, 116)은 제1 게이트 구조체(G1)를 포함하는 트랜지스터의 채널 영역으로 이용될 수 있다.
몇몇 실시예에서, 제1 게이트 유전막(160)의 일부는 제1 반도체 패턴들(112, 114, 116)과 제1 게이트 스페이서(130) 사이에 개재될 수 있다.
제2 와이어 패턴(WP2)은 복수의 제2 반도체 패턴들(212, 214, 216)을 포함할 수 있다. 제2 반도체 패턴들(212, 214, 216)은 제2 영역(II)의 기판(100) 상에 차례로 배치될 수 있다. 예를 들어, 제2 반도체 패턴들(212, 214, 216)은 제2 영역(II)에서 제3 방향(Z1)을 따라 차례로 배열될 수 있다. 제2 반도체 패턴들(212, 214, 216)은 기판(100) 또는 핀형 돌출부(FP)로부터 이격될 수 있다. 또한, 제2 반도체 패턴들(212, 214, 216)은 서로 이격되어 각각 제1 방향(X1)으로 연장될 수 있다.
제2 반도체 패턴들(212, 214, 216)은 각각 제2 게이트 구조체(G2)를 관통할 수 있다. 이에 따라, 도 2에 도시된 것처럼, 제2 게이트 구조체(G2)는 제2 반도체 패턴들(212, 214, 216)의 둘레를 감싸도록 형성될 수 있다. 제2 반도체 패턴들(212, 214, 216)은 제2 게이트 구조체(G2)를 포함하는 트랜지스터의 채널 영역으로 이용될 수 있다.
몇몇 실시예에서, 제1 와이어 패턴(WP1) 및 제2 와이어 패턴(WP2)은 동일 레벨에 배치될 수 있다. 본 명세서에서, "동일 레벨에 배치"됨이란, 기판(100)의 상면으로부터 동일한 높이에 배치되는 것을 의미한다. 예를 들어, 제1 반도체 패턴들(112, 114, 116) 및 제2 반도체 패턴들(212, 214, 216)은 제1 방향(X1)에서 중첩될 수 있다.
몇몇 실시예에서, 제1 와이어 패턴(WP1)의 제1 폭(W11)은 제2 와이어 패턴(WP2)의 제2 폭(W12)보다 클 수 있다. 여기서, 반도체 패턴의 폭이란, 제2 방향(Y1)에서의 폭을 의미한다. 예시적으로, 제1 폭(W11)은 25nm 내지 45nm이고, 제2 폭(W12)은 10nm 내지 25nm일 수 있다.
몇몇 실시예에서, 제2 게이트 유전막(260)의 일부는 제2 반도체 패턴들(212, 214, 216)과 제2 게이트 스페이서(230) 사이에 개재될 수 있다.
도 2 및 도 3a에서, 제1 와이어 패턴(WP1) 및 제2 와이어 패턴(WP2)은 각각 3개의 반도체 패턴들만을 포함하는 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 반도체 패턴들의 개수는 다양할 수 있음은 물론이다.
전이 패턴(TP1)은 제3 영역(III)의 기판(100) 상에 배치될 수 있다. 전이 패턴(TP1)은 제1 와이어 패턴(WP1)과 제2 와이어 패턴(WP2) 사이에 개재될 수 있다. 전이 패턴(TP1)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장될 수 있다.
전이 패턴(TP1)은 제3 게이트 구조체(G3)와 교차할 수 있다. 전이 패턴(TP1)은 전체적으로 핀형(fin-type) 패턴 형상을 가질 수 있다. 몇몇 실시예에서, 제3 게이트 구조체(G3)는 전이 패턴(TP1)의 3면을 둘러쌀 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제3 게이트 구조체(G3)는 전이 패턴(TP1)의 양 측면 및 상면을 덮을 수 있다.
전이 패턴(TP1)의 상면의 높이는 제1 반도체 패턴들(112, 114, 116)의 상면의 높이 및 제2 반도체 패턴들(212, 214, 216)의 상면의 높이와 같거나 그보다 높을 수 있다. 몇몇 실시예에서, 전이 패턴(TP1)의 상면은, 제1 와이어 패턴(WP1) 중 최상부의 제1 와이어 패턴(116)의 상면 및 제2 와이어 패턴(WP2) 중 최상부의 제2 와이어 패턴(216)의 상면과 동일 평면에 배치될 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
몇몇 실시예에서, 전이 패턴(TP1)과 제1 와이어 패턴(WP1)은 제1 에피택셜 패턴(140)을 공유할 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제1 게이트 구조체(G1)와 제3 게이트 구조체(G3) 사이의 제1 에피택셜 패턴(140)은 전이 패턴(TP1)과 제1 반도체 패턴들(112, 114, 116)을 연결할 수 있다.
몇몇 실시예에서, 전이 패턴(TP1)과 제2 와이어 패턴(WP2)은 제1 에피택셜 패턴(140)을 공유할 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 제2 게이트 구조체(G2)와 제3 게이트 구조체(G3) 사이의 제1 에피택셜 패턴(140)은 전이 패턴(TP1)과 제2 반도체 패턴들(212, 214, 216)을 연결할 수 있다.
몇몇 실시예에서, 전이 패턴(TP1)은 평면적 관점에서 제3 게이트 구조체(G3)의 측면과 경사를 갖는 제1 경사면(ST1)을 포함할 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제1 경사면(ST1)은 제1 방향(X1) 및 제2 방향(Y1)과 다른 방향으로 연장될 수 있다. 예시적으로, 전이 패턴(TP1)의 제1 경사면(ST1)은 제3 게이트 구조체(G3)의 일 측면과 예각인 제1 각(θ11)을 이룰 수 있다. 또한, 전이 패턴(TP1)의 제1 경사면(ST1)은 제3 게이트 구조체(G3)의 타측면과 둔각인 제2 각(θ12)을 이룰 수 있다.
제1 각(θ11)과 제2 각(θ12)의 합은 180°일 수 있으나, 이는 예시적인 것일 뿐이다. 예를 들어, 오정렬(misalignment) 등으로 제3 게이트 구조체(G3)가 배치되는 위치에 따라, 제1 각(θ11)과 제2 각(θ12)의 합은 180°보다 클 수도 있고, 180°보다 작을 수도 있음은 물론이다.
몇몇 실시예에서, 전이 패턴(TP1)의 제3 폭(W13)은 제1 와이어 패턴(WP1)의 제1 폭(W11)보다 작고, 제2 와이어 패턴(WP2)의 제2 폭(W12)보다 클 수 있다. 여기서, 전이 패턴(TP1)의 폭이란, 제2 방향(Y1)에서의 폭을 의미한다. 몇몇 실시예에서, 전이 패턴(TP1)의 제3 폭(W13)은 제1 와이어 패턴(WP1)으로부터 제2 와이어 패턴(WP2)을 향함에 따라 점점 감소할 수 있다.
몇몇 실시예에서, 전이 패턴(TP1)은 제3 영역(III) 상에 교대로 적층되는 희생 패턴들(500) 및 제3 반도체 패턴들(312, 314, 316)을 포함할 수 있다.
제3 반도체 패턴들(312, 314, 316)은 제3 영역(III)의 기판(100) 상에 차례로 배치될 수 있다. 예를 들어, 제3 반도체 패턴들(312, 314, 316)은 제3 영역(III)에서 제3 방향(Z1)을 따라 차례로 배열될 수 있다. 제3 반도체 패턴들(312, 314, 316)은 기판(100) 또는 핀형 돌출부(FP)로부터 이격될 수 있다. 또한, 제3 반도체 패턴들(312, 314, 316)은 서로 이격되어 각각 제1 방향(X1)으로 연장될 수 있다.
몇몇 실시예에서, 제3 반도체 패턴들(312, 314, 316)은 제1 반도체 패턴들(112, 114, 116) 및 제2 반도체 패턴들(212, 214, 216)과 동일 레벨에 배치될 수 있다. 예를 들어, 제3 반도체 패턴들(312, 314, 316)은 제1 반도체 패턴들(112, 114, 116) 및 제2 반도체 패턴들(212, 214, 216)과 제1 방향(X1)에서 중첩될 수 있다.
희생 패턴들(500)은 제3 반도체 패턴들(312, 314, 316) 사이에 개재될 수 있다. 예를 들어, 희생 패턴들(500)은 각각 2개의 제3 반도체 패턴들(예를 들어, 312와 314, 또는 314와 316) 사이에 개재될 수 있다. 몇몇 실시예에서, 희생 패턴들(500) 중 일부는 핀형 돌출부(FP)와 제3 반도체 패턴들(312, 314, 316) 사이에도 개재될 도 있다.
몇몇 실시예에서, 희생 패턴들(500) 및 제3 반도체 패턴들(312, 314, 316)은 은 제2 방향(Y1)에서 서로 동일한 폭을 가질 수 있다. 예를 들어, 희생 패턴들(500) 및 제3 반도체 패턴들(312, 314, 316)은 각각 제3 폭(W13)을 가질 수 있다.
희생 패턴들(500) 및 제3 반도체 패턴들(312, 314, 316)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제3 반도체 패턴들(312, 314, 316)은 제1 반도체 물질을 포함하고, 희생 패턴들(500)은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제1 반도체 물질은 실리콘(Si)을 포함하고, 상기 제2 반도체 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 희생 패턴들(500)은 제3 반도체 패턴들(312, 314, 316)에 대해 식각 선택비를 가질 수 있다.
몇몇 실시예에서, 제1 반도체 패턴들(112, 114, 116), 제2 반도체 패턴들(212, 214, 216) 및 제3 반도체 패턴들(312, 314, 316)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨에서 형성"됨은, 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제1 반도체 패턴들(112, 114, 116), 제2 반도체 패턴들(212, 214, 216) 및 제3 반도체 패턴들(312, 314, 316)은 모두 상기 제1 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 제3 게이트 유전막(360)의 일부는 전이 패턴(TP1)과 제3 게이트 스페이서(330) 사이에 개재될 수 있다.
몇몇 실시예에서, 제3 영역(III) 상에 제1 보호막(120)이 형성될 수 있다. 제1 보호막(120)은 전이 패턴(TP1)과 제3 게이트 구조체(G3) 사이에 개재될 수 있다. 제1 보호막(120)은 전이 패턴(TP1)의 양 측면 및 상면을 따라 컨포멀하게 연장될 수 있다. 예를 들어, 제1 보호막(120)은 필드 절연막(105)의 상면, 희생 패턴들(500)의 측면, 제3 반도체 패턴들(312, 314, 316)의 측면 및 상면을 따라 컨포멀하게 연장될 수 있다.
제1 보호막(120)은 제1 영역(I) 및 제2 영역(II) 상에 형성되지 않을 수 있다. 예를 들어, 제1 보호막(120)은 제1 와이어 패턴(WP1)과 제1 게이트 구조체(G1) 사이에 개재되지 않을 수 있고, 제2 와이어 패턴(WP2)과 제2 게이트 구조체(G2) 사이에 개재되지 않을 수 있다.
제1 보호막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 게이트 유전막(360)의 일부는 제1 보호막(120)과 제3 게이트 스페이서(330) 사이에 개재될 수 있다.
몇몇 실시예에서, 필드 절연막(105)의 높이는 제1 영역(I) 및 제2 영역(II)에서보다 제3 영역(III)에서 더 높을 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제3 영역(III)의 필드 절연막(105)의 상면의 높이(H13)는, 제1 영역(I)의 필드 절연막(105)의 상면의 높이(H11) 및 제2 영역(II)의 필드 절연막(105)의 상면의 높이(H12)보다 높을 수 있다. 도시되지 않았으나, 필드 절연막(105)은 제1 게이트 구조체(G1)와 제3 게이트 구조체(G3) 사이 및 제2 게이트 구조체(G2)와 제3 게이트 구조체(G3) 사이에서 단차를 가질 수 있다.
제1 영역(I)의 필드 절연막(105)의 상면의 높이(H11)는 제2 영역(II)의 필드 절연막(105)의 상면의 높이(H12)와 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 영역(I)의 필드 절연막(105)의 상면의 높이(H11)는 제2 영역(II)의 필드 절연막(105)의 상면의 높이(H12)와 다를 수도 있음은 물론이다.
도 1, 도 2 및 도 3b를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제3 게이트 구조체(G1, G2, G3)는 각각 제1 내지 제3 내부 스페이서(132, 232, 332)를 더 포함한다.
제1 내부 스페이서(132)는 제1 게이트 전극(150)의 측면 상에 형성될 수 있다. 제1 내부 스페이서(132)는 제1 게이트 전극(150)과 제1 에피택셜 패턴(140) 사이에 개재될 수 있다. 또한, 제1 내부 스페이서(132)는 제1 게이트 전극(150)을 관통하는 제1 반도체 패턴들(112, 114, 116) 사이에 개재될 수 있다.
제2 내부 스페이서(232)는 제2 게이트 전극(250)의 측면 상에 형성될 수 있다. 제2 내부 스페이서(232)는 제2 게이트 전극(250)과 제1 에피택셜 패턴(140) 사이에 개재될 수 있다. 또한, 제2 내부 스페이서(232)는 제2 게이트 전극(250)을 관통하는 제2 반도체 패턴들(212, 214, 216) 사이에 개재될 수 있다.
제3 내부 스페이서(332)는 희생 패턴들(500)의 측면 상에 형성될 수 있다. 제3 내부 스페이서(332)는 희생 패턴들(500)과 제1 에피택셜 패턴(140) 사이에 개재될 수 있다. 또한, 제3 내부 스페이서(332)는 제3 반도체 패턴들(312, 314, 316) 사이에 개재될 수 있다.
제1 내지 제3 내부 스페이서(132, 232, 332)의 두께는 각각 제1 내지 제3 게이트 스페이서(130, 230, 330)의 두께와 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 제3 내부 스페이서(132, 232, 332)의 두께는 각각 제1 내지 제3 게이트 스페이서(130, 230, 330)의 두께보다 크거나 작을 수도 있음은 물론이다.
제1 내지 제3 내부 스페이서(132, 232, 332)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제3 내부 스페이서(132, 232, 332)는 제1 내지 제3 게이트 스페이서(130, 230, 330)와 동일한 물질을 포함할 수도 있고, 그와 다른 물질을 포함할 수도 있다.
몇몇 실시예에서, 제1 내지 제3 영역(I, II, III)은 NMOS 영역일 수 있다. 예를 들어, 제1 에피택셜 패턴(140)은 n형 불순물을 포함할 수 있다.도 4 및 도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3b을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 4는 도 1의 A1-A1, B1-B1 및 C1-C1을 따라서 절단한 다른 단면도이고, 도 5는 도 1의 D1-D1을 따라서 절단한 다른 단면도이다.
도 1 및 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 보호막(120)을 포함하지 않는다.
예를 들어, 제1 보호막(120)은 전이 패턴(TP1)과 제3 게이트 구조체(G3) 사이에 개재되지 않을 수 있다.
도 1 및 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 소오스/드레인 콘택(190)을 더 포함한다.
소오스/드레인 콘택(190)은 제1 에피택셜 패턴(140)과 전기적으로 접속되도록 형성될 수 있다. 예를 들어, 소오스/드레인 콘택(190)은 층간 절연막(180)을 관통하여 제1 에피택셜 패턴(140)과 접속될 수 있다. 소오스/드레인 콘택(190)은 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 콘택(190)은 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 소오스/드레인 콘택(190)은 복수의 도전성 물질이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 소오스/드레인 콘택(190)은 제1 에피택셜 패턴(140)과 접촉하는 실리사이드막과, 상기 실리사이드막 상에 형성되어 층간 절연막(180)을 관통하는 관통 도전막을 포함할 수 있다. 상기 실리사이드막은 예를 들어, 백금(Pt), 니켈(Ni) 또는 코발트(Co) 등을 포함할 수 있다. 상기 관통 도전막은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제3 게이트 스페이서(130, 230, 330)의 측면 및 제1 에피택셜 패턴(140)의 외주면(예를 들어, 상면)을 따라 연장되는 식각 저지막(185)이 더 형성될 수 있다. 소오스/드레인 콘택(190)은 층간 절연막(180) 및 식각 저지막(185)을 관통하여 제1 에피택셜 패턴(140)과 접속될 수 있다. 식각 저지막(185)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6 및 도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 레이아웃도들이다. 설명의 편의를 위해, 도 1 내지 도 3b을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 전이 패턴(TP1)은 제2 경사면(ST2)을 더 포함한다.
제2 경사면(ST2)은 제1 경사면(ST1)과 반대되는 전이 패턴(TP1)의 측면일 수 있다. 제2 경사면(ST2)은 평면적 관점에서 제3 게이트 구조체(G3)의 측면과 경사를 가질 수 있다. 예를 들어, 제2 경사면(ST2)은 제1 방향(X1) 및 제2 방향(Y1)과 다른 방향으로 연장될 수 있다. 예시적으로, 전이 패턴(TP1)의 제2 경사면(ST2)은 제3 게이트 구조체(G3)의 일 측면과 예각인 제3 각(θ21)을 이룰 수 있다. 또한, 전이 패턴(TP1)의 제2 경사면(ST2)은 제3 게이트 구조체(G3)의 타측면과 둔각인 제4 각(θ22)을 이룰 수 있다.
제3 각(θ21)과 제4 각(θ22)의 합은 180°일 수 있으나, 이는 예시적인 것일 뿐이다. 예를 들어, 오정렬(misalignment) 등으로 제3 게이트 구조체(G3)가 배치되는 위치에 따라, 제3 각(θ21)과 제4 각(θ22)의 합은 180°보다 클 수도 있고, 180°보다 작을 수도 있음은 물론이다.
몇몇 실시예에서, 전이 패턴(TP1)의 제3 폭(W13)은 제1 와이어 패턴(WP1)으로부터 제2 와이어 패턴(WP2)을 향함에 따라 점점 감소할 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 경사면(ST2)은 제3 게이트 구조체(G3)의 일 측면과 둔각을 이루고, 제3 게이트 구조체(G3)의 타 측면과 예각을 이룬다.
예를 들어, 제3 각(θ21)은 둔각이고, 제4 각(θ22)은 예각일 수 있다. 몇몇 실시예에서, 제1 경사면(ST1)과 제2 경사면(ST2)은 서로 나란할 수 있다.
몇몇 실시예에서, 제1 와이어 패턴(WP1)의 제1 폭(W11)은 제2 와이어 패턴(WP2)의 제2 폭(W12)과 동일할 수 있다.
몇몇 실시예에서, 전이 패턴(TP1)의 제3 폭(W13)은 제1 와이어 패턴(WP1)의 제1 폭(W11) 및 제2 와이어 패턴(WP2)의 제2 폭(W12)과 동일할 수 있다. 몇몇 실시예에서, 전이 패턴(TP1)의 제3 폭(W13)은 제1 와이어 패턴(WP1)으로부터 제2 와이어 패턴(WP2)을 향함에 따라 일정할 수 있다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 9는 도 8의 A1-A1, B1-B1, C1-C1 및 E1-E1을 따라서 절단한 단면도이다. 도 10은 도 8의 D1-D1 및 F1-F1을 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 내지 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제4 영역(IV)을 더 포함한다.
제4 영역(IV)은 제1 내지 제3 영역(I, II, III)으로부터 이격된 영역일 수 있다. 제1 내지 제3 영역(I, II, III)과 제4 영역(IV)은 예를 들어, 각각 로직 영역, SRAM 영역, 입출력(I/O) 영역 중 하나일 수 있다. 제1 내지 제3 영역(I, II, III)과 제4 영역(IV)은 서로 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다. 예시적으로, 제1 내지 제3 영역(I, II, III)은 SRAM 영역이고, 제4 영역(IV)은 입출력 영역일 수 있으나, 이에 제한되는 것은 아니다.
기판(100)의 제4 영역(IV) 상에는 제2 활성 패턴(AP2)이 형성될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 상면과 평행한 제4 방향(X2)으로 연장될 수 있다. 제4 방향(X2)은 제1 방향(X1)과 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이며 제4 방향(X2)은 제1 방향(X1)과 다를 수도 있음은 물론이다. 제2 활성 패턴(AP2)은 기판(100)의 상면으로부터 돌출되어 제4 방향(X2)으로 연장될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층일 수도 있다. 제2 활성 패턴(AP2)은 후술되는 제4 게이트 구조체(G4)와 교차할 수 있다. 제2 활성 패턴(AP2)은 제4 게이트 구조체(G4)를 포함하는 트랜지스터의 채널 영역으로 이용될 수 있다.
제2 활성 패턴(AP2)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층일 수도 있다.
제2 활성 패턴(AP2)의 제4 폭(W14)은 제1 와이어 패턴(WP1)의 제1 폭(W11)보다 작고, 제2 와이어 패턴(WP2)의 제2 폭(W12)보다 큰 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 여기서, 제2 활성 패턴(AP2)의 폭이란, 제5 방향(Y2)에서의 폭을 의미한다.
제2 활성 패턴(AP2) 및 필드 절연막(105) 상에는 제4 게이트 구조체(G4)가 형성될 수 있다. 제4 게이트 구조체(G4)는 제2 활성 패턴(AP2)과 교차할 수 있다. 예를 들어, 제4 게이트 구조체(G4)는 기판(100)의 상면과 평행하며 제4 방향(X2)과 교차하는 제5 방향(Y2)으로 연장될 수 있다.
제4 게이트 구조체(G4)는 제4 게이트 전극(450), 제4 게이트 유전막(460) 및 제4 게이트 스페이서(430)를 포함할 수 있다. 제4 게이트 전극(450), 제4 게이트 유전막(460) 및 제4 게이트 스페이서(430)는 각각 제1 내지 제3 게이트 전극(150, 250, 350), 제1 내지 제3 게이트 유전막(160, 260, 360) 및 제1 내지 제3 게이트 스페이서(130, 230, 330)와 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제4 게이트 유전막(460)은 제1 보호막(120)과 동일 레벨에서 형성될 수 있다. 예를 들어, 제4 게이트 유전막(460)은 제1 보호막(120)과 동일한 물질 구성을 가질 수 있다.
몇몇 실시예에서, 제4 게이트 유전막(460)은 제4 게이트 스페이서(430)의 내측면을 따라 연장되지 않을 수 있다.
몇몇 실시예에서, 제4 게이트 전극(450)의 일부는 제4 게이트 유전막(460)과 제4 게이트 스페이서(430) 사이에 개재될 수 있다.
기판(100)의 제4 영역(IV) 상에는 제2 에피택셜 패턴(440)이 형성될 수 있다. 제2 에피택셜 패턴(440)은 제2 활성 패턴(AP2) 내에 형성될 수 있다. 또한, 제2 에피택셜 패턴(440)은 제4 게이트 구조체(G4)의 측면 상에 형성될 수 있다. 제2 에피택셜 패턴(440)은 제4 게이트 스페이서(430)에 의해 제4 게이트 전극(450)으로부터 전기적으로 이격될 수 있다. 제2 에피택셜 패턴(440)은 제4 게이트 구조체(G4)를 포함하는 트랜지스터의 소오스/드레인 영역으로 이용될 수 있다.
몇몇 실시예에서, 제4 게이트 구조체(G4)의 측면 상의 제2 활성 패턴(AP2) 내에 제2 소오스/드레인 트렌치(240t)가 형성될 수 있다. 제2 에피택셜 패턴(440)은 제2 소오스/드레인 트렌치(240t) 내에 형성될 수 있다.
몇몇 실시예에서, 제2 에피택셜 패턴(440)은 기판(100) 상에 차례로 적층된 제3 에피층(442) 및 제4 에피층(444)을 포함할 수 있다. 제3 에피층(442)은 예를 들어, 제2 소오스/드레인 트렌치(240t)의 프로파일을 따라 연장될 수 있다. 제4 에피층(444)은 제2 소오스/드레인 트렌치(240t)를 채우도록 형성될 수 있다. 제3 에피층(442)은 제4 에피층(444)을 성장시키기 위한 시드층(seed layer)으로 기능할 수 있다.
제4 영역(IV) 상에 형성되는 반도체 장치가 PMOS 트랜지스터인 경우에, 제2 에피택셜 패턴(240)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 제4 영역(IV) 상에 형성되는 반도체 장치가 NMOS 트랜지스터인 경우에, 제2 에피택셜 패턴(240)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다.
몇몇 실시예에서, 필드 절연막(105)의 높이는 제1 영역(I) 및 제2 영역(II)에서보다 제4 영역(IV)에서 더 높을 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제4 영역(IV)의 필드 절연막(105)의 상면의 높이(H14)는, 제1 영역(I)의 필드 절연막(105)의 상면의 높이(H11) 및 제2 영역(II)의 필드 절연막(105)의 상면의 높이(H12)보다 높을 수 있다. 몇몇 실시예에서, 기판(100)의 상면을 기준으로, 제4 영역(IV)의 필드 절연막(105)의 상면의 높이(H14)는, 제3 영역(III)의 필드 절연막(105)의 상면의 높이(H13)와 동일할 수 있다.
몇몇 실시예에서, 제2 활성 패턴(AP2)은 전체적으로 핀형(fin-type) 패턴 형상을 가질 수 있다. 몇몇 실시예에서, 제4 게이트 구조체(G4)는 제2 활성 패턴(AP2)의 3면을 둘러쌀 수 있다. 예를 들어, 도 9에 도시된 것처럼, 제4 게이트 구조체(G4)는 제2 활성 패턴(AP2)의 양 측면 및 상면을 덮을 수 있다.
제2 활성 패턴(AP2)의 상면의 높이는 전이 패턴(TP1)의 상면의 높이와 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 활성 패턴(AP2)의 상면은 전이 패턴(TP1)의 상면과 동일 평면에 배치되지 않을 수도 있다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 12는 도 11의 A2-A2, B2-B2 및 C2-C2를 따라서 절단한 단면도이다. 도 13은 도 11의 D2-D2를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 전이 패턴(TP1)은 단일 물질층이다.
예를 들어, 전이 패턴(TP1)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장되는 단일 물질층일 수 있다. 전이 패턴(TP1)은 전체적으로 핀형(fin-type) 패턴 형상을 갖는 단일 물질층일 수 있다. 몇몇 실시예에서, 제3 게이트 구조체(G3)는 단일 물질층인 전이 패턴(TP1)의 3면을 둘러쌀 수 있다.
전이 패턴(TP1)은 희생 패턴들(예를 들어, 도 1 내지 도 3a의 500)과 다른 물질을 포함할 수 있다. 예를 들어, 전이 패턴(TP1)은 제3 반도체 물질을 포함하고, 희생 패턴들(500)은 상기 제3 반도체 물질과 다른 상기 제2 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제3 반도체 물질은 실리콘(Si)을 포함하고, 상기 제2 반도체 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 희생 패턴들(500)은 전이 패턴(TP1)에 대해 식각 선택비를 가질 수 있다.
몇몇 실시예에서, 전이 패턴(TP1)은 제1 기저부 및 제1 핀부를 포함할 수 있다. 전이 패턴(TP1)의 상기 제1 기저부는 기판(100) 내에 매립될 수 있다. 예를 들어, 기판(100) 내에 전이 트렌치(100H)가 형성될 수 있다. 전이 패턴(TP1)의 상기 제1 기저부는 전이 트렌치(100H)를 채울 수 있다. 이에 따라, 전이 패턴(TP1)의 하면은 기판(100)의 상면보다 낮게 형성될 수 있다. 예를 들어, 전이 패턴(TP1)의 하면은 기판(100)의 상면으로부터 아래를 향해 제1 깊이(D11)로 형성될 수 있다. 전이 패턴(TP1)의 상기 제1 핀부는 상기 제1 기저부의 상면으로부터 돌출되어 제1 방향(X1)으로 연장될 수 있다.
몇몇 실시예에서, 전이 패턴(TP1)의 폭은 제3 게이트 구조체(G3)의 폭보다 클 수 있다. 여기서, 전이 패턴(TP1)의 폭이란, 제1 방향(X1)으로의 폭을 의미한다. 예를 들어, 도 11 및 도 13에 도시된 것처럼, 기판(100) 내에 매립되는 전이 패턴(TP1)의 제1 방향(X1)으로의 폭은 제3 게이트 구조체(G3)의 제1 방향(X1)으로의 폭보다 클 수 있다.
몇몇 실시예에서, 전이 트렌치(100H)의 제2 방향(Y1)으로의 폭은 전이 패턴(TP1)의 제3 폭(W13)보다 클 수 있다. 여기서, 전이 트렌치(100H)의 폭이란, 제2 방향(Y1)에서의 폭을 의미한다. 예를 들어, 도 12에 도시된 것처럼, 기판(100) 내에 매립되는 전이 패턴(TP1)의 제2 방향(Y1)으로의 폭은 필드 절연막(105)보다 돌출되는 전이 패턴(TP1)의 제2 방향(Y1)으로의 폭(예를 들어, 제3 폭(W13))보다 클 수 있다.
도 14 내지 도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 14 및 도 16은 도 11의 A2-A2, B2-B2 및 C2-C2를 따라서 절단한 다른 단면도들이고, 도 15 및 도 17은 도 11의 D2-D2를 따라서 절단한 다른 단면도들이다.
도 11 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 전이 패턴(TP1)의 하면은 기판(100)의 상면보다 높게 형성된다.
예를 들어, 전이 패턴(TP1)의 하면은 기판(100)의 상면으로부터 위를 향해 제2 깊이(D12)로 형성될 수 있다. 전이 패턴(TP1)의 하면은 필드 절연막(105)의 상면보다 낮게 형성되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 전이 패턴(TP1)의 하면은 필드 절연막(105)의 상면과 동일 평면에 배치되거나, 그보다 높게 형성될 수도 있음은 물론이다.
도 11 및 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치는 소오스/드레인 콘택(190)을 더 포함한다. 소오스/드레인 콘택(190)은 도 5를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 식각 저지막(185)이 더 형성될 수 있다. 식각 저지막(185)은 도 5를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 11, 도 16 및 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 보호막(120)을 더 포함한다. 제1 보호막(120)은 도 1 내지 도 3b을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 필드 절연막(105)의 높이는 제1 영역(I) 및 제2 영역(II)에서보다 제3 영역(III)에서 더 높을 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제3 영역(III)의 필드 절연막(105)의 상면의 높이(H13)는, 제1 영역(I)의 필드 절연막(105)의 상면의 높이(H11) 및 제2 영역(II)의 필드 절연막(105)의 상면의 높이(H12)보다 높을 수 있다. 도시되지 않았으나, 필드 절연막(105)은 제1 게이트 구조체(G1)와 제3 게이트 구조체(G3) 사이 및 제2 게이트 구조체(G2)와 제3 게이트 구조체(G3) 사이에서 단차를 가질 수 있다.
도 18 및 도 19는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 레이아웃도들이다. 설명의 편의를 위해, 도 11 내지 도 13을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 전이 패턴(TP1)은 제2 경사면(ST2)을 더 포함한다. 제2 경사면(ST2)은 도 6을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 19를 참조하면, 제2 경사면(ST2)은 제3 게이트 구조체(G3)의 일 측면과 둔각을 이루고, 제3 게이트 구조체(G3)의 타 측면과 예각을 이룬다. 제2 경사면(ST2)은 도 7을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 20은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 21은 도 20의 A2-A2, B2-B2, C2-C2 및 E2-E2를 따라서 절단한 단면도이다. 도 22는 도 20의 D2-D2 및 F2-F2를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 19를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20 내지 도 22를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제4 영역(IV)을 더 포함한다. 제4 영역(IV)은 도 8 내지 도 10을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
기판(100)의 제4 영역(IV) 상에는 제2 활성 패턴(AP2), 제4 게이트 구조체(G4) 및 제2 에피택셜 패턴(440)이 형성될 수 있다. 제2 활성 패턴(AP2), 제4 게이트 구조체(G4) 및 제2 에피택셜 패턴(440)은 도 8 내지 도 10을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제2 활성 패턴(AP2)은 기판(100)의 상면으로부터 돌출되어 제4 방향(X2)으로 연장되는 단일 물질층일 수 있다. 제2 활성 패턴(AP2)은 전체적으로 핀형(fin-type) 패턴 형상을 갖는 단일 물질층일 수 있다. 몇몇 실시예에서, 제4 게이트 구조체(G4)는 단일 물질층인 제2 활성 패턴(AP2)의 3면을 둘러쌀 수 있다.
몇몇 실시예에서, 제2 활성 패턴(AP2)은 전이 패턴(TP1)과 동일 레벨에서 형성될 수 있다. 예를 들어, 전이 패턴(TP1) 및 제2 활성 패턴(AP2)은 모두 상기 제3 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 제2 활성 패턴(AP2)은 제2 기저부 및 제2 핀부를 포함할 수 있다. 제2 활성 패턴(AP2)의 상기 제2 기저부는 기판(100)의 상면을 덮을 수 있다. 예를 들어, 제2 활성 패턴(AP2)의 상기 제2 기저부는 기판(100)과 필드 절연막(105) 사이에 개재될 수 있다. 제2 활성 패턴(AP2)의 상기 제2 핀부는 상기 제2 기저부의 상면으로부터 돌출되어 제4 방향(X2)으로 연장될 수 있다.
몇몇 실시예에서, 제2 활성 패턴(AP2)의 하면은 제1 내지 제3 영역(I, II, III)의 상면으로부터 아래를 향해 제3 깊이(D21)로 형성될 수 있다. 몇몇 실시예에서, 전이 패턴(TP1)의 제1 깊이(D11)는 제2 활성 패턴(AP2)의 제3 깊이(D21)와 동일할 수 있다.
와이어 패턴을 포함하는 반도체 장치를 제조하기 위해, 활성막(예를 들어, 후술되는 도 25의 512, 514, 516) 및 상기 활성막에 대해 식각 선택비를 갖는 희생막(예를 들어, 후술되는 도 25의 502)이 이용될 수 있다. 예를 들어, 실리콘(Si)을 포함하는 활성막에 대해 식각 선택비를 갖도록 실리콘 게르마늄(SiGe)을 포함하는 희생막이 이용될 수 있다. 그러나, 제조되는 반도체 장치가 PMOS 트랜지스터인 경우에, 에피택셜 패턴(예를 들어, 제1 에피택셜 패턴(140)) 또한 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 상기 희생막이 제거되는 과정에서 에피택셜 패턴이 손상될 수 있고, 이는 반도체 장치의 성능, 신뢰성 및 수율을 저하시키는 원인이 된다.
이를 방지하기 위해, 제1 에피택셜 패턴(140)은 보호 에피층(예를 들어, 제1 에피층(142))을 구비할 수 있으나, 이러한 경우에도 일부 영역(예를 들어, 활성막이 게이트 구조체의 측면과 경사를 갖는 영역(예를 들어, 제3 영역(III)))에서는 보호 에피층의 두께가 얇아지거나 보호 에피층이 형성되지 않는 문제가 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는 전이 패턴(TP1)을 구비하여 제1 에피택셜 패턴(140)의 손상을 방지할 수 있다. 일례로, 전이 패턴(TP1)에는 제3 반도체 패턴들(312, 314, 316) 사이에 개재되는 희생 패턴들(500)이 잔존하므로, 제1 영역(I) 및 제2 영역(II)의 희생 패턴들(500)이 제거되는 과정에서도 전이 패턴(TP1)에 인접하는 제1 에피택셜 패턴(140)의 손상을 방지할 수 있다. 다른 예로, 전이 패턴(TP1)은 희생 패턴들(500)과 다른 식각 선택비를 갖는 단일 물질층을 포함하므로, 제1 영역(I) 및 제2 영역(II)의 희생 패턴들(500)이 제거되는 과정에서도 전이 패턴(TP1)에 인접하는 제1 에피택셜 패턴(140)의 손상을 방지할 수 있다.
이에 따라, 전이 패턴(TP1)이 제3 게이트 구조체(G3)의 측면과 경사를 갖는 제1 경사면(ST1)을 구비함에도, 전이 패턴(TP1)에 인접하는 제1 에피택셜 패턴(140)의 손상이 방지되어 성능, 신뢰성 및 수율이 향상된 반도체 장치가 제공될 수 있다.
도 23은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 22를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 23을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 전이 패턴(TP1)의 양 측면은 평면적 관점에서 제3 게이트 구조체(G3)와 직교한다.
예를 들어, 전이 패턴(TP1)의 양 측면은 제1 방향(X1)으로 연장될 수 있다.
몇몇 실시예에서, 제1 와이어 패턴(WP1)의 제1 폭(W11), 제2 와이어 패턴(WP2)의 제2 폭(W12) 및 전이 패턴(TP1)의 제3 폭(W13)은 서로 동일할 수 있다.
몇몇 실시예에 따른 반도체 장치는, 좁은 영역(예를 들어, 2게이트 피치(2CPP; 2 contated poly pitch))에서 와이어 패턴(예를 들어, 제1 와이어 패턴(WP1) 및 제2 와이어 패턴(WP2))과 핀형 패턴(예를 들어, 전이 패턴(TP1))이 혼재된 제1 활성 패턴(AP1)을 구비할 수 있다. 이에 따라, 설계 다양성이 향상된 반도체 장치가 제공될 수 있다.
이하에서, 도 8 내지 도 10, 도 24 내지 도 38을 참조하여, 몇몇 실시예에 따른 반도체 장치들의 제조 방법들을 설명한다.
도 24 내지 도 38은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 23을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 24 내지 도 26을 참조하면, 기판(100) 상에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 형성한다.
제1 활성 패턴(AP1)은 제1 내지 제3 영역(I, II, III)의 기판(100) 상에 형성될 수 있다. 제1 활성 패턴(AP1)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장될 수 있다.
제1 활성 패턴(AP1)은 기판(100) 상에 차례로 교대로 적층되는 희생막들(502) 및 활성막들(512, 514, 516)을 포함할 수 있다. 희생막들(502)은 활성막들(512, 514, 516)에 대해 식각 선택비를 가질 수 있다. 예를 들어, 활성막들(512, 514, 516)은 제1 반도체 물질을 포함하고, 희생막들(502)은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제1 반도체 물질은 실리콘(Si)을 포함하고, 상기 제2 반도체 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
제2 활성 패턴(AP2)은 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 상면으로부터 돌출되어 제4 방향(X2)으로 연장될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층일 수도 있다.
이어서, 기판(100) 상에 필드 절연막(105)을 형성한다. 필드 절연막(105)은 제1 활성 패턴(AP1)의 측면의 일부 및 제2 활성 패턴(AP2)의 측면의 일부를 덮도록 형성될 수 있다.
이어서, 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 필드 절연막(105) 상에 제1 보호막(120) 및 제2 보호막(122)을 차례로 형성한다. 제1 보호막(120) 및 제2 보호막(122)은 필드 절연막(105)의 상면, 제1 활성 패턴(AP1)의 측면 및 상면, 제2 활성 패턴(AP2)의 측면 및 상면을 따라 컨포멀하게 연장될 수 있다.
제1 보호막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 보호막(122)은 후속 공정 단계에서 제1 보호막(120)을 보호할 수 있다. 제2 보호막(122)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 27 내지 도 29를 참조하면, 제1 내지 제3 더미 게이트 구조체(DG1, DG2, DG3), 제4 더미 게이트 구조체(DG4), 제1 에피택셜 패턴(140), 제2 에피택셜 패턴(440) 및 층간 절연막(180)을 형성한다.
제1 내지 제3 더미 게이트 구조체(DG1, DG2, DG3)는 제1 내지 제3 영역(I, II, III)의 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 내지 제3 더미 게이트 구조체(DG1, DG2, DG3)는 서로 이격되어 제1 활성 패턴(AP1)과 교차할 수 있다. 몇몇 실시예에서, 제1 더미 게이트 구조체(DG1)는 제1 영역(I) 상에 배치될 수 있고, 제2 더미 게이트 구조체(DG2)는 제2 영역(II) 상에 배치될 수 있고, 제3 더미 게이트 구조체(DG3)는 제3 영역(III) 상에 배치될 수 있다.
제4 더미 게이트 구조체(DG4)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제4 더미 게이트 구조체(DG4)는 제2 활성 패턴(AP2)과 교차할 수 있다.
이어서, 제1 내지 제3 더미 게이트 구조체(DG1, DG2, DG3), 제4 더미 게이트 구조체(DG4)를 이용하여 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 패터닝한다.
이에 따라, 제1 와이어 패턴(WP1), 제2 와이어 패턴(WP2) 및 전이 패턴(TP1)을 포함하는 제1 활성 패턴(AP1)이 형성될 수 있다. 제1 와이어 패턴(WP1)은 교대로 적층되는 희생 패턴들(500) 및 제1 반도체 패턴들(112, 114, 116)을 포함할 수 있다. 제2 와이어 패턴(WP2)은 교대로 적층되는 희생 패턴들(500) 및 제2 반도체 패턴들(212, 214, 216)을 포함할 수 있다. 전이 패턴(TP1)은 교대로 적층되는 희생 패턴들(500) 및 제3 반도체 패턴들(312, 314, 316)을 포함할 수 있다.
이어서, 패터닝된 제1 활성 패턴(AP1) 내에 제1 에피택셜 패턴(140)을 형성한다. 이에 따라, 제1 에피택셜 패턴(140)은 각각의 제1 내지 제3 게이트 구조체(G1, G2, G3)의 측면 상에 형성될 수 있다. 또한, 패터닝된 제2 활성 패턴(AP2) 내에 제2 에피택셜 패턴(440)을 형성한다. 이에 따라, 제2 에피택셜 패턴(440)은 제4 게이트 구조체(G4)의 측면 상에 형성될 수 있다.
이어서, 기판(100) 및 필드 절연막(105) 상에 층간 절연막(180)을 형성한다. 층간 절연막(180)은 제1 내지 제3 더미 게이트 구조체(DG1, DG2, DG3), 제4 더미 게이트 구조체(DG4), 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(440) 상의 공간을 채우도록 형성될 수 있다.
도 30 및 도 31을 참조하면, 제1 내지 제3 더미 게이트 구조체(DG1, DG2, DG3) 및 제4 더미 게이트 구조체(DG4)를 제거한다.
이에 따라, 제1 내지 제3 게이트 스페이서(130, 230, 330)에 의해 정의되는 트렌치로부터 제2 보호막(122)이 노출될 수 있다.
도 32를 참조하면, 제2 영역(II)의 제2 와이어 패턴(WP2)을 노출시킨다.
예를 들어, 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)을 덮고 제2 영역(II)을 노출시키는 제1 마스크 패턴(600)이 형성될 수 있다. 제1 마스크 패턴(600)은 예를 들어, 포토레지스트를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이어서, 제1 마스크 패턴(600)을 이용하여 제2 영역(II)의 제1 보호막(120) 및 제2 보호막(122)이 제거될 수 있다. 이에 따라, 제2 영역(II)의 희생 패턴들(500) 및 제2 반도체 패턴들(212, 214, 216)이 노출될 수 있다.
도 33을 참조하면, 제2 영역(II)의 희생 패턴들(500)을 선택적으로 제거한다.
상술한 것처럼, 희생 패턴들(500)은 제2 반도체 패턴들(212, 214, 216)에 대해 식각 선택비를 가질 수 있으므로, 선택적으로 제거될 수 있다. 이에 따라, 제2 영역(II)에서 서로 이격되어 제1 방향(X1)으로 각각 연장되는 제2 반도체 패턴들(212, 214, 216)이 형성될 수 있다. 제2 영역(II)의 희생 패턴들(500)이 제거된 후에, 제1 마스크 패턴(600)은 제거될 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제2 영역(II)의 희생 패턴들(500)이 제거되는 동안 전이 패턴(TP1)의 희생 패턴들(500)은 보호될 수 있다. 이에 따라, 전이 패턴(TP1)이 제1 경사면(ST1)을 구비함에도, 전이 패턴(TP1)에 인접하는 제1 에피택셜 패턴(140)의 손상이 방지되어 성능, 신뢰성 및 수율이 향상된 반도체 장치가 제공될 수 있다.
도 34를 참조하면, 제2 영역(II) 상에 제3 보호막(124)을 형성한다.
제3 보호막(124)은 필드 절연막(105)의 상면 및 제2 반도체 패턴들(212, 214, 216)의 둘레를 따라 컨포멀하게 연장될 수 있다.
제3 보호막(124)은 후속 공정 단계에서 제2 반도체 패턴들(212, 214, 216)을 보호할 수 있다. 제3 보호막(124)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 보호막(124)은 제1 내지 제4 영역(I, II, III, IV) 상에 형성될 수 있다. 예를 들어, 제3 보호막(124)은 제2 보호막(122) 상에 형성될 수 있다.
도 35를 참조하면, 제1 영역(I)의 제1 와이어 패턴(WP1)을 노출시킨다.
예를 들어, 제2 영역(II), 제3 영역(III) 및 제4 영역(IV)을 덮고 제1 영역(I)을 노출시키는 제2 마스크 패턴(610)이 형성될 수 있다. 제2 마스크 패턴(610)은 예를 들어, 포토레지스트를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이어서, 제2 마스크 패턴(610)을 이용하여 제1 영역(I)의 제1 보호막(120), 제2 보호막(122) 및 제3 보호막(124)이 제거될 수 있다. 이에 따라, 제1 영역(I)의 희생 패턴들(500) 및 제1 반도체 패턴들(112, 114, 116)이 노출될 수 있다.
도 36을 참조하면, 제1 영역(I)의 희생 패턴들(500)을 선택적으로 제거한다.
상술한 것처럼, 희생 패턴들(500)은 제1 반도체 패턴들(112, 114, 116)에 대해 식각 선택비를 가질 수 있으므로, 선택적으로 제거될 수 있다. 이에 따라, 제1 영역(I)에서 서로 이격되어 제1 방향(X1)으로 각각 연장되는 제1 반도체 패턴들(112, 114, 116)이 형성될 수 있다. 제1 영역(I)의 희생 패턴들(500)이 제거된 후에, 제2 마스크 패턴(610)은 제거될 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 영역(I)의 희생 패턴들(500)이 제거되는 동안 전이 패턴(TP1)의 희생 패턴들(500)은 보호될 수 있다. 이에 따라, 전이 패턴(TP1)이 제1 경사면(ST1)을 구비함에도, 전이 패턴(TP1)에 인접하는 제1 에피택셜 패턴(140)의 손상이 방지되어 성능, 신뢰성 및 수율이 향상된 반도체 장치가 제공될 수 있다.
도 37 및 도 38을 참조하면, 제2 보호막(122) 및 제3 보호막(124)을 제거한다.
이에 따라, 제1 와이어 패턴(WP1) 및 제2 와이어 패턴(WP2)이 노출될 수 있다.
몇몇 실시예에서, 제1 보호막(120)은 제거되지 않을 수 있다. 예를 들어, 제1 보호막(120)은 전이 패턴(TP1)의 양 측면 및 상면, 제2 활성 패턴(AP2)의 양 측면 및 상면을 따라 컨포멀하게 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 보호막(120)은 제2 보호막(122) 및 제3 보호막(124)과 함께 제거될 수도 있다.
몇몇 실시예에서, 제2 활성 패턴(AP2) 상의 제1 보호막(120)은 제4 게이트 유전막(460)을 형성할 수 있다.
이어서, 도 8 내지 도 10을 참조하면, 제1 내지 제3 게이트 구조체(G1, G2, G3) 및 제4 게이트 구조체(G4)를 형성한다.
제1 내지 제3 게이트 구조체(G1, G2, G3)는 제1 내지 제3 영역(I, II, III)의 기판(100) 상에 형성될 수 있고, 제4 게이트 구조체(G4)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 내지 제3 게이트 구조체(G1, G2, G3)은 제1 내지 제3 더미 게이트 구조체(DG1, DG2, DG3)를 대체할 수 있고, 제4 게이트 구조체(G4)는 제4 더미 게이트 구조체(DG4)를 대체할 수 있다.
이하에서, 도 20 내지 도 22, 도 39 내지 도 46을 참조하여, 몇몇 실시예에 따른 반도체 장치들의 제조 방법들을 설명한다.
도 39 내지 도 46은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 38을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 39 및 도 40을 참조하면, 기판(100) 상에 교대로 적층되는 희생막들(502) 및 활성막들(512, 514, 516)을 형성한다.
희생막들(502) 및 활성막들(512, 514, 516)은 제1 내지 제4 영역(I, II, III, IV)에 걸쳐서 형성될 수 있다. 희생막들(502)은 활성막들(512, 514, 516)에 대해 식각 선택비를 가질 수 있다. 예를 들어, 활성막들(512, 514, 516)은 제1 반도체 물질을 포함하고, 희생막들(502)은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제1 반도체 물질은 실리콘(Si)을 포함하고, 상기 제2 반도체 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 41 및 도 42를 참조하면, 제3 영역(III) 내에 전이 트렌치(100H)를 형성한다.
전이 트렌치(100H)는 제3 영역(III)의 희생막들(502) 및 활성막들(512, 514, 516) 내에 형성될 수 있다. 몇몇 실시예에서, 전이 트렌치(100H)의 제1 방향(X1)으로의 폭은 후속 공정 단계에서 형성되는 제3 게이트 구조체(G3)의 폭보다 크게 형성될 수 있다. 몇몇 실시예에서, 전이 트렌치(100H)의 제2 방향(Y1)으로의 폭은 후속 공정 단계에서 형성되는 전이 패턴(TP1)의 폭(예를 들어, 제3 폭(W13))보다 크게 형성될 수 있다. 몇몇 실시예에서, 전이 트렌치(100H)의 하면은 기판(100)의 상면보다 낮게 형성될 수 있다.
몇몇 실시예에서, 전이 트렌치(100H)는 제4 영역(IV)에 대한 리세스 공정과 함께 수행될 수 있다. 상기 리세스 공정에 의해, 제4 영역(IV)의 희생막들(502) 및 활성막들(512, 514, 516)은 제거될 수 있다.
몇몇 실시예에서, 상기 리세스 공정에 의해, 기판(100)의 상면은 낮아질 수 있다. 예를 들어, 제4 영역(IV)의 기판(100)의 상면은 전이 트렌치(100H)의 하면과 동일 평면에 배치될 수 있다.
도 43 및 도 44를 참조하면, 전이 트렌치(100H) 내에 제1 반도체막(101)을 형성한다.
제1 반도체막(101)은 단일 물질층일 수 있다. 예를 들어, 제1 반도체막(101)은 전이 트렌치(100H)를 채우는 단일 물질층일 수 있다. 몇몇 실시예에서, 제1 반도체막(101)은 제3 영역(III)의 기판(100), 희생막들(502) 및 활성막들(512, 514, 516)로부터 에피택셜 성장 방법에 의해 형성될 수 있다.
제1 반도체막(101)은 희생막들(502)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 반도체막(101)은 제3 반도체 물질을 포함하고, 희생막들(502)은 상기 제3 반도체 물질과 다른 상기 제2 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제3 반도체 물질은 실리콘(Si)을 포함하고, 상기 제2 반도체 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이에 따라, 희생 패턴들(500)은 전이 패턴(TP1)에 대해 식각 선택비를 가질 수 있다.
몇몇 실시예에서, 제1 반도체막(101)은 제2 반도체막(102)과 함께 형성될 수 있다. 제2 반도체막(102)은 단일 물질층일 수 있다. 예를 들어, 제2 반도체막(102)은 제4 영역(IV)의 기판(100) 상에 형성되는 단일 물질층일 수 있다. 몇몇 실시예에서, 제2 반도체막(102)은 제4 영역(IV)의 기판(100)으로부터 에피택셜 성장 방법에 의해 형성될 수 있다. 제2 반도체막(102)은 예를 들어, 상기 제3 반도체 물질을 포함할 수 있다.
이어서, 도 20 내지 도 22를 참조하면, 희생막들(502), 활성막들(512, 514, 516), 제1 반도체막(101) 및 제2 반도체막(102)은 패터닝된다.
이에 따라, 제1 내지 제3 영역(I, II, III) 상에, 제1 와이어 패턴(WP1), 제2 와이어 패턴(WP2) 및 전이 패턴(TP1)을 포함하는 제1 활성 패턴(AP1)이 형성될 수 있다. 또한, 전이 패턴(TP1)은 단일 물질층일 수 있다. 예를 들어, 전이 패턴(TP1)은 상기 제3 반도체 물질을 포함할 수 있다.
또한, 제4 영역(IV) 상에, 제2 활성 패턴(AP2)이 형성될 수 있다. 제2 활성 패턴(AP2)은 단일 물질층일 수 있다. 예를 들어, 제2 활성 패턴(AP2)은 상기 제3 반도체 물질을 포함할 수 있다.
이어서, 제1 내지 제3 게이트 구조체(G1, G2, G3), 제4 게이트 구조체(G4), 제1 에피택셜 패턴(140), 제2 에피택셜 패턴(440) 및 층간 절연막(180)을 형성한다. 제1 내지 제3 게이트 구조체(G1, G2, G3), 제4 게이트 구조체(G4), 제1 에피택셜 패턴(140), 제2 에피택셜 패턴(440) 및 층간 절연막(180)을 형성하는 것은, 도 8 내지 도 10, 도 24 내지 도 38을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 전이 패턴(TP1)은 희생 패턴들(500)과 다른 식각 선택비를 갖는 단일 물질층을 포함하므로, 제1 영역(I) 및 제2 영역(II)의 희생 패턴들(500)이 제거되는 동안 보호될 수 있다. 이에 따라, 전이 패턴(TP1)이 제1 경사면(ST1)을 구비함에도, 전이 패턴(TP1)에 인접하는 제1 에피택셜 패턴(140)의 손상이 방지되어 성능, 신뢰성 및 수율이 향상된 반도체 장치가 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 제1 필드 절연막
112, 114, 116: 제1 반도체 패턴 120: 제1 보호막
130, 230, 330: 게이트 스페이서 140: 제1 에피택셜 패턴
150, 250, 350: 게이트 전극 160, 260, 360: 게이트 유전막
180: 층간 절연막 190: 소오스/드레인 콘택
212, 214, 216: 제2 반도체 패턴 312, 314, 316: 제3 반도체 패턴
500: 희생 패턴
AP1: 제1 활성 패턴 FP: 핀형 돌출부
G1, G2, G3: 게이트 구조체 TP1: 전이 패턴
WP1, WP2: 와이어 패턴

Claims (20)

  1. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 기판; 및
    상기 기판 상에, 상기 제1 방향으로 연장되는 활성 패턴; 및
    상기 활성 패턴 상에, 서로 이격되어 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 게이트 전극을 포함하되,
    상기 제1 영역의 상기 활성 패턴은, 서로 이격되어 상기 제1 게이트 전극을 관통하는 복수의 제1 반도체 패턴들을 포함하고,
    상기 제2 영역의 상기 활성 패턴은, 서로 이격되어 상기 제2 게이트 전극을 관통하는 복수의 제2 반도체 패턴들을 포함하고,
    상기 제3 영역의 상기 활성 패턴은, 상기 기판으로부터 돌출되어 상기 제3 게이트 전극과 교차하는 전이 패턴을 포함하고,
    상기 전이 패턴은, 상기 제3 영역 상에 교대로 적층되며 서로 다른 물질을 포함하는 희생 패턴 및 제3 반도체 패턴을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 반도체 패턴, 상기 제2 반도체 패턴 및 상기 제3 반도체 패턴은 제1 반도체 물질을 포함하고,
    상기 희생 패턴은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 반도체 물질은 실리콘(Si)을 포함하고,
    상기 제2 반도체 물질은 실리콘 게르마늄(SiGe)을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 반도체 패턴, 상기 제2 반도체 패턴 및 상기 제3 반도체 패턴은 상기 제1 방향에서 서로 중첩되는 반도체 장치.
  5. 제 1항에 있어서,
    각각의 상기 제1 반도체 패턴은 상기 제2 방향에서 제1 폭을 갖고,
    각각의 상기 제2 반도체 패턴은 상기 제2 방향에서 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제3 반도체 패턴은 상기 제2 방향에서 제3 폭을 갖고,
    상기 제3 폭은 상기 제1 반도체 패턴으로부터 상기 제2 반도체 패턴을 향함에 따라 점점 감소하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 기판 상에, 상기 활성 패턴의 측면의 일부를 덮는 필드 절연막을 더 포함하고,
    상기 제3 영역의 상기 필드 절연막의 상면의 높이는, 상기 제1 영역 및 상기 제2 영역의 상기 필드 절연막의 상면의 높이보다 큰 반도체 장치.
  8. 제 1항에 있어서,
    상기 전이 패턴과 상기 제3 게이트 전극 사이에 개재되고, 상기 제1 반도체 패턴과 상기 제1 게이트 전극 사이 및 상기 제2 반도체 패턴과 상기 제2 게이트 전극 사이에 미개재되는 보호막을 더 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 보호막은 상기 전이 패턴의 측면 및 상면을 따라 컨포멀하게 연장되는 반도체 장치.
  10. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 기판;
    상기 기판 상에, 상기 제1 방향으로 연장되는 활성 패턴; 및
    상기 활성 패턴 상에, 서로 이격되어 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 게이트 구조체를 포함하되,
    상기 제1 영역의 상기 활성 패턴은, 상기 기판으로부터 이격되어 상기 제1 게이트 구조체를 관통하는 제1 와이어 패턴을 포함하고,
    상기 제2 영역의 상기 활성 패턴은, 상기 기판으로부터 이격되어 상기 제2 게이트 구조체를 관통하는 제2 와이어 패턴을 포함하고,
    상기 제3 영역의 상기 활성 패턴은, 상기 제3 게이트 구조체의 측면과 예각을 이루는 경사면을 포함하며 상기 기판으로부터 돌출되는 전이 패턴을 포함하고,
    상기 제3 게이트 구조체는 상기 전이 패턴의 측면 및 상면을 둘러싸는 반도체 장치.
  11. 제 10항에 있어서,
    상기 전이 패턴은, 상기 제3 영역 상에 차례로 적층되며 서로 다른 물질을 포함하는 희생 패턴 및 제3 와이어 패턴을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 와이어 패턴, 상기 제2 와이어 패턴 및 상기 제3 와이어 패턴은 제1 반도체 물질을 포함하고,
    상기 희생 패턴은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 반도체 장치.
  13. 제 10항에 있어서,
    상기 전이 패턴은 반도체 물질을 포함하는 단일 물질층인 반도체 장치.
  14. 제 10항에 있어서,
    상기 제1 와이어 패턴은 상기 제2 방향에서 제1 폭을 갖고,
    상기 제2 와이어 패턴은 상기 제2 방향에서 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.
  15. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 기판;
    상기 기판 상에, 상기 제1 방향으로 연장되는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 활성 패턴의 측면의 일부를 덮는 필드 절연막; 및
    상기 제1 활성 패턴 및 상기 필드 절연막 상에, 서로 이격되어 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 내지 제3 게이트 전극을 포함하되,
    상기 제1 영역의 상기 제1 활성 패턴은, 상기 기판으로부터 이격되어 상기 제1 게이트 전극을 관통하며, 상기 제2 방향에서 제1 폭을 갖는 제1 와이어 패턴을 포함하고,
    상기 제2 영역의 상기 제1 활성 패턴은, 상기 기판으로부터 이격되어 상기 제2 게이트 전극을 관통하며, 상기 제2 방향에서 상기 제1 폭보다 작은 제2 폭을 갖는 제2 와이어 패턴을 포함하고,
    상기 제3 영역의 상기 제1 활성 패턴은, 상기 기판으로부터 돌출되어 상기 제3 게이트 전극과 교차하며, 상기 제2 방향에서 상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 폭을 갖는 전이 패턴을 포함하고,
    상기 전이 패턴은, 상기 제3 영역 상에 차례로 적층되며 서로 다른 물질을 포함하는 희생 패턴 및 제3 와이어 패턴을 포함하고,
    상기 제3 영역의 상기 필드 절연막의 상면의 높이는, 상기 제1 영역 및 상기 제2 영역의 상기 필드 절연막의 상면의 높이보다 큰 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 와이어 패턴, 상기 제2 와이어 패턴 및 상기 제3 와이어 패턴은 동일 레벨에 배치되는 반도체 장치.
  17. 제 15항에 있어서,
    상기 기판은 상기 제1 내지 제3 영역으로부터 이격되는 제4 영역을 더 포함하고,
    상기 제4 영역 상에, 상기 기판으로부터 돌출되어 제3 방향으로 연장되는 제2 활성 패턴과,
    상기 제2 활성 패턴 상에, 상기 제3 방향과 교차하는 제4 방향으로 연장되는 제4 게이트 전극을 더 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 전이 패턴과 상기 제3 게이트 전극 사이에 개재되는 보호막과,
    상기 제2 활성 패턴과 상기 제4 게이트 전극 사이에 개재되는 게이트 유전막을 더 포함하되,
    상기 보호막과 상기 게이트 유전막은 동일 레벨에서 형성되는 반도체 장치.
  19. 제 18항에 있어서,
    상기 보호막은 상기 전이 패턴의 측면 및 상면을 따라 컨포멀하게 연장되고,
    상기 게이트 유전막은 상기 제2 활성 패턴의 측면 및 상면을 따라 컨포멀하게 연장되는 반도체 장치.
  20. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 기판;
    상기 제1 영역 상에, 상기 기판으로부터 이격되어 상기 제1 방향으로 연장되는 제1 와이어 패턴;
    상기 제2 영역 상에, 상기 기판으로부터 이격되어 상기 제1 방향으로 연장되는 제2 와이어 패턴;
    상기 제3 영역 상에, 상기 기판으로부터 돌출되어 상기 제1 방향으로 연장되는 전이 패턴;
    상기 제1 와이어 패턴과 상기 전이 패턴 사이에, 상기 제1 와이어 패턴의 측면과 상기 전이 패턴의 측면을 연결하는 제1 에피택셜 패턴; 및
    상기 제2 와이어 패턴과 상기 전이 패턴 사이에, 상기 제2 와이어 패턴의 측면과 상기 전이 패턴의 측면을 연결하는 제2 에피택셜 패턴을 포함하는 반도체 장치.
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