KR102500943B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

하부 반도체 기판에 형성된 집적 회로와, 상부 반도체 기판에 형성된 집적 회로 사이의 정렬 정확도(alignment accuracy)를 증가시켜, 집적도 및 성능을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 하부 반도체 기판, 상기 하부 반도체 기판 상에, 하부 게이트 전극을 포함하는 하부 게이트 구조체, 상기 하부 반도체 기판 상에, 상기 하부 게이트 구조체를 덮는 하부 층간 절연막, 상기 하부 층간 절연막 상의 상부 반도체 기판; 상기 상부 반도체 기판 상의 상부 게이트 구조체, 및 상기 하부 층간 절연막 상에, 상기 상부 반도체 기판의 측벽을 덮는 상부 층간 절연막을 포함하고, 상기 상부 게이트 구조체는 제1 방향으로 길게 연장되는 상부 게이트 전극과, 상기 상부 게이트 전극의 측벽을 따라 연장되는 게이트 스페이서를 포함하고, 상기 상부 게이트 전극은 상기 제1 방향으로 따라 연장되는 장측벽과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단측벽을 포함하고, 상기 게이트 스페이서는 상기 상부 게이트 전극의 장측벽 상에 배치되고, 상기 상부 게이트 전극의 단측벽 상에 비배치된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로 3차원으로 적층된 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. 하지만, 반도체 장치의 밀도를 높이기 위한 스케일링 기술은 한계에 근접해 있다.
반도체 장치의 밀도를 높이기 위해, 웨이퍼 본딩을 통한 3차원적으로 적층된 반도체 장치가 제안되고 있다. 이와 같은 3차원 적층 반도체 장치는 반도체 장치의 밀도 증가뿐만 아니라, 서로 다른 종류의 집적 회로를 하나의 반도체 칩에 통합할 수 있다.
본 발명이 해결하려는 과제는, 하부 반도체 기판에 형성된 집적 회로와, 상부 반도체 기판에 형성된 집적 회로 사이의 정렬 정확도(alignment accuracy)를 증가시켜, 집적도 및 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 하부 반도체 기판에 형성된 집적 회로와, 상부 반도체 기판에 형성된 집적 회로 사이의 정렬 정확도를 증가시켜, 소자의 집적도 및 성능을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 하부 반도체 기판; 상기 하부 반도체 기판 상에, 하부 게이트 전극을 포함하는 하부 게이트 구조체; 상기 하부 반도체 기판 상에, 상기 하부 게이트 구조체를 덮는 하부 층간 절연막; 상기 하부 층간 절연막 상의 상부 반도체 기판; 상기 상부 반도체 기판 상의 상부 게이트 구조체; 및 상기 하부 층간 절연막 상에, 상기 상부 반도체 기판의 측벽을 덮는 상부 층간 절연막을 포함하고, 상기 상부 게이트 구조체는 제1 방향으로 길게 연장되는 상부 게이트 전극과, 상기 상부 게이트 전극의 측벽을 따라 연장되는 게이트 스페이서를 포함하고, 상기 상부 게이트 전극은 상기 제1 방향으로 따라 연장되는 장측벽과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단측벽을 포함하고, 상기 게이트 스페이서는 상기 상부 게이트 전극의 장측벽 상에 배치되고, 상기 상부 게이트 전극의 단측벽 상에 비배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 하부 반도체 기판; 상기 하부 반도체 기판 상에, 하부 게이트 전극을 포함하는 하부 게이트 구조체; 상기 제1 영역의 상기 하부 반도체 기판 상에, 서로 대향되는 제1 면 및 제2 면을 포함하는 상부 반도체 기판; 상기 상부 반도체 기판의 제1 면 상에, 상부 게이트 전극을 포함하는 복수의 상부 게이트 구조체; 상기 상부 게이트 구조체의 적어도 일측에 배치되는 복수의 상부 소오스/드레인 영역; 및 상기 상부 반도체 기판의 제1 면을 따라 연장되는 식각 방지막을 포함하고, 상기 식각 방지막은 상기 하부 반도체 기판의 상기 제1 영역 상에 배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역과 상기 제1 영역의 주변에 정의되는 제2 영역을 포함하는 하부 반도체 기판; 상기 하부 반도체 기판에, 복수의 하부 게이트 구조체와 복수의 하부 소오스/드레인 영역을 포함하는 복수의 하부 트랜지스터로, 상기 복수의 하부 게이트 구조체는 제1 방향으로 길게 연장되고, 상기 복수의 하부 소오스/드레인 영역은 상기 복수의 하부 게이트 구조체 사이에 배치되는 복수의 하부 트랜지스터; 상기 하부 반도체 기판 상에, 상기 복수의 하부 게이트 구조체 및 상기 복수의 하부 소오스/드레인 영역을 덮는 하부 층간 절연막; 상기 제1 영역의 상기 하부 층간 절연막 상에 배치되는 상부 반도체 기판; 상기 하부 층간 절연막 상에, 상기 상부 반도체 기판의 측벽을 덮는 상부 층간 절연막; 상기 상부 반도체 기판에, 상기 하부 반도체 기판의 제1 영역과 중첩되는 위치에 배치되고, 복수의 상부 게이트 구조체 및 복수의 상부 소오스/드레인 영역을 포함하는 복수의 상부 트랜지스터로, 상기 복수의 상부 게이트 구조체는 상기 제1 방향으로 길게 연장되고, 상기 복수의 상부 소오스/드레인 영역은 상기 복수의 상부 게이트 구조체 사이에 배치되는 복수의 상부 트랜지스터; 적어도 하나의 상기 상부 게이트 구조체와 적어도 하나의 상기 하부 트랜지스터를 연결하는 제1 연결 컨택; 및 적어도 하나의 상기 상부 소오스/드레인 영역과 적어도 하나의 상기 하부 트랜지스터를 연결하는 제2 연결 컨택을 포함하고, 상기 제1 연결 컨택 및 상기 제2 연결 컨택 중 적어도 하나는 상기 상부 반도체 기판을 관통한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 하부 반도체 기판에, 복수의 하부 게이트 구조체 및 복수의 하부 소오스/드레인 영역을 포함하는 복수의 하부 트랜지스터를 형성하고, 상기 하부 반도체 기판 상에, 복수의 하부 게이트 구조체 및 복수의 하부 소오스/드레인 영역을 덮는 하부 층간 절연막을 형성하고, 상부 반도체 기판 상에, 복수의 상부 게이트 구조체 및 복수의 상부 소오스/드레인 영역을 포함하는 복수의 상부 트랜지스터를 형성하고, 상기 상부 반도체 기판을 상기 하부 층간 절연막 상에 본딩하고, 상기 상부 반도체 기판이 상기 하부 층간 절연막과 본딩된 후, 복수의 상부 게이트 구조체의 일부 및 복수의 상부 소오스/드레인 영역의 일부를 제거하는 제1 식각 공정을 수행하고, 상기 상부 반도체 기판이 상기 하부 층간 절연막과 본딩된 후, 상기 상부 반도체 기판의 일부를 제거하는 제2 식각 공정을 수행하고, 상기 제1 식각 공정 및 상기 제2 식각 공정 후, 적어도 하나의 상기 하부 트랜지스터와 적어도 하나의 상기 상부 트랜지스터를 연결하는 연결 컨택을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 P 영역을 확대하여 도시한 도면이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 도 2의 B - B를 따라 절단한 단면도이다.
도 5는 도 3의 C - C를 따라 절단한 단면도이다.
도 6 및 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 8 및 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 11은 도 10의 B - B를 따라서 절단한 단면도이다.
도 12 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 16은 도 15의 A - A를 따라서 절단한 단면도이다.
도 17은 도 15의 B - B를 따라서 절단한 단면도이다.
도 18은 도 15의 C - C를 따라서 절단한 단면도이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 20은 도 19의 D - D를 따라서 절단한 단면도이다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 22는 도 21의 E - E를 따라서 절단한 단면도이다.
도 23 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 하부 반도체 기판 및 상부 반도체 기판에 형성된 트랜지스터는 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 하부 반도체 기판에 형성된 트랜지스터와, 상부 반도체 기판에 형성된 트랜지스터는 각각 평면(planar) 트랜지스터, 매립 채널 어레이 트랜지스터(BCAT), 리세스 채널 어레이 트랜지스터(RCAT), 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 버티컬(vertical) 트랜지스터를 포함할 수 있음은 물론이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 하부 반도체 기판에 형성된 트랜지스터와, 상부 반도체 기판에 형성된 트랜지스터는 동일한 형태인 핀형 트랜지스터인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 하부 반도체 기판에 형성된 트랜지스터와, 상부 반도체 기판에 형성된 트랜지스터는 서로 다른 형태의 트랜지스터를 포함할 수 있음은 물론이다.
일 예로, 하부 반도체 기판에 형성되는 반도체 소자는 메모리 셀을 포함하는 반도체 소자이고, 상부 반도체 기판에 형성되는 반도체 소자는 로직 소자일 수 있다. 다른 예로, 하부 반도체 기판에 로직 소자가 형성되고, 상부 반도체 기판에 메모리 셀을 포함하는 반도체 소자가 형성될 수 있다. 물론, 하부 반도체 기판에 형성되는 반도체 소자와 상부 반도체 기판에 형성되는 반도체 소자는 각각 서로 다른 트랜지스터의 형태를 포함하는 로직 소자일 수도 있다.
메모리 셀을 포함하는 반도체 소자는 휘발성 메모리 소자일 수도 있고, 비휘발성 메모리 소자일 수도 있다. 메모리 셀을 포함하는 반도체 소자는 예를 들어, DRAM, SRAM, 플래쉬(flash) 메모리 소자일 수 있지만, 이에 제한되는 것은 아니다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 P 영역을 확대하여 도시한 도면이다. 도 3은 도 2의 A - A를 따라 절단한 단면도이다. 도 4는 도 2의 B - B를 따라 절단한 단면도이다. 도 5는 도 3의 C - C를 따라 절단한 단면도이다. 참고적으로, 도 2는 상부 반도체 기판에 형성된 핀형 패턴 및 게이트 전극 구조체의 레이아웃만을 도시하였다.
도 1에서, 하부 반도체 기판(100)은 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)을 포함할 수 있다. 하부 반도체 기판(100)은 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)의 주변에 정의되는 필드 영역(FA)을 포함할 수 있다.
제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)의 하부 반도체 기판(100) 상에, 게이트 전극과, 소오스/드레인 영역 등이 형성될 수 있다. 필드 영역(FA)는 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)을 전기적으로 분리하는 영역일 수 있다.
제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)은 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)의 하부 반도체 기판(100) 상에 각각 배치될 수 있다. 동일한 베이스 기판을 식각하여, 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)이 형성되므로, 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)은 동일한 물질을 포함할 수 있다.
하부 반도체 기판(100) 상에 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)이 배치되므로, 하부 반도체 기판(100)의 크기는 각각의 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)의 크기보다 크다. 예를 들어, 하부 반도체 기판(100)의 일방향으로의 폭은 각각의 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)의 일방향으로의 폭보다 크다.
각각의 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)은 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4) 상에 배치되고, 필드 영역(FA)에 배치되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 각각의 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)의 일부가 하부 반도체 기판(100)의 필드 영역(FA) 상에 배치될 수 있음은 물론이다.
각각의 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)은 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)의 일부를 덮는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 1에서, 하부 반도체 기판(100)은 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)를 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 하부 반도체 기판(100)의 제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)에, 제1 내지 제4 상부 반도체 기판(200, 300, 400, 500)이 각각 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 하나의 상부 반도체 기판이 하부 반도체 기판(100)에 정의되는 복수의 활성 영역에 걸쳐 배치될 수 있음은 물론이다.
제1 내지 제4 활성 영역(ACT1, ACT2, ACT3, ACT 4)에는 서로 다른 구조의 소자(예를 들어, 트랜지스터)가 형성되어 있을 수 있다.
도 2 내지 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 하부 반도체 기판(100), 제1 상부 반도체 기판(200), 복수의 하부 게이트 구조체(120, 120_1), 복수의 하부 소오스/드레인 영역(150), 복수의 제1 상부 게이트 구조체(220), 복수의 제1 상부 소오스/드레인 영역(250, 250_1), 상부 소오스/드레인 연결 컨택(270) 및 상부 게이트 연결 컨택(275)을 포함할 수 있다.
하부 반도체 기판(100) 및 제1 상부 반도체 기판(200)은 각각 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 하부 반도체 기판(100) 및 제1 상부 반도체 기판(200)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 상부 반도체 기판(200)은 서로 대향되는 제1 면(200a)과, 제2 면(200b)를 포함할 수 있다. 제1 상부 반도체 기판의 제1 면(200a)과, 제1 상부 반도체 기판의 제2 면(200b)은 제1 상부 반도체 기판의 측벽(200s)에 의해 연결될 수 있다. 제1 상부 반도체 기판의 제2 면(200b)은 하부 반도체 기판(100)을 바라볼 수 있다.
하부 반도체 기판(100)에, 복수의 하부 트랜지스터가 형성될 수 있다. 복수의 하부 트랜지스터는 복수의 하부 핀형 패턴(110)와, 복수의 하부 게이트 구조체(120)와, 복수의 하부 소오스/드레인 영역(150)을 포함할 수 있다. 각각의 하부 트랜지스터는 하부 핀형 패턴(110)과, 하부 게이트 구조체(120)가 교차되는 위치에 형성될 수 있다.
제1 상부 반도체 기판(200)에, 복수의 상부 트랜지스터가 형성될 수 있다. 복수의 상부 트랜지스터는 복수의 제1 상부 핀형 패턴(210)와, 복수의 제1 상부 게이트 구조체(220)와, 복수의 제1 상부 소오스/드레인 영역(250)을 포함할 수 있다. 각각의 상부 트랜지스터는 제1 상부 핀형 패턴(210)과, 제1 상부 게이트 구조체(220)가 교차되는 위치에 형성될 수 있다.
복수의 하부 핀형 패턴(110)은 하부 반도체 기판(100)으로부터 돌출되어 있을 수 있다. 각각의 하부 핀형 패턴(110)은 제1 방향(X)으로 길게 연장될 수 있다. 각각의 하부 핀형 패턴(110)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
하부 필드 절연막(105)는 하부 반도체 기판(100) 상에 형성될 수 있다. 하부 필드 절연막(105)은 각각의 하부 핀형 패턴(110)의 측벽의 일부를 덮을 수 있다.
도 3 및 도 4에서, 제1 활성 영역(ACT1)을 정의하는 깊은 트렌치 또는 돌출 패턴 등이 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 여기에서, 깊은 트렌치는 하부 핀형 패턴을 정의하는 트렌치보다 깊은 트렌치일 수 있다. 도시된 것과 달리, 일 예로, 제1 활성 영역(ACT1)을 정의하기 위해, 최외각에 배치되는 하부 핀형 패턴(110)에 인접하여 깊은 트렌치가 형성될 수도 있다. 다른 예로, 제1 활성 영역(ACT1)을 정의하기 위해, 최외각에 배치되는 하부 핀형 패턴에 인접하여 돌출 패턴이 형성될 수도 있다. 이 때, 돌출 패턴의 상면은 하부 필드 절연막(105)에 의해 덮일 수 있다.
복수의 제1 상부 핀형 패턴(210)은 제1 상부 반도체 기판(200)으로부터 돌출되어 있을 수 있다. 예를 들어, 각각의 제1 상부 핀형 패턴(210)은 제1 상부 반도체 기판의 제1 면(200a)으로부터 돌출되어 있을 수 있다.
각각의 제1 상부 핀형 패턴(210)은 제1 방향(X)으로 길게 연장될 수 있다. 각각의 제1 상부 핀형 패턴(210)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에 관한 설명에서, 하부 핀형 패턴(110) 및 제1 상부 핀형 패턴(210)은 제1 방향(X)으로 길게 연장되는 것으로 설명되지만, 이에 제한되는 것은 아니다. 하부 핀형 패턴(110) 및 제1 상부 핀형 패턴(210)이 서로 다른 방향으로 길게 연장될 수도 있음은 물론이다.
상부 필드 절연막(205)는 제1 상부 반도체 기판의 제1 면(200a) 상에 형성될 수 있다. 상부 필드 절연막(205)은 제1 상부 핀형 패턴(210)의 측벽의 일부를 덮을 수 있다.
각각의 하부 핀형 패턴(110) 및 제1 상부 핀형 패턴(210)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 하부 핀형 패턴(110) 및 제1 상부 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 하부 필드 절연막(105) 및 상부 필드 절연막(205)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
도 3 및 도 4에서, 제1 활성 영역(ACT1)에 배치된 하부 핀형 패턴(110)은 4개이고, 제1 상부 핀형 패턴(210)은 3개인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 제1 활성 영역(ACT1)에 배치된 하부 핀형 패턴(110)의 개수가 제1 상부 핀형 패턴(210)의 개수와 다른 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 2에서, 복수의 제1 상부 핀형 패턴(210)의 단변은 제2 방향(Y)을 따라 일렬로 정렬되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 상부 반도체 기판(200)이 예를 들어, SOI 기판일 경우, 제1 상부 반도체 기판(200)은 베이스 반도체 기판과, 베이스 반도체 기판 상의 절연막과, 절연막 상의 제1 상부 핀형 패턴(210)이 순차적으로 배치된 모양일 수 있다.
또는, SOI 기판을 이용하여 제1 상부 핀형 패턴(210)을 형성할 경우, 제1 상부 반도체 기판(200)은 반도체막이 아니라, 절연막일 수도 있다.
만약, 제1 상부 반도체 기판(200)을 하부 반도체 기판(100)에 본딩하는 제조 공정 중 제1 상부 핀형 패턴(210) 하부의 제1 상부 반도체 기판(200) 부분이 모두 제거될 경우, 하부 층간 절연막(190) 상에 제1 상부 핀형 패턴(210)만이 남아 있는 형상일 수도 있다.
복수의 하부 게이트 구조체(120, 120_1)는 하부 필드 절연막(105) 상에 제2 방향(Y)으로 연장될 수 있다. 각각의 하부 게이트 구조체(120, 120_1)는 하부 핀형 패턴(110) 상에서, 하부 핀형 패턴(110)과 교차할 수 있다. 하부 게이트 구조체(120, 120_1)는 하부 핀형 패턴(110)의 종단과 교차하는 더미 하부 게이트 구조체(120_1)과, 하부 핀형 패턴(110)의 종단과 교차하지 않는 노말 하부 게이트 구조체(120)를 포함할 수 있다.
각각의 하부 게이트 구조체(120, 120_1)은 하부 게이트 스페이서(140)와, 하부 게이트 절연막(135)과, 하부 게이트 전극(130)과, 하부 캡핑 패턴(145)을 포함할 수 있다. 하부 게이트 절연막(135)은 하부 게이트 스페이서(140)의 측벽 및 하부 핀형 패턴(110)의 프로파일을 따라 형성될 수 있다. 하부 게이트 전극(130)은 하부 게이트 절연막(135) 상에 형성될 수 있다. 하부 캡핑 패턴(145)은 하부 게이트 전극(130) 상에 형성되고, 하부 게이트 스페이서(140) 사이에 배치될 수 있다.
하부 게이트 전극(130)은 제2 방향(Y)으로 연장되는 장측벽(130a)와, 제1 방향(X)으로 연장되는 단측벽(130b)을 포함할 수 있다. 하부 게이트 스페이서(140)는 하부 게이트 전극의 장측벽(130a) 및 하부 게이트 전극의 단측벽(130b) 상에 배치될 수 있다. 하부 게이트 전극의 장측벽(130a) 상의 하부 게이트 스페이서(140)는 하부 게이트 전극의 단측벽(130b) 상의 하부 게이트 스페이서(140)와 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
복수의 제1 상부 게이트 구조체(220)는 상부 필드 절연막(205) 상에 제2 방향(Y)으로 연장될 수 있다. 각각의 제1 상부 게이트 구조체(220)는 제1 상부 핀형 패턴(210) 상에서, 제1 상부 핀형 패턴(210)과 교차할 수 있다. 복수의 제1 상부 게이트 구조체(220)는 하부 반도체 기판(100)의 제1 활성 영역(ACT1)과 중첩되는 위치에 배치될 수 있다. 복수의 제1 상부 게이트 구조체(220)는 제1 상부 반도체 기판의 제1 면(200a)에 배치될 수 있다.
각각의 제1 상부 게이트 구조체(220)은 상부 게이트 스페이서(240)와, 상부 게이트 절연막(235)과, 상부 게이트 전극(230)과, 상부 캡핑 패턴(245)을 포함할 수 있다. 상부 게이트 절연막(235)은 상부 게이트 스페이서(240)의 측벽 및 제1 상부 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다. 상부 게이트 전극(230)은 상부 게이트 절연막(235) 상에 형성될 수 있다. 상부 캡핑 패턴(245)은 상부 게이트 전극(230) 상에 형성되고, 상부 게이트 스페이서(240) 사이에 배치될 수 있다.
상부 게이트 전극(230)은 제2 방향(Y)으로 연장되는 장측벽(230a)와, 제1 방향(X)으로 연장되는 단측벽(230b)을 포함할 수 있다. 상부 게이트 스페이서(240)는 상부 게이트 전극의 장측벽(230a)에 배치될 수 있다. 상부 게이트 스페이서(240)는 상부 게이트 전극의 단측벽(230b) 상에 배치되지 않는다. 상부 게이트 전극의 단측벽(230b)과, 제1 상부 반도체 기판의 측벽(200s)은 wp1 상부 반도체 기판(200)의 두께 방향으로 나란하게 배열될 수 있다. 상부 게이트 전극의 단측벽(230b)과, 상부 필드 절연막(205)의 측벽과, 제1 상부 반도체 기판의 측벽(200s)은 연속적인 프로파일을 가질 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 복수의 하부 게이트 구조체(120, 120_1)와, 제1 상부 반도체 기판(200)과, 복수의 제1 상부 게이트 구조체(220)는 하부 반도체 기판(100) 상에 순차적으로 배치될 수 있다.
각각의 하부 게이트 절연막(135) 및 상부 게이트 절연막(235)은 고유전율 절연막을 포함할 수 있다. 고유전율 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 각각의 하부 게이트 절연막(135) 및 상부 게이트 절연막(235)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
각각의 하부 게이트 전극(130) 및 상부 게이트 전극(230)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
하부 게이트 스페이서(140) 및 상부 게이트 스페이서(240)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
각각의 하부 캡핑 패턴(145) 및 상부 캡핑 패턴(245)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 하부 게이트 구조체(120, 120_1)는 하부 캡핑 패턴(145)을 포함하지 않을 수 있다. 제1 상부 게이트 구조체(220)는 상부 캡핑 패턴(245)을 포함하지 않을 수 있다.
도 2에서, 복수의 제1 상부 게이트 구조체(220)의 단변, 즉, 복수의 상부 게이트 전극의 단측벽(230b)는 제1 방향(X)을 따라 일렬로 정렬되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 3에서, 제1 상부 게이트 구조체(220)는 하부 게이트 구조체(120)와 오정렬(mis-align)되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 하부 소오스/드레인 영역(150)은 복수의 하부 게이트 구조체(120, 120_1)의 적어도 일측에 배치될 수 있다. 하부 소오스/드레인 영역(150)은 하부 게이트 구조체(120) 사이에 배치될 수 있다. 복수의 하부 소오스/드레인 영역(150)은 하부 핀형 패턴(110) 상에 형성될 수 있다.
복수의 제1 상부 소오스/드레인 영역(250, 250_1)은 복수의 제1 상부 게이트 구조체(220)의 적어도 일측에 배치될 수 있다. 복수의 제1 상부 소오스/드레인 영역(250, 250_1)은 하부 핀형 패턴(110) 상에 형성될 수 있다.
복수의 제1 상부 소오스/드레인 영역(250, 250_1)은 제1 노말 상부 소오스/드레인 영역(250)과, 제1 절단된 상부 소오스/드레인 영역(250_1)을 포함할 수 있다. 제1 노말 상부 소오스/드레인 영역(250)은 제1 상부 게이트 구조체(220) 사이에 배치될 수 있다. 제1 절단된 상부 소오스/드레인 영역(250_1)은 제1 상부 핀형 패턴(210)의 종단부에 형성될 수 있다. 제1 절단된 상부 소오스/드레인 영역(250_1)은 제1 상부 반도체 기판(200)의 두께 방향으로 연장되는 절단면(250_1s)을 포함할 수 있다. 제1 절단된 상부 소오스/드레인 영역(250_1)의 절단면(250_1s)와, 제1 상부 핀형 패턴(210)의 단측벽과, 제1 상부 반도체 기판의 측벽(200s)은 연속적인 프로파일을 가질 수 있다.
복수의 제1 상부 게이트 구조체(220) 및 복수의 제1 상부 소오스/드레인 영역(250, 250_1)은 하부 반도체 기판(100)의 필드 영역(도 1의 FX) 상에 배치되지 않을 수 있다.
도 4에서, 복수의 하부 소오스/드레인 영역(150)은 서로 이격되고, 복수의 제1 상부 소오스/드레인 영역(250)은 서로 이격되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 복수의 하부 소오스/드레인 영역(150) 중 일부는 서로 붙을 수 있고, 복수의 제1 상부 소오스/드레인 영역(250) 중 일부는 서로 붙을 수 있다.
도 3에서, 제1 상부 소오스/드레인 영역(250)의 바닥면은 제1 상부 반도체 기판의 제1 면(200a)보다 높은 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 상부 소오스/드레인 영역(250)의 바닥면은 제1 상부 반도체 기판의 제1 면(200a)에 위치할 수도 있고, 제1 상부 반도체 기판의 제1 면(200a)보다 낮게 위치할 수도 있음은 물론이다.
하부 식각 방지막(155)은 하부 반도체 기판(100)의 상면을 따라 형성될 수 있다. 하부 식각 방지막(155)은 하부 필드 절연막(105)의 상면 및 하부 소오스/드레인 영역(150)의 프로파일을 따라 형성될 수 있다. 하부 식각 방지막(155)은 하부 게이트 구조체(120, 120_1)의 측벽을 따라 형성될 수 있다.
상부 식각 방지막(255)은 제1 상부 반도체 기판의 제1 면(200a)을 따라 연장될 수 있다. 상부 식각 방지막(255)은 상부 필드 절연막(205)의 상면 및 제1 상부 소오스/드레인 영역(250)의 상면의 프로파일을 따라 형성될 수 있다. 상부 식각 방지막(255)은 제1 상부 게이트 구조체(220)의 측벽을 따라 형성될 수 있다.
상부 식각 방지막(255)은 제1 절단된 상부 소오스/드레인 영역(250_1)의 절단면(250_1s)과, 제1 상부 핀형 패턴(210)의 단측벽과, 제1 상부 반도체 기판의 측벽(200s) 상에 형성되지 않는다. 상부 식각 방지막(255)은 제1 상부 반도체 기판의 측벽(200s)보다 제1 방향(X)으로 돌출되지 않을 수 있다. 상부 식각 방지막(255)은 제1 절단된 상부 소오스/드레인 영역(250_1)의 절단면(250_1s)보다 제1 방향(X)으로 돌출되지 않는다.
상부 식각 방지막(255)은 하부 반도체 기판(100)의 제1 활성 영역(ACT1) 상에 배치될 수 있다. 상부 식각 방지막(255)은 하부 반도체 기판(100)의 필드 영역(도 1의 FX) 상에 배치되지 않을 수 있다.
하부 식각 방지막(155) 및 상부 식각 방지막(255)은 각각 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
하부 층간 절연막(190)은 하부 반도체 기판(100) 상에 형성될 수 있다. 하부 층간 절연막(190)은 복수의 하부 게이트 구조체(120, 120_1) 및 복수의 하부 소오스/드레인 영역(150)을 덮을 수 있다. 하부 층간 절연막(190)은 하부 식각 방지막(155) 상에 형성될 수 있다. 하부 층간 절연막(190)은 제조 공정 중 제1 상부 반도체 기판(200)과 하부 반도체 기판(100)의 본딩을 위해 형성된 본딩 절연막(도 23의 201)을 포함할 수 있다,
제1 상부 반도체 기판(200)은 하부 층간 절연막(190) 상에 배치될 수 있다. 하부 층간 절연막(190)의 상면은 제1 상부 반도체 기판의 제2 면(200b)과 마주볼 수 있다.
상부 층간 절연막(290)은 하부 층간 절연막(190) 상에 형성될 수 있다. 상부 층간 절연막(290)은 제1 상부 반도체 기판의 측벽(200s)을 덮을 수 있다. 상부 층간 절연막(290)은 제1 상부 게이트 구조체(220)와, 제1 상부 소오스/드레인 영역(250, 250_1)을 덮을 수 있다.
하부 층간 절연막(190) 및 상부 층간 절연막(290)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
하부 반도체 기판(100)에 형성된 복수의 하부 트랜지스터 중 적어도 하나는 제1 상부 반도체 기판(200)에 형성된 복수의 트랜지스터 중 적어도 하나와 연결될 수 있다. 적어도 하나의 제1 상부 게이트 구조체(220)는 적어도 하나의 하부 게이트 구조체(120, 120_1) 또는 적어도 하나의 하부 소오스/드레인 영역(150)과 연결될 수 있다. 적어도 하나의 제1 상부 소오스/드레인 영역(250, 250_1)은 적어도 하나의 하부 게이트 구조체(120, 120_1) 또는 적어도 하나의 하부 소오스/드레인 영역(150)과 연결될 수 있다.
이하의 설명에서, 제1 상부 게이트 구조체(220)는 노말 하부 게이트 구조체(120)와 연결되고, 제1 노말 상부 소오스/드레인 영역(250)은 하부 소오스/드레인 영역(150)과 연결되는 것으로 설명하지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 소오스/드레인 컨택(170)은 하부 소오스/드레인 영역(150)과 접촉할 수 있다. 하부 소오스/드레인 컨택(170)은 하부 소오스/드레인 영역(150) 상에 형성될 수 있다.
제1 하부 랜딩 패드(171)는 하부 소오스/드레인 컨택(170) 상에 형성될 수 있다. 제1 하부 랜딩 패드(171)는 하부 소오스/드레인 컨택(170)과 접촉할 수 있다.
하부 소오스/드레인 컨택(170)과 제1 하부 랜딩 패드(171)는 하부 층간 절연막(190) 내에 형성될 수 있다.
하부 게이트 컨택(175)은 하부 게이트 전극(130)과 접촉할 수 있다. 하부 게이트 컨택(175)은 하부 게이트 전극(130) 상에 형성될 수 있다.
제2 하부 랜딩 패드(176)는 하부 게이트 컨택(175) 상에 형성될 수 있다. 제2 하부 랜딩 패드(176)는 하부 게이트 컨택(175)과 접촉할 수 있다.
하부 게이트 컨택(175)과 제2 하부 랜딩 패드(176)는 하부 층간 절연막(190) 내에 형성될 수 있다.
상부 게이트 연결 컨택(275)과, 상부 소오스/드레인 연결 컨택(270)은 각각 제1 상부 반도체 기판(200)을 관통하여 형성될 수 있다. 상부 게이트 연결 컨택(275)과, 상부 소오스/드레인 연결 컨택(270)은 각각 하부 반도체 기판(100)과 제1 상부 반도체 기판(200)이 중첩되는 위치에 형성될 수 있다.
상부 게이트 연결 컨택(275)과, 상부 소오스/드레인 연결 컨택(270)은 각각 적어도 하나 이상의 상부 트랜지스터와 연결될 수 있다.
상부 소오스/드레인 연결 컨택(270)은 제1 상부 반도체 기판(200)을 관통하여, 제1 하부 랜딩 패드(171)와 직접 연결될 수 있다. 상부 소오스/드레인 연결 컨택(270)은 제1 하부 랜딩 패드(171)를 통해, 하부 소오스/드레인 컨택(170)과 전기적으로 연결될 수 있다.
상부 소오스/드레인 연결 컨택(270)은 복수의 제1 상부 소오스/드레인 영역(250) 중 적어도 하나와 연결될 수 있다. 상부 트랜지스터는 제1 상부 소오스/드레인 영역(250)을 포함하므로, 상부 소오스/드레인 연결 컨택(270)은 상부 트랜지스터와 하부 트랜지스터를 전기적으로 연결할 수 있다. 상부 소오스/드레인 연결 컨택(270)은 적어도 하나의 제1 상부 소오스/드레인 영역(250)과, 하부 트랜지스터를 연결할 수 있다.
상부 소오스/드레인 연결 컨택(270)은 제1 연결 컨택홀(270h) 내에 형성될 수 있다. 상부 소오스/드레인 연결 컨택(270)은 제1 연결 컨택홀(270h)을 채울 수 있다. 예를 들어, 제1 연결 컨택홀(270h)은 제1 상부 핀형 패턴(210), 제1 상부 반도체 기판(200) 및 하부 층간 절연막(190) 내에 형성될 수 있다.
적어도 2개 이상이 붙은 제1 상부 소오스/드레인 영역(250)과 연결되는 상부 소오스/드레인 연결 컨택(270)이 형성될 때, 도 2에 도시된 것과 같이, 상부 소오스/드레인 연결 컨택(270)은 제1 상부 핀형 패턴(210)과 중첩되는 위치에 형성될 수 있다. 또는, 도 2에 도시된 것과 달리, 상부 소오스/드레인 연결 컨택(270)은 제1 상부 핀형 패턴(210) 및 제1 상부 게이트 구조체(220)와 중첩되지 않는 위치에 형성될 수 있다.
상부 게이트 연결 컨택(275)은 제1 상부 반도체 기판(200)을 관통하여, 제2 하부 랜딩 패드(176)와 직접 연결될 수 있다. 상부 게이트 연결 컨택(275)은 제2 하부 랜딩 패드(176)를 통해, 하부 게이트 컨택(175)과 전기적으로 연결될 수 있다.
상부 게이트 연결 컨택(275)은 복수의 상부 게이트 전극(230) 중 적어도 하나와 연결될 수 있다. 상부 트랜지스터는 상부 게이트 전극(230)을 포함하므로, 상부 게이트 연결 컨택(275)은 상부 트랜지스터와 하부 트랜지스터를 전기적으로 연결할 수 있다. 상부 게이트 연결 컨택(275)은 적어도 하나의 상부 게이트 전극(230)과, 하부 트랜지스터를 연결할 수 있다.
상부 게이트 연결 컨택(275)은 제2 연결 컨택홀(275h) 내에 형성될 수 있다. 상부 게이트 연결 컨택(275)은 제2 연결 컨택홀(275h)을 채울 수 있다. 예를 들어, 제2 연결 컨택홀(275h)은 제1 상부 게이트 구조체(220), 제1 상부 반도체 기판(200) 및 하부 층간 절연막(190) 내에 형성될 수 있다.
하부 게이트 컨택(175)과, 하부 소오스/드레인 컨택(170)과, 제1 하부 랜딩 패드(171)와, 제2 하부 랜딩 패드(176)와, 상부 게이트 연결 컨택(275)과, 상부 소오스/드레인 연결 컨택(270)은 각각 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 하부 소오스/드레인 컨택(170)과 하부 소오스/드레인 영역(150) 사이에, 실리사이드막이 형성될 수도 있다.
도시된 것과 달리, 상부 게이트 연결 컨택(275) 및 상부 소오스/드레인 연결 컨택(270)과 연결되는 배선 구조체가 상부 게이트 연결 컨택(275) 및 상부 소오스/드레인 연결 컨택(270) 상에 형성될 수 있음은 물론이다.
상부 게이트 연결 컨택(275) 및 상부 소오스/드레인 연결 컨택(270)이 각각 1개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 6 및 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 3 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6 및 도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 하부 층간 절연막(190) 내에 형성되는 제1 배선 구조체(180)와, 제2 배선 구조체(185)를 더 포함할 수 있다.
제1 배선 구조체(180) 및 제2 배선 구조체(185)는 하부 반도체 기판(100) 및 제1 상부 반도체 기판(200) 사이에 배치될 수 있다. 각각의 제1 배선 구조체(180) 및 제2 배선 구조체(185)는 복수의 금속 레벨에 형성된 배선 및 비아를 포함할 수 있다.
제1 배선 구조체(180)는 하부 소오스/드레인 컨택(170)과 연결될 수 있다. 제1 배선 구조체(180)는 상부 소오스/드레인 연결 컨택(270)과 연결될 수 있다.
제1 배선 구조체(180)는 하부 소오스/드레인 컨택(170)과 상부 소오스/드레인 연결 컨택(270)을 전기적으로 연결할 수 있다. 제1 배선 구조체(180)는 상부 트랜지스터의 제1 상부 소오스/드레인 영역(250)과, 하부 트랜지스터의 하부 소오스/드레인 영역(150)을 전기적으로 연결할 수 있다.
제2 배선 구조체(185)는 하부 게이트 컨택(175)과 연결될 수 있다. 제2 배선 구조체(185)는 상부 게이트 연결 컨택(275)과 연결될 수 있다.
제2 배선 구조체(185)는 하부 게이트 컨택(175)과 상부 게이트 연결 컨택(275)을 전기적으로 연결할 수 있다. 제2 배선 구조체(185)는 상부 트랜지스터의 상부 게이트 전극(230)과, 하부 트랜지스터의 하부 게이트 전극(130)을 전기적으로 연결할 수 있다.
제1 배선 구조체(180) 및 제2 배선 구조체(185)에서, 동일 금속 레벨에 형성된 배선 및 비아는 동시에 형성될 수 있다.
도 8 및 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 3 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8 및 도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 상부 식각 방지막(255)은 제1 상부 반도체 기판의 제2 면(200b)과 나란하여 형성될 수 있다.
상부 식각 방지막(255)은 제1 상부 게이트 구조체(220)의 상면을 따라 연장될 수 있다. 상부 식각 방지막(255)과 제1 상부 소오스/드레인 영역(250, 250_1) 사이에, 상부 층간 절연막(290)의 일부가 개재될 수 있다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 11은 도 10의 B - B를 따라서 절단한 단면도이다. 설명의 편의상, 도 2 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 10은 도 1의 P 영역을 확대하여 도시한 도면이다.
도 10 및 도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 상부 게이트 연결 컨택(275)은 상부 층간 절연막(290) 및 하부 층간 절연막(190) 내에 형성될 수 있다. 상부 소오스/드레인 연결 컨택(270)은 제1 상부 반도체 기판(200)을 관통하여 형성될 수 있다.
상부 게이트 연결 컨택(275)은 제1 상부 반도체 기판(200)을 관통하지 않는다. 상부 게이트 연결 컨택(275)은 제1 상부 반도체 기판(200)과 중첩되지 않는 하부 반도체 기판(100)의 상면 상에 배치될 수 있다. 상부 게이트 연결 컨택(275)은 제1 상부 반도체 기판(200)과 하부 반도체 기판(100)이 중첩되지 않는 위치에 형성될 수 있다.
상부 게이트 연결 컨택(275)은 상부 연결 라인(276) 및 상부 게이트 컨택(277)에 의해, 상부 게이트 전극(230)과 전기적으로 연결될 수 있다.
도시된 것과 달리, 일 예로, 상부 게이트 연결 컨택(275)은 제1 상부 반도체 기판(200)을 관통하여 형성되고, 상부 소오스/드레인 연결 컨택(270)은 제1 상부 반도체 기판(200)을 관통하지 않을 수 있다.
도시된 것과 달리, 다른 예로, 상부 게이트 연결 컨택(275) 및 상부 소오스/드레인 연결 컨택(270)은 각각 제1 상부 반도체 기판(200)을 관통하지 않을 수 있다. 상부 게이트 연결 컨택(275) 및 상부 소오스/드레인 연결 컨택(270)은 제1 상부 반도체 기판(200)과 하부 반도체 기판(100)이 중첩되지 않는 위치에 형성될 수 있다.
도 12 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 3 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12 내지 도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 하부 게이트 구조체(120, 120_1) 및 제1 상부 게이트 구조체(220)는 하부 반도체 기판(100)과 제1 상부 반도체 기판(200) 사이에 배치될 수 있다.
하부 소오스/드레인 영역(150) 및 제1 상부 소오스/드레인 영역(250, 250_1)도 하부 반도체 기판(100)과 제1 상부 반도체 기판(200) 사이에 배치될 수 있다.
다르게 설명하면, 제1 상부 반도체 기판의 제1 면(200a)이 하부 반도체 기판(100)을 바라볼 수 있다. 제1 상부 핀형 패턴(210)은 제1 상부 반도체 기판으로부터 하부 반도체 기판(100)을 향해 돌출되어 있을 수 있다.
상부 소오스/드레인 연결 컨택(270)은 제1 상부 반도체 기판(200)과, 제1 상부 핀형 패턴(210)과, 제1 상부 소오스/드레인 영역(250)을 순차적으로 관통할 수 있다. 이를 통해, 상부 소오스/드레인 연결 컨택(270)은 제1 하부 랜딩 패드(171)와 직접 연결될 수 있다.
상부 게이트 연결 컨택(275)은 제1 상부 반도체 기판(200)과, 상부 필드 절연막(205)과, 제1 상부 게이트 구조체(220)를 순차적으로 관통할 수 있다. 이를 통해, 상부 게이트 연결 컨택(275)은 제2 하부 랜딩 패드(176)와 직접 연결될 수 있다.
도 12에서, 제1 상부 게이트 구조체(220) 사이의 하부 층간 절연막(190) 상에, 제1 상부 게이트 구조체(220)를 제조하는 동안 형성된 삽입 절연막과 상부 식각 방지막(255)이 배치될 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 16은 도 15의 A - A를 따라서 절단한 단면도이다. 도 17은 도 15의 B - B를 따라서 절단한 단면도이다. 도 18은 도 15의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 2, 도 12 내지 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 15는 도 1의 P 영역을 확대하여 도시한 도면이다.
도 15 내지 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 복수의 제1 상부 핀형 패턴(210) 중 적어도 하나는 제1 상부 반도체 기판의 측벽(200s)보다 제1 방향(X)으로 더 돌출될 수 있다.
복수의 제1 상부 게이트 구조체(220) 중 적어도 하나는 제1 상부 반도체 기판의 측벽(200s)보다 제2 방향(Y)으로 더 돌출될 수 있다.
제1 상부 핀형 패턴(210)의 일부는 제1 상부 반도체 기판의 측벽(200s)보다 측면 방향으로 돌출될 수 있다. 제1 상부 게이트 구조체(220)의 일부는 제1 상부 반도체 기판의 측벽(200s)보다 측면 방향으로 돌출될 수 있다.
제1 절단된 상부 소오스/드레인 영역(250_1)의 일부는 제1 상부 핀형 패턴(210)과 같이, 제1 상부 반도체 기판의 측벽(200s)보다 제1 방향(X)으로 더 돌출될 수 있다. 이 때, 상부 식각 방지막(255)의 일부는 제1 상부 반도체 기판의 측벽(200s)보다 측면 방향으로 돌출될 수 있다.
도시된 것과 달리, 복수의 제1 상부 핀형 패턴(210)은 제1 상부 반도체 기판의 측벽(200s)보다 제1 방향(X)으로 더 돌출되지 않을 수 있다. 또는, 복수의 제1 상부 게이트 구조체(220)는 제1 상부 반도체 기판의 측벽(200s)보다 제2 방향(Y)으로 더 돌출되지 않을 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 20은 도 19의 D - D를 따라서 절단한 단면도이다. 설명의 편의상, 도 2 내지 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19 및 도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 더미 상부 스페이서(240_1)은 제1 상부 반도체 기판(200) 상에 배치될 수 있다.
제1 더미 상부 스페이서(240_1)와, 제1 상부 핀형 패턴(210)의 단측벽과, 제1 상부 반도체 기판의 측벽(200s)(예를 들어, 제2 방향(Y)으로 연장되는 측벽)은 제1 상부 반도체 기판(200)의 두께 방향으로 정렬될 수 있다. 제1 더미 상부 스페이서(240_1)가 형성된 제1 상부 반도체 기판(200)의 일측에, 제1 절단된 상부 소오스/드레인 영역(250_1)이 형성되지 않을 수 있다. 제1 더미 상부 스페이서(240_1)는 제1 상부 게이트 구조체(220)의 일부일 수 있다.
제1 상부 반도체 기판(200)의 일측에 인접하여 배치된 제2 상부 반도체 기판(300) 상에도 제2 더미 상부 스페이서(340_1)가 배치될 수 있다. 제2 더미 상부 스페이서(340_1)는 제2 상부 반도체 기판(300) 상에 형성된 제2 상부 핀형 패턴(310) 상에 배치될 수 있다.
제2 더미 상부 스페이서(340_1)는 제1 더미 상부 스페이서(240_1)와 마주볼 수 있다. 제2 더미 상부 스페이서(340_1) 및 제1 더미 상부 스페이서(240_1) 사이와, 제1 상부 핀형 패턴(210)의 단측벽 및 제2 상부 핀형 패턴(310)의 단측벽 사이와, 제1 상부 반도체 기판(200) 및 제2 상부 반도체 기판(300) 사이에, 상부 층간 절연막(290)이 개재될 수 있다.
제2 상부 핀형 패턴(310) 상에 형성된 제2 상부 소오스/드레인 영역(350)은 제1 상부 소오스/드레인 영역(250)과 제1 방향(X)을 따라 배열될 수 있다.
도 20에서, 제1 상부 반도체 기판(200)의 일측에는 제1 절단된 상부 소오스/드레인 영역(250_1)이 형성되지 않고, 제1 상부 반도체 기판(200)의 타측에는 제1 절단된 상부 소오스/드레인 영역(250_1)이 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 상부 반도체 기판(200)의 타측에도 제1 절단된 상부 소오스/드레인 영역(250_1)이 형성되지 않을 수 있다. 이 때, 제1 더미 상부 스페이서(240_1)가 제1 상부 반도체 기판(200)의 타측의 경계 부근에 배치될 수 있다.
제조 과정에서, 적어도 하나 이상의 프리 상부 게이트 구조체(도 25의 220p)의 게이트 전극과, 상부 반도체 기판(200p)가 제거됨으로써, 제1 상부 반도체 기판(200) 및 제2 상부 반도체 기판(300)은 형성될 수 있다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 22는 도 21의 E - E를 따라서 절단한 단면도이다. 설명의 편의상, 도 2 내지 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 21 및 도 22를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 반도체 기판의 측벽(200s)(예를 들어, 제2 방향(Y)으로 연장되는 측벽)과, 제1 상부 핀형 패턴(210)의 단측벽과, 제1 상부 게이트 구조체(220)의 측벽은 제1 상부 반도체 기판(200)의 두께 방향으로 정렬될 수 있다.
제1 상부 반도체 기판(200)의 일측에, 제1 절단된 상부 소오스/드레인 영역(250_1)이 형성되지 않을 수 있다.
제1 상부 반도체 기판(200)의 일측에 인접하여 배치된 제2 상부 반도체 기판(300)의 측벽은 제2 상부 핀형 패턴(310)의 단측벽 및 제2 상부 게이트 구조체(320)의 측벽과 제2 상부 반도체 기판(300)의 두께 방향으로 정렬될 수 있다.
제2 상부 게이트 구조체(320)는 제1 상부 게이트 구조체(220)와 마주볼 수 있다. 제1 상부 게이트 구조체(220) 및 제2 상부 게이트 구조체(320) 사이와, 제1 상부 핀형 패턴(210)의 단측벽 및 제2 상부 핀형 패턴(310)의 단측벽 사이와, 제1 상부 반도체 기판(200) 및 제2 상부 반도체 기판(300) 사이에, 상부 층간 절연막(290)이 개재될 수 있다.
제2 상부 핀형 패턴(310) 상에 형성된 제2 상부 소오스/드레인 영역(350)은 제1 상부 소오스/드레인 영역(250)과 제1 방향(X)을 따라 배열될 수 있다.
제조 과정에서, 프리 상부 게이트 구조체(도 25의 220p) 사이의 프리 상부 핀형 패턴 부분(도 26의 210p)과, 상부 반도체 기판(200p)가 제거됨으로써, 제1 상부 반도체 기판(200) 및 제2 상부 반도체 기판(300)은 형성될 수 있다.
도 1 내지 도 22에서, 하부 반도체 기판(100) 상에 하나의 제1 상부 반도체 기판(200)이 적층되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 상부 반도체 기판(200) 상에, 또 다른 게이트 구조체를 포함하는 반도체 기판이 적층될 수 있음은 물론이다.
도 23 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
참고적으로, 도 23은 하부 반도체 기판(100)의 일부 영역, 좀 더 구체적으로 도 1의 제1 활성 영역(ACT1)에 해당되는 레이아웃도일 수 있다. 도 24는 도 23의 F - F를 따라 절단한 단면도이다. 도 25는 상부 반도체 기판(200p)의 일부 영역에 해당되는 레이아웃도일 수 있다. 도 26는 도 25의 G - G를 따라 절단한 단면도이다. 도 30은 도 29의 H - H를 따라 절단한 단면도이다.
도 23 및 도 24를 참고하면, 하부 반도체 기판(100)에 복수의 하부 트랜지스터가 형성될 수 있다.
복수의 하부 트랜지스터는 복수의 하부 핀형 패턴(110)와, 복수의 하부 게이트 구조체(120, 120_1)와, 복수의 하부 소오스/드레인 영역(150)을 포함할 수 있다. 각각의 하부 트랜지스터는 하부 핀형 패턴(110)과, 하부 게이트 구조체(120)가 교차되는 위치에 형성될 수 있다.
복수의 하부 핀형 패턴(110)은 제1 방향(X)으로 길게 연장될 수 있다. 복수의 하부 게이트 구조체(120, 120_1)는 제2 방향(Y)으로 길게 연장될 수 있다.
하부 반도체 기판(100) 상에, 복수의 하부 게이트 구조체(120, 120_1)와, 복수의 하부 소오스/드레인 영역(150)을 덮는 하부 층간 절연막(190)이 형성될 수 있다.
하부 층간 절연막(190) 내에, 하부 소오스/드레인 영역(150)에 연결되는 하부 소오스/드레인 컨택(170) 및 제1 하부 랜딩 패드(171)이 형성될 수 있다.
하부 층간 절연막(190)은 한번의 공정에 의해 형성되는 것이 아니라, 복수회에 걸쳐 형성될 수 있다. 즉, 하부 층간 절연막(190)의 일부를 형성한 후, 하부 소오스/드레인 컨택(170) 및 제1 하부 랜딩 패드(171)가 형성될 수 있다. 이어서, 하부 층간 절연막(190)의 나머지가 형성될 수 있다.
복수의 하부 트랜지스터, 하부 소오스/드레인 컨택(170) 및 제1 하부 랜딩 패드(171)는 하부 반도체 기판(100) 상의 하부 소자 영역(115)에 형성될 수 있다.
도 25 및 도 26을 참고하면, 상부 반도체 기판(200p)에 복수의 상부 트랜지스터가 형성될 수 있다.
복수의 상부 트랜지스터는 복수의 프리(pre) 상부 핀형 패턴(210p)와, 복수의 프리 상부 게이트 구조체(220p)와, 복수의 제1 상부 소오스/드레인 영역(250)을 포함할 수 있다. 각각의 상부 트랜지스터는 프리 상부 핀형 패턴(210p)과, 프리 상부 게이트 구조체(220p)가 교차되는 위치에 형성될 수 있다.
상부 반도체 기판(200p) 상에, 복수의 프리 상부 핀형 패턴(210p)은 제1 방향(X)으로 길게 연장될 수 있다. 복수의 프리 상부 게이트 구조체(220p)는 제2 방향(Y)으로 길게 연장될 수 있다.
복수의 프리 상부 핀형 패턴(210p)와 복수의 프리 상부 게이트 구조체(220p)는 상부 반도체 기판(200p) 상에 규칙적으로 배열되어 있을 수 있다.
프리 상부 층간 절연막(291)는 상부 반도체 기판(200p) 상에 형성될 수 있다.
복수의 상부 트랜지스터는 상부 반도체 기판(200p) 상의 상부 소자 영역(215)에 형성될 수 있다.
도 27을 참고하면, 상부 반도체 기판(200p)가 지지 기판(50)에 본딩될 수 있다.
상부 소자 영역(215)은 상부 반도체 기판(200p)과 지지 기판(50) 사이에 배치될 수 있다.
이어서, 상부 반도체 기판(200p)의 적어도 일부를 제거하여, 상부 반도체 기판(200p)의 두께가 감소될 수 있다.
일 예로, 상부 반도체 기판(200p)의 일부를 제거하여, 상부 소자 영역(215) 하부에 상부 반도체 기판(200p)의 일부가 남아 있을 수 있다. 다른 예로, 상부 소자 영역(215)을 제외한 상부 반도체 기판(200p)를 모두 제거할 수도 있다.
상부 반도체 기판(200p)의 두께를 감소시킨 후, 상부 반도체 기판(200p)의 일면에 본딩 절연막(201)이 형성될 수 있다.
상부 반도체 기판(200p)가 SOI 기판이고, 상부 반도체 기판(200p)의 일부를 제거하는 동안 SOI 기판의 매립 절연막이 노출되었을 경우, 본딩 절연막(201)은 형성되지 않을 수도 있다.
도 28을 참고하면, 하부 반도체 기판(100)과 상부 반도체 기판(200p)가 본딩될 수 있다.
본딩 절연막(도 27의 201)을 이용하여, 상부 반도체 기판(200p)과 하부 반도체 기판(100)이 본딩될 수 있다. 본딩 절연막(201)은 하부 층간 절연막(190)의 일부가 된다.
상부 반도체 기판(200p)과 하부 반도체 기판(100)을 본딩하여, 프리 상부 게이트 구조체(220p)와 하부 게이트 구조체(120, 120_1) 사이의 오정렬이 발생될 수 있다. 하지만, 상부 반도체 기판(200p) 상에, 규칙적으로 복수의 프리 상부 핀형 패턴(210p) 및 복수의 프리 상부 게이트 구조체(220p)가 형성되므로, 프리 상부 게이트 구조체(220p)와 하부 게이트 구조체(120, 120_1) 사이의 오정렬의 크기는 크지 않다.
예를 들어, 오정렬의 크기는 인접하는 하부 게이트 구조체(120, 120_1)에서 서로 대응되는 측벽 사이의 거리의 절반 이하일 수 있다. 또는, 오정렬의 크기는 인접하는 프리 상부 게이트 구조체(220p)에서 서로 대응되는 측벽 사이의 거리의 절반 이하일 수 있다.
제1 게이트 구조체와 제2 게이트 구조체는 서로 인접할 수 있다. 이 때, 제1 게이트 구조체는 일측벽과 타측벽을 포함하고, 제2 게이트 구조체는 일측벽과 타측벽을 포함할 수 있다. 마주보는 제1 게이트 구조체의 일측벽과 제2 게이트 구조체의 타측벽 사이에 소오스/드레인 영역이 형성된다고 할 때, 제1 게이트 구조체의 일측벽과 제2 게이트 구조체의 일측벽은 서로 대응되는 측벽일 수 있다.
도 29 및 도 30을 참고하면, 복수의 프리 상부 게이트 구조체(220p) 및 복수의 제1 상부 소오스/드레인 영역(250)의 일부를 제거하는 제1 식각 공정이 수행될 수 있다. 또한, 상부 반도체 기판(200p)의 일부를 제거하는 제2 식각 공정이 수행될 수 있다.
제1 식각 공정 및 제2 식각 공정 후, 제1 활성 영역(도 2의 ACT 1)에 대응되는 위치에, 제1 상부 반도체 기판(200)과, 복수의 제1 상부 게이트 구조체(220)와, 복수의 제1 상부 소오스/드레인 영역(250)과, 복수의 제1 상부 핀형 패턴(210)이 남겨질 수 있다.
제1 식각 공정에 사용되는 마스크 패턴과, 제2 식각 공정에 사용되는 마스크 패턴은 동일할 수도 있고, 서로 상이할 수도 있다.
제1 식각 공정을 통해, 상부 게이트 전극의 단측벽(230b)이 형성되고, 제1 절단된 상부 소오스/드레인 영역(250_1)의 절단면(250_1s)이 형성될 수 있다.
제2 식각 공정을 통해, 제1 상부 반도체 기판의 측벽(200s)가 형성될 수 있다.
이어서, 도 3을 참고하면, 하부 층간 절연막(190) 상에 제1 상부 반도체 기판의 측벽(200s)을 덮는 상부 층간 절연막(290)이 형성될 수 있다.
상부 층간 절연막(290)을 형성한 후, 상부 소오스/드레인 연결 컨택(270)이 형성될 수 있다.
도시된 것과 달리, 상부 반도체 기판(200p)에 제1 상부 핀형 패턴(210)을 포함하는 핀형 트랜지스터가 형성되지 않고, 평면 트랜지스터가 형성될 수 있다. 이와 같은 경우, 제1 상부 반도체 기판(200)은 소자 분리막 등이 형성되지 않은 반도체 기판일 수도 있다. 이 때, 제2 방향(Y)으로 길게 연장된 복수의 제1 상부 게이트 구조체(220) 사이에 제2 방향(Y)으로 길게 연장되는 제1 상부 소오스/드레인 영역(250)이 형성될 수 있다.
도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다. 도 31은 도 23 내지 도 26 이후에 진행되는 과정일 수 있다.
도 31을 참고하면, 상부 소자 영역(215) 및 하부 소자 영역(115)가 마주보도록 배치하여, 하부 반도체 기판(100) 및 상부 반도체 기판(200p)이 본딩될 수 있다.
상부 반도체 기판(200p)의 일부를 제거하여, 상부 반도체 기판(200p)의 두께가 감소될 수 있다.
이어서, 상부 반도체 기판(200p)의 일부를 제거하는 제2 식각 공정이 수행될 수 있다. 또한, 복수의 프리 상부 게이트 구조체(220p) 및 복수의 제1 상부 소오스/드레인 영역(250)의 일부를 제거하는 제1 식각 공정이 수행될 수 있다.
제2 식각 공정에 사용되는 마스크 패턴과, 제1 식각 공정에 사용되는 마스크 패턴은 동일할 수도 있고, 서로 상이할 수도 있다.
일 예로, 제2 식각 공정에 사용되는 마스크 패턴과, 제1 식각 공정에 사용되는 마스크 패턴은 동일할 경우, 도 12 내지 도 14와 같은 반도체 장치가 제조될 수 있다.
다른 예로, 제2 식각 공정에 사용되는 마스크 패턴과, 제1 식각 공정에 사용되는 마스크 패턴이 서로 상이할 경우, 도 15 내지 도 18와 같은 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 반도체 기판 120, 120_1: 하부 게이트 구조체
130: 하부 게이트 전극 150: 하부 소오스/드레인 영역
171, 176: 하부 랜딩 패드 190, 290: 층간 절연막
200, 200p: 상부 반도체 기판 220: 상부 게이트 구조체
230: 상부 게이트 전극 250, 250_1: 상부 소오스/드레인 영역
270, 275: 연결 컨택

Claims (21)

  1. 하부 반도체 기판;
    상기 하부 반도체 기판 상에, 하부 게이트 전극을 포함하는 하부 게이트 구조체;
    상기 하부 반도체 기판 상에, 상기 하부 게이트 구조체를 덮는 하부 층간 절연막;
    상기 하부 층간 절연막 상의 상부 반도체 기판;
    상기 하부 층간 절연막 상의 상부 게이트 구조체; 및
    상기 하부 층간 절연막 상에, 상기 상부 반도체 기판의 측벽을 덮는 상부 층간 절연막을 포함하고,
    상기 상부 게이트 구조체는 제1 방향으로 길게 연장되는 상부 게이트 전극과, 상기 상부 게이트 전극의 측벽을 따라 연장되는 게이트 스페이서를 포함하고,
    상기 상부 게이트 전극은 상기 제1 방향으로 따라 연장되는 장측벽과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단측벽을 포함하고,
    상기 게이트 스페이서는 상기 상부 게이트 전극의 장측벽 상에 배치되고, 상기 상부 게이트 전극의 단측벽 상에 비배치되고,
    상기 하부 게이트 전극과 접촉하는 하부 게이트 컨택과, 상기 하부 게이트 컨택과 접촉하는 랜딩 패드와, 상기 상부 게이트 전극을 포함하는 상부 트랜지스터와 연결되는 상부 게이트 연결 컨택을 더 포함하고,
    상기 상부 게이트 연결 컨택은 상기 랜딩 패드와 직접 연결되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 반도체 기판을 관통하는 상부 소오스/드레인 연결 컨택을 더 포함하고,
    상기 상부 소오스/드레인 연결 컨택은 상기 하부 게이트 전극을 포함하는 하부 트랜지스터와, 상기 상부 게이트 전극을 포함하는 상부 트랜지스터를 전기적으로 연결하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 상부 게이트 연결 컨택은 상기 상부 층간 절연막 및 상기 하부 층간 절연막 내에 배치되고,
    상기 상부 게이트 연결 컨택은 상기 하부 게이트 전극을 포함하는 하부 트랜지스터와, 상기 상부 게이트 전극을 포함하는 상부 트랜지스터를 전기적으로 연결하고,
    상기 상부 게이트 연결 컨택은 상기 상부 반도체 기판과 비중첩되는 상기 하부 반도체 기판의 상면 상에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 하부 반도체 기판 상에, 상기 하부 게이트 구조체, 상기 상부 반도체 기판 및 상기 상부 게이트 구조체가 순차적으로 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 하부 게이트 구조체 및 상기 상부 게이트 구조체는 상기 하부 반도체 기판 및 상기 상부 반도체 기판 사이에 배치되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 상부 게이트 구조체의 일부는 상기 상부 반도체 기판의 측벽보다 상기 제1 방향으로 더 돌출된 반도체 장치.
  7. 삭제
  8. 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 하부 반도체 기판;
    상기 하부 반도체 기판 상에, 하부 게이트 전극을 포함하는 하부 게이트 구조체;
    상기 제1 영역의 상기 하부 반도체 기판 상에, 서로 대향되는 제1 면 및 제2 면을 포함하는 상부 반도체 기판;
    상기 상부 반도체 기판의 제1 면 상에, 상부 게이트 전극을 포함하는 복수의 상부 게이트 구조체;
    상기 상부 게이트 구조체의 적어도 일측에 배치되는 복수의 상부 소오스/드레인 영역; 및
    상기 상부 반도체 기판의 제1 면을 따라 연장되는 식각 방지막을 포함하고,
    상기 식각 방지막은 상기 하부 반도체 기판의 상기 제1 영역 상에 배치되고, 상기 하부 반도체 기판의 상기 제2 영역 상에 비배치되고,
    상기 상부 반도체 기판은 상기 하부 반도체 기판의 전체보다 작은 일부 상에 배치되는 반도체 장치.
  9. 삭제
  10. 제8 항에 있어서,
    상기 식각 방지막은 상기 소오스/드레인 영역의 상면의 프로파일을 따라 연장되는 반도체 장치.
  11. 제8 항에 있어서,
    상기 복수의 상부 소오스/드레인 영역 중 적어도 하나는 상기 상부 반도체 기판의 두께 방향으로 연장되는 절단면을 포함하고,
    상기 식각 방지막은 상기 절단면 상에 형성되지 않는 반도체 장치.
  12. 제8 항에 있어서,
    상기 상부 게이트 구조체는 게이트 스페이서를 포함하고,
    상기 상부 게이트 전극은 제1 방향으로 따라 연장되는 장측벽과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단측벽을 포함하고,
    상기 게이트 스페이서는 상기 상부 게이트 전극의 장측벽 상에 배치되고, 상기 상부 게이트 전극의 단측벽 상에 비배치되는 반도체 장치.
  13. 제1 영역과 상기 제1 영역의 주변에 정의되는 제2 영역을 포함하는 하부 반도체 기판;
    상기 하부 반도체 기판에, 복수의 하부 게이트 구조체와 복수의 하부 소오스/드레인 영역을 포함하는 복수의 하부 트랜지스터로, 상기 복수의 하부 게이트 구조체는 제1 방향으로 길게 연장되고, 상기 복수의 하부 소오스/드레인 영역은 상기 복수의 하부 게이트 구조체 사이에 배치되는 복수의 하부 트랜지스터;
    상기 하부 반도체 기판 상에, 상기 복수의 하부 게이트 구조체 및 상기 복수의 하부 소오스/드레인 영역을 덮는 하부 층간 절연막;
    상기 제1 영역의 상기 하부 층간 절연막 상에 배치되는 상부 반도체 기판;
    상기 하부 층간 절연막 상에, 상기 상부 반도체 기판의 측벽을 덮는 상부 층간 절연막;
    상기 상부 반도체 기판에, 상기 하부 반도체 기판의 제1 영역과 중첩되는 위치에 배치되고, 복수의 상부 게이트 구조체 및 복수의 상부 소오스/드레인 영역을 포함하는 복수의 상부 트랜지스터로, 상기 복수의 상부 게이트 구조체는 상기 제1 방향으로 길게 연장되고, 상기 복수의 상부 소오스/드레인 영역은 상기 복수의 상부 게이트 구조체 사이에 배치되는 복수의 상부 트랜지스터;
    적어도 하나의 상기 상부 게이트 구조체와 적어도 하나의 상기 하부 트랜지스터를 연결하는 제1 연결 컨택; 및
    적어도 하나의 상기 상부 소오스/드레인 영역과 적어도 하나의 상기 하부 트랜지스터를 연결하는 제2 연결 컨택을 포함하고,
    상기 제1 연결 컨택 및 상기 제2 연결 컨택 중 적어도 하나는 상기 상부 반도체 기판을 관통하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 복수의 상부 게이트 구조체는 상부 게이트 전극과, 상기 상부 게이트 전극의 측벽을 따라 연장되는 게이트 스페이서를 포함하고,
    상기 상부 게이트 전극은 상기 제1 방향으로 따라 연장되는 장측벽과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단측벽을 포함하고,
    상기 게이트 스페이서는 상기 상부 게이트 전극의 장측벽 상에 배치되고, 상기 상부 게이트 전극의 단측벽 상에 비배치되는 반도체 장치.
  15. 제13 항에 있어서,
    상기 복수의 상부 소오스/드레인 영역 중 적어도 하나는 상기 상부 반도체 기판의 두께 방향으로 연장되는 절단면을 포함하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 하부 반도체 기판 상에, 상기 복수의 하부 게이트 구조체, 상기 상부 반도체 기판 및 상기 복수의 상부 게이트 구조체가 순차적으로 배치되는 반도체 장치.
  17. 제13 항에 있어서,
    상기 복수의 하부 게이트 구조체 및 상기 복수의 상부 게이트 구조체는 상기 하부 반도체 기판 및 상기 상부 반도체 기판 사이에 배치되는 반도체 장치.
  18. 제13 항에 있어서,
    상기 복수의 상부 게이트 구조체는 상기 상부 반도체 기판의 최외곽에 배치되는 경계 게이트 구조체를 포함하고,
    상기 제1 방향으로 연장되는 상기 경계 게이트 구조체의 측벽과, 상기 제1 방향으로 연장되는 상기 상부 반도체 기판의 측벽은 상기 상부 반도체 기판의 두께 방향으로 정렬되는 반도체 장치.
  19. 제13 항에 있어서,
    상기 상부 반도체 기판 상에, 상기 상부 게이트 구조체와 나란하게 배치된 더미 스페이서를 더 포함하고,
    상기 제1 방향으로 연장되는 상기 더미 스페이서의 측벽과, 상기 제1 방향으로 연장되는 상기 상부 반도체 기판의 측벽은 상기 상부 반도체 기판의 두께 방향으로 정렬되는 반도체 장치.
  20. 하부 반도체 기판에, 복수의 하부 게이트 구조체 및 복수의 하부 소오스/드레인 영역을 포함하는 복수의 하부 트랜지스터를 형성하고,
    상기 하부 반도체 기판 상에, 복수의 하부 게이트 구조체 및 복수의 하부 소오스/드레인 영역을 덮는 하부 층간 절연막을 형성하고,
    상부 반도체 기판 상에, 복수의 상부 게이트 구조체 및 복수의 상부 소오스/드레인 영역을 포함하는 복수의 상부 트랜지스터를 형성하고,
    상기 상부 반도체 기판을 상기 하부 층간 절연막 상에 본딩하고,
    상기 상부 반도체 기판이 상기 하부 층간 절연막과 본딩된 후, 복수의 상부 게이트 구조체의 일부 및 복수의 상부 소오스/드레인 영역의 일부를 제거하는 제1 식각 공정을 수행하고,
    상기 상부 반도체 기판이 상기 하부 층간 절연막과 본딩된 후, 상기 상부 반도체 기판의 일부를 제거하는 제2 식각 공정을 수행하고,
    상기 제1 식각 공정 및 상기 제2 식각 공정 후, 적어도 하나의 상기 하부 트랜지스터와 적어도 하나의 상기 상부 트랜지스터를 연결하는 연결 컨택을 형성하고,
    상기 하부 게이트 구조체의 하부 게이트 전극과 접촉하는 하부 게이트 컨택과, 상기 하부 게이트 컨택과 접촉하는 랜딩 패드와, 상기 상부 트랜지스터와 연결되는 상부 게이트 연결 컨택을 형성하는 것을 더 포함하고,
    상기 상부 게이트 연결 컨택은 상기 랜딩 패드와 직접 연결되는 반도체 장치 제조 방법.
  21. 제1 항에 있어서,
    하부 트랜지스터는 상기 하부 게이트 전극을 포함하고,
    상부 트랜지스터는 상기 상부 게이트 전극을 포함하고,
    상기 하부 트랜지스터는 핀 전계 효과 트랜지스터(FinFET), 수직 전계 효과 트랜지스터(VFET), 및 나노 와이어(nanowire), 나노 시트(nanosheet) 또는 평면 트랜지스터(planar transistor)를 포함하는 트랜지스터를 포함하고,
    상기 상부 트랜지스터는 핀 전계 효과 트랜지스터(FinFET), 수직 전계 효과 트랜지스터(VFET), 및 나노 와이어(nanowire), 나노 시트(nanosheet) 또는 평면 트랜지스터(planar transistor)를 포함하는 트랜지스터를 포함하는 반도체 장치.
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