KR100957185B1 - 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법 - Google Patents

3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법 Download PDF

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Abstract

본 발명에서 상부 층 웨이퍼의 본딩 후 작업과정을 통해 갖게 되는 초기 가공상태 또는 품질을 유지할 수 있는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법을 개시한다. 본 발명에 따른 방법은, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 하부 층 기판의 전면으로 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 층 웨이퍼와 본딩하는 단계; j) 상부 층 웨이퍼를 베벨 에치(bevel etch)하는 단계; k) 웨이퍼 얼라인먼트를 형성하는 단계; 및 l) 상부 층 웨이퍼를 패터닝 단계를 갖는다.
3차원, 집적화, 트랜지스터, 웨이퍼, 본딩, 베벨 에치, 얼라인먼트

Description

3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법{WAFER PROCESSING METHOD FOR GUARANTEEING OVERLAYER SI TO KEEP PERFECT QUALITY IN 3-DIMENSIONAL IC INTERGRATION}
본 발명은 웨이퍼 가공 방법에 관한 것으로, 더욱 상세하게는 포토 리소그래피 기술과 식각기술을 응용하여 웨이퍼 테두리를 가공함으로써, 상부 층 웨이퍼가 본딩 후 작업과정을 통하여 갖게 되는 초기 가공 상태 또는 품질을 유지할 수 있는 3차원 웨이퍼 가공 방법에 관한 것이다.
일반 IC 분야에서 웨이퍼 본딩 기술은 웨이퍼를 3차원적으로 적층하기 위한 것이 주된 목적으로서, 집적도를 증가시키거나 이종의 IC를 통합한 복합칩의 제조에 주로 사용된다. 반면에 센서/MEMS 분야에서 웨이퍼 본딩 기술은 다이어프램(diaphragm)과 같은 기계적으로 매우 취약한 구조체와 센서 등 외부 환경으로부터의 오염에 민감한 소자를 보호할 목적으로 주로 이용된다. 따라서 소자의 밀봉을 제공하는 수단이 추가적으로 요구되는 경우가 많다.
웨이퍼 본딩에 의한 패키징에 있어서, 소자를 구동하고 반응을 추출하기 위 한 전극을 본딩된 웨이퍼의 본딩면으로부터 본딩 웨이퍼의 반대편으로 연결하는 수단은 일반 IC용과 센서/MEMS용에 공통적으로 요구된다. 단지 일반 IC에서는 필요한 전극의 수가 많은 반면에 센서/MEMS에서는 필요한 전극의 수가 적은 경우가 많다.
웨이퍼 본딩에 의한 패키지 웨이퍼에서 웨이퍼의 본딩면으로부터 반대편으로의 인터커넥션의 연결을 위한 방안으로, 깊은 반응성 이온식각(deep reactive ion etching) 방식으로 웨이퍼를 관통하는 비아홀을 형성하고, 비아 홀을 구리(Cu) 등의 전도성 금속으로 채워 전기적인 연결을 달성하는 방법이 가장 널리 사용되고 있다. 이 방법은 비아홀이 차지하는 면적이 작고, 웨이퍼의 본딩 이후에 웨이퍼의 뒷면을 추가적으로 절삭하여 패키징 웨이퍼의 두께를 얇게 할 수 있는 이점을 가지고 있다.
그러나, 이와 같은 얇아진 웨이퍼를 적층하여, 가지고 있는 전체 웨이퍼를 반도체 공정에서 다룰 때는 다음과 같은 세부적인 문제점이 야기된다. 즉, 종래의 다층 실리콘 웨이퍼의 상부 층은 첫 번째로, 본딩 시 발생되는 하부 층과의 미스얼라인먼트(Misalignment)로 인한 웨이퍼 테두리의 불일치가 야기되고 두 번째로, 본딩 후의 2차 가공작업 예컨대, 기계적 연마 또는 광역 평탄화 작업 등에서 웨이퍼 테두리에 칩핑 또는 흠집 등을 갖게 되는 문제가 발생된다. 이들 결함은 상부 실리콘 층에 3 차원 직접회로 구현을 위한 공정을 진행시키는 과정에서 파티클을 발생시키거나, 웨이퍼의 깨짐, 공정장비의 다운, 상부 층 또는 3차원 집적회로의 수율 저하 등으로 이어지는 등 많은 문제점을 야기한다. 특히, 상부 층 실리콘 두께가 30μm 이하로 얇아지면 공정 에러의 빈도수가 더욱 높아지게 된다.
본 발명은 이와 같은 문제점을 해결하기 위해 창출된 것으로, 본 발명의 목적은 하부 층 실리콘과 상부 층 실리콘을 본딩할 때, 상부 층 실리콘의 품질을 유지시킬 수 있는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법을 제공함에 있다.
본 발명의 다른 목적은, 포토 리쏘그래피 기술과 식각기술을 활용하여 웨이퍼의 테두리를 가공함으로써, 상부 층 실리콘 상으로 3차원 집적회로, MEMS 또는 각종 센서를 구현할 수 있는 공정진행과정 또는 집적공정 진행을 수행할 수 있는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 3차원 집적회로 구현 시, 저비용, 고효율, 고수율을 확보할 수 있는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 관점에 따른 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법은, 3차원 집적회로 집적화를 위한 웨이퍼 가공 방법에 있어서, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게 이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 상기 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 상기 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 상기 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 상기 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 상기 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 상기 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 상부 층 웨이퍼와 본딩하는 단계; j) 상기 상부 층 웨이퍼를 베벨 에치(bevel etch)하는 단계; k) 웨이퍼 얼라인먼트를 형성하는 단계; 및 l) 상기 상부 층 웨이퍼를 패터닝 하고, 상기 a) 내지 h) 단계를 반복하여 3차원 집적회로를 집적화하는 단계로 이루어진 것을 특징으로 한다.
따라서, 본 발명은 상부 층 웨이퍼의 테두리 내의 작은 크랙, 칩핑 등을 사전 제거하고, 테두리를 원자 크기로 만들어 줌으로써, 상부 층 웨이퍼의 본딩 후 작업과정을 통해 갖게 되는 초기 가공상태 또는 품질을 유지할 수 있는 효과가 있다. 또한, 본 발명은 3차원 직접 회로를 구현함에 있어, 상부 층 웨이퍼의 절삭 과정을 거치지 않아 웨이퍼 공정의 저비용, 고효율, 고수율 효과를 얻을 수 있다.
특히, 기술적인 측면에서 볼 때, 종래 웨이퍼 얼라인먼트 장비를 사용하던 기술로 얻을 수 있는 정밀도 보다 우수한 정밀도를 얻게 되어 기술의 신뢰성이 높아지는 효과를 가지며, 종래의 멀티 칩 패키지 (MCP) 기술에서 3차원 IC를 구현할 때 상하층을 연결하던 배선인 와이어 bonding공정을 상층 IC를 구현할 때 동시에 구현할 수 있게 되어 패키지 공정에서 진행하던 와이어 bonding 공정 없이 상하층을 연결할 수 있는 효과가 있고, 와이어 bonding에서 갖고 있던 배선 수와 배선 길이 문제를 해결할 수 있는 효과가 있다. 또한, TSV 기술에서 제약을 받았던 상하층 연결의 배선 수 부족문제를 해결할 수 있는 해결책을 제시함으로써 향후 3-D IC 기술이 많은 기술적인 발전을 이룰 수 있는 막대한 파급효과를 갖는다.
더구나, 본 발명의 경제적 효과를 살펴 보면, 앞서 기술적 효과에서 발생된 파생효과는 공정상의 단계가 간단해 지고 전용장비를 투자가 불필요해짐으로써, 직접적인 경제적 효과를 얻을 수 있을 뿐만 아니라, 기술이 제공하는 신뢰성과 파급 효과 등은 간접적인 경제적 효과를 제공한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 예시도면에 의거 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 하부 층 기판에서의 트랜지스터 공정을 설명하기 위한 도면이다. 도시된 바와 같이, 먼저 하부 층 기판(11)의 소정영역에 트랜지스터(12)를 형성한다. 이러한 트랜지스터(12) 형성은 소자간 분리를 위한 STI을 형성하는 과정과, 감광막 패턴을 이용한 n형(또는 p형) 불순물 주입 과정을 거쳐, 기 판(11) 전면에 산화 막을 성장시키고 게이트 폴리 실리콘 층을 증착시킨다.
그리고, 게이트 폴리 실리콘 층에 감광막 패턴을 이용한 불순물 주입, 감광막 패턴을 이용한 폴리 실리콘과 산화 막의 건식식각, 감광막 패턴을 이용한 NLDD(또는 PLDD)용 불순물 주입 과정과, 산화 막 또는 질화 막(또는 산화 막과 질화 막)의 증착 및 건식식각을 이용한 스페이서 형성 과정, 감광막 패턴을 이용한 불순물 주입에 의한 소오스/드레인 영역 형성 과정, 급속 열처리 공정을 이용한 불순물 활성화 과정을 거친다. 여기서, 스피드를 필요로 하는 소자의 경우 Salicide 공정을 거쳐 트랜지스터를 형성한다.
이와 같이 하부 기판(11) 상으로 트랜지스터가 형성되면, 도 5에 도시된 절차와 같이, S501 단계에서 PMD(Pre Metal Dielectric) 산화 막(13)을 증착한다. 이는 PMD 산화 막 증착 공정은 CMP(chemlcal mechanical polishing) 방법에 의해 광역 평탄화하여 PMD 산화막을 형성하는 것으로, 상기 CMP 공정은 평면상을 회전 또는 편심 운동하는 연마 테이블표면에 연마 패드를 붙이고 여기에 연마제가 포함된 슬러리를 공급하면서 웨이퍼 앞면을 마찰시켜 평탄화시키는 공정이다.
그리고, S503 단계로 진입하여, 감광막 패턴과 건식 식각 공정을 이용하여 게이트 전극/소오스/드레인 영역에 금속배선이 소정부분 노출되도록 콘택홀을 형성하고, 상기 산화 막(13)과 콘택 홀에 금속 배리어 막과 금속 텅스텐을 증착한 후, 에치백(etchback)하여 콘택(14)을 형성한다. S505 단계에서, 금속 막을 기판 전면에 증착하고 감광막 패턴을 이용하여 건식 식각 공정을 통해, 금속 배선에 필요한 제 1 금속 배선(15)을 형성한다.
이후, S507 단계에서 금속 배선간 전기적 절연을 형성하기 위한 층간 절연막 즉, IMD(Inter Metal Dielectric) 층(16)을 형성한다. IMD 층 형성은 기판 전면에 산화 막을 증착하고 CMP 공정을 통해, 불필요한 박막층을 고효율적으로 연마하여 광역 평탄화함으로써, 금속 배선 간에 상호 전기적 절연을 형성하는 것이다. S509 단계로 진입하여, 감광 막 패턴과 건식 식각 법을 이용하여 제 1 금속 배선(15)의 소정 부분을 노출시키도록 상기 제1 금속 배선(15)의 상부에 관통 홀(17)을 형성한다.
S511 단계에서, 상기 관통 홀(17)의 형성 과정 이후, 관통 홀(17)에 금속 배리어 막과 금속 텅스텐을 증착하고 에치백한 후, 제 2 금속배선(18)을 형성한다. S513 단계에서 금속 배선 간 전기적 절연을 형성하는데, 이는 제 2금속배선(18)이 완료된 기판전면에 산화 막(19)을 증착하고, 0.35미크론 이하의 초미세 회로형성시 발생하는 인터커넥트를 제거하기 위한 CMP 공정을 통해 불필요한 박막층을 연마하여 광역 평탄화함으로써 금속 배선간 전기적 절연을 형성한다.
이후 S515 단계로 진입하여 기판 전면에 질화 막(또는 산화 막)을 추가 증착 하고, S517 단계와 같이 상부 층 웨이퍼와의 bonding 을 형성한다. 여기서, 웨이퍼 본딩은 본딩을 위한 금속(합금 또는 기타 박막재료:21)을 증착하고, 열 또는 압력, 또는 열과 압력을 동시에 가하여 하부 층과 상부 층 기판(22)을 본딩하는 것으로, 1~100 psi 압력과 200~500℃의 온도에서 1분 내지 100분 진행함이 바람직할 것이다. 이와 같이, 웨이퍼의 본딩이 이루어지면, S519 단계로 진입하여 도 2에 도시된 바와 같이, 상부 층 웨이퍼(22-1)를 얇게 가공한다. 이는 상부 층 또는 2층을 동시 에 가공할 수 있을 것이다.
S521 단계에서 bevel etch 하기 위한 사전 준비 과정으로, 포토 레지스터를 웨이퍼 표면에 코팅하고 포토리쏘그래피 대신에 화학 용매를 웨이퍼 테두리의 한점에 고정 분사시키면서 웨이퍼를 회전시켜서 테두리에 있는 포토 레지스터만을 제거한다. S523 단계로 진입하여, bevel etch를 수행하는데, 이는 도 3에 도시된 바와 같이, 식각 공정을 통하여 상부에 있는 실리콘 웨이퍼(22-2)와, bonding층 물질, 그리고 필요한 경우에 하부 층의 일부 층을 제거한 후, 세정공정으로 잔류 포토레지스터를 제거한다.
이후, 도 4와 같이 상부 층으로 트랜지스터를 형성하기 위하여 포토 마스크를 놓고 웨이퍼 얼라인먼트를 형성한다. 즉, S525 단계에서 기술되는 웨이퍼 얼라인먼트는, 포토 리쏘그래피 장비에서 빛을 노광하여 하부 층에 남아있는 얼라인먼트 키와 버어니어 정보를 읽어 들인 후, 상부 층에 칩을 형성하기 위하여 포토 레지스터를 상부 층에 코팅한다. 그리고, 포토 마스크에 빛을 노광한 후 현상하고, 구현된 결과를 CD SEM에서 측정하는 과정을 거친다. 그리고, 측정값을 이미 하부 층에서 읽어 들인 정보와 비교하여 보정 값을 얻은 후, 보정 값을 적용함으로써 웨이퍼 얼라인먼트를 형성한다.
S527 단계로 진입하여, 얼라인먼트가 완료된 상부 층 웨이퍼는 회로 소자 구현을 위한 패터닝을 수행한 후, 전술된 S501 내지 S515 단계를 반복한다. 여기서, 두 개 층을 관통하는 관통 via는 상부 층의 via를 형성할 때 동시에 형성토록 함으로써, 3차원 집적회로 집적화가 이루어진다.
이와 같이 본 발명은, 상부 실리콘 층에 3차원 집적회로 구현을 위한 공정을 진행시키는 과정에서, 파티클 발생, 웨이퍼 깨짐, 공정장비의 다운, 상부 층 또는 3차원 집적회로의 수율 저하 등의 문제를 해소함으로써, 반도체 산업의 효율성을 높여 산업적 이용 가치가 충분히 높을 것으로 기대된다.
또한, 본 발명은 이러한 한계상황을 극복하기 위하여 종래에 가지고 있었던 포토 리쏘그래피 기술과 식각 기술을 응용하여 웨이퍼 테투리를 가공함으로써 상부 층에 3-D 집적회로 구현, MEMS 또는 각종 센서를 구현하는 공정진행과정 또는 집적공정 진행에서 발생되는 각종 문제들을 사전에 차단하고 예방하여 3차원 집적회로를 저비용, 고효율, 고수율로 구현할 수 있을 뿐만 아니라, 적층되는 층의 수가 많아질수록, 웨이퍼 bonding시 적용되는 공차가 클수록 그 효과는 높아져 반도체 공정의 이용 가치를 높일 수 있을 것이다.
도 1은 본 발명에 따른 트랜지스터 형성 공정을 나타낸 도면이다.
도 2는 도 1의 공정 이후, 상측 웨이퍼 가공을 설명하기 위한 도면이다.
도 3은 베벨 에치 공정을 설명하기 위한 도면이다.
도 4는 웨이퍼 얼라인먼트 형성을 설명하기 위한 도면이다.
도 5는 본 발명의 주요 동작을 설명하기 위한 플로우챠트이다.
<주요 도면에 대한 부호의 설명>
11 : 하측 기판 12 : 트랜지스터
13 : PMD 산화막 14 : 콘택
15 : 제1 금속배선 16 : IMD
17 : 관통 비아 홀 18 : 제2 금속배선
19 : 산화막 22 : 상측 기판

Claims (10)

  1. 3차원 집적회로 집적화를 위한 웨이퍼 가공 방법에 있어서,
    a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계;
    b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계;
    c) 상기 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계;
    d) 상기 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계;
    e) 상기 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계;
    f) 상기 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계;
    g) 상기 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계;
    h) 상기 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계;
    i) 상부 층 웨이퍼와 본딩하는 단계;
    j) 상기 상부 층 웨이퍼를 베벨 에치(bevel etch)하는 단계;
    k) 웨이퍼 얼라인먼트를 형성하는 단계; 및
    l) 상기 상부 층 웨이퍼를 패터닝 하고, 상기 a) 내지 i) 단계를 반복하여 3차원 집적회로를 집적화하는 단계로 이루어진 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  2. 제 1 항에 있어서,
    상기 e) 단계의 관통 비아 홀 형성은 e-1) 금속 배리어 막과 금속 텅스텐을 증착하는 단계; 및
    e-2) 에치백(etchback)하여 비아를 형성하는 단계로 구성되는 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  3. 제 1 항에 있어서,
    상기 i) 단계는 i-1) bonding을 위한 금속, 합금, 박막재료 중 어느 하나를 증착 하는 단계; 및
    i-2) 열 또는 압력, 또는 열과 압력을 동시에 가하여 하부 층과 상부 층 기판을 bonding 하는 단계로 이루어진 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  4. 제 1 항에 있어서,
    상기 i) 단계 이후, 상기 상부 층 웨이퍼를 얇게 가공하는 단계가 더 포함되 는 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  5. 제 1 항에 있어서,
    상기 i) 단계 이후, 상기 상부 층 및 하부 층 웨이퍼를 동시에 얇게 가공하는 단계가 더 포함되는 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  6. 제 1 항에 있어서,
    상기 j) 단계는 j-1) 포토 레지스터를 웨이퍼 표면에 코팅하고 화학 용매를 웨이퍼 테두리의 한 점에 고정 분사시키고 웨이퍼를 회전시켜서, 테두리에 있는 포토 레지스터만을 제거하기 위한 사전준비 단계;
    j-2) 식각 공정을 통하여 상부에 있는 실리콘 웨이퍼와, bonding층 물질을 포함하여 집적회로 설계에 따라 하부 층 일부를 제거하는 단계; 및
    j-3) 세정공정으로 잔류 포토레지스터를 제거하여 베벨 에치 공정을 수행하는 단계로 이루어진 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  7. 제 1 항에 있어서,
    상기 j) 단계는 j-1) 포토 레지스터를 웨이퍼 표면에 코팅하고 포토리소그래 피 공정을 통해 웨이퍼 테두리에 있는 포토 레지스터만을 제거하기 위한 사전준비 단계;
    j-2) 식각 공정을 통하여 상부에 있는 실리콘 웨이퍼와, bonding층 물질을 포함하여 집적회로 설계에 따라 하부 층 일부를 제거하는 단계; 및
    j-3) 세정공정으로 잔류 포토레지스터를 제거하여 베벨 에치 공정을 수행하는 단계로 이루어진 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  8. 제 1 항에 있어서,
    상기 k) 단계는, k-1) 포토 리쏘그래피 장비에서 빛을 노광 하여 하부 층에 남아있는 얼라인먼트 키와 버어니어 정보를 읽어 들이는 단계;
    k-2) 상부 층에 칩을 형성하기 위하여 포토 레지스터를 상부 층에 코팅하는 단계;
    k-3) 포토 마스크에 빛을 노광 하는 단계;
    k-4) 현상하는 단계;
    k-5) 구현된 결과를 CD SEM에서 측정하는 단계;
    k-6) 측정 값을 하부 층에서 읽어 들인 정보와 비교하여 보정 값을 얻는 단계; 및
    k-7) 보정 값을 적용하여 웨이퍼 얼라인먼트를 수행하는 단계로 이루어진 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위 한 웨이퍼 가공 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 관통 비아 홀은 하부 측 via를 형성할 때, 동시에 이루어지는 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
  10. 제 9 항에 있어서,
    상기 관통 비아의 크기는 상하층 각각에서 금속배선에 적용된 배선기술과 deep submicron 디자인 룰을 적용하는 것을 특징으로 하는 3차원 집적회로 집적화 시 상부 층 실리콘의 품질을 유지하기 위한 웨이퍼 가공 방법.
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