TWI680533B - 藉由裝置隔離結構之後單一層轉移製造所形成的裝置及方法 - Google Patents

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Abstract

所述為藉由裝置隔離結構之後層轉移製造所形成之半導體裝置及其方法。提供具有第一與第二主表面之基板。可在基板之第一主表面上形成電路組件，並且在基板之第一主表面上方形成包覆電路組件之後段(BEOL)介電層。進行單一層轉移以使基板之第二主表面曝露以供進行處理。處理半導體基板之第二主表面以使晶圓變薄，後面跟著晶圓厚度均勻性改善程序。自半導體基板之第二主表面，穿過半導體基板形成一或多個裝置隔離結構。

Description

藉由裝置隔離結構之後單一層轉移製造所形成的裝置及方法
本發明大體上係關於藉由裝置隔離結構之後層轉移製造所形成之半導體裝置及其方法。
大體上，晶圓上並列形成諸積體電路(IC)。IC包括各種電路組件，諸如記憶體陣列、高電壓(HV)裝置及高速邏輯電路元件。晶圓經受分切以便使該等裝置單獨化。將這些不同類型之裝置整合在單一晶粒或晶片中涉及若干考慮因素，舉例如易於在不同裝置之間發生之干擾。舉例而言，至於該等裝置為信號傳輸或接收路徑之RF應用，信號完整性因含有需處理之資訊而至關重要。舉例如開關、低雜訊放大器、濾波器或功率放大器等彼此相鄰之裝置將產生週圍雜訊，這會限制系統之效能。為了確保適當的傳輸與接收，該等裝置因此在整個系統中必須彼此之間並與週圍裝置保持良好隔離。另一個考慮因素為習知裝置形成程序中之晶圓厚度均勻性，其對裝置效能有影響。 如此，需要在整合期間使不同類型之裝置彼此保持適當隔離，同時提供均勻之晶圓厚度。用於隔離不同類型裝置之習知隔離技巧帶來潛在崩潰電壓(BV)、串擾、雜訊及其它可靠性問題。
從前述論述可知，希望提供可靠且最佳化隔離結構以有效地隔離晶圓中之各種裝置，使晶圓厚度均勻性提升。
具體實施例大體上係關於藉由裝置隔離結構之後層轉移製造所形成之半導體裝置及其形成方法。在一項具體實施例中，揭示一種用於形成裝置之方法。提供具有第一與第二主表面之基板。可在基板之第一主表面上形成電路組件，並且在基板之第一主表面上方形成包覆電路組件之後段(BEOL)介電層。進行單一層轉移以使基板之第二主表面曝露以供進行處理。處理半導體基板之第二主表面以使晶圓變薄，後面跟著晶圓厚度均勻性改善程序。自半導體基板之第二主表面，穿過半導體基板形成一或多個裝置隔離結構。
在另一項具體實施例中，揭示一種裝置。該裝置包括具有第一與第二主表面之半導體基板。該第一主表面包括形成於其上之電路組件、及布置於該基板之該第一主表面上方之後段(BEOL)介電層。自該第一主表面至該第二主表面於該半導體基板中布置一或多個裝置隔離溝槽。介電層係置於該半導體基板之該第二主表面上方，填 充該等裝置隔離溝槽而使裝置隔離結構在裝置中形成。
本文中所揭示之具體實施例的這些及其它優點及特徵，透過參考以下說明及所附圖式會變為顯而易見。再者，要了解的是，本文中所述之各項具體實施例的特徵並不互斥，並且可用各種組合及排列呈現。
100‧‧‧裝置
101‧‧‧基板
105‧‧‧第一主表面、主動面
107‧‧‧第二主表面、背面
120a‧‧‧CMOS電晶體、第一CMOS電晶體
120b‧‧‧CMOS電晶體、第二CMOS電晶體
140a‧‧‧第一裝置井
140b‧‧‧第二裝置井
150‧‧‧後段介電層、BEOL介電層
160‧‧‧接墊階
170‧‧‧氮化矽
172‧‧‧TEOS層
180‧‧‧裝置隔離溝槽
183‧‧‧介電層
184‧‧‧裝置隔離結構
185‧‧‧貫孔接點
187‧‧‧介電層
200‧‧‧裝置
205‧‧‧第一主表面
207a‧‧‧第一平面
207b‧‧‧第二平面
210a‧‧‧全空乏部分
210b‧‧‧部分空乏部分
280a‧‧‧裝置隔離溝槽
280b‧‧‧裝置隔離溝槽
300‧‧‧程序
310a‧‧‧第一裝置區
310b‧‧‧第二裝置區
320‧‧‧晶圓
330‧‧‧底端表面
340‧‧‧隔離溝槽
350‧‧‧介電層
360‧‧‧貫孔開口
365‧‧‧貫孔接點
400‧‧‧程序
440‧‧‧隔離溝槽
450‧‧‧介電層
460‧‧‧貫孔開口
465‧‧‧貫孔接點
在圖式中，不同視圖中相稱的元件符號大體上係指相同的零件。此外，圖式不必然有依照比例繪示，而是在繪示本發明的原理時，大體上可能會出現重點描述的情況。在以下說明中，本發明之各項具體實施例係參照以下作說明：第1圖展示裝置之一部分的截面圖；以及第2圖展示裝置之另一個具體實施例的簡化截面圖；第3a至3g圖展示用於形成裝置之程序之一具體實施例的簡化截面圖；以及第4a至4f圖展示用於形成裝置之另一程序之一具體實施例的簡化截面圖。
具體實施例大體上係關於半導體裝置或積體電路(IC)。更特別的是，具體實施例係關於用於在半導體裝置中形成裝置隔離結構之方法。可在半導體基板或晶圓上形成電路組件。隨後形成裝置隔離結構以隔離半導體基板中之諸裝置。在一項具體實施例中，自半導體基板之 背面形成裝置隔離結構。藉由進行單一層轉移程序使半導體基板之背面曝露。在形成裝置隔離結構前，先處理半導體基板之背面以使晶圓變薄並提升晶圓厚度均勻性。用於形成裝置隔離結構之方法舉例而言，可在程序中用於製造諸如HV裝置之裝置。如將說明的是，其它裝置製造程序亦可運用該技巧。該等裝置或IC舉例而言，可併入各類消費性電子產品或與其配合使用。
第1圖展示裝置100之一具體實施例的簡化截面圖。該裝置舉例而言，為IC。其它類裝置也可有作用。舉例而言，可使該裝置在晶圓上並列形成並且隨後單獨化。該裝置包括基板101。該基板包括第一主表面105與第二主表面107。該第一主表面可稱為頂端表面，並且該第二主表面可稱為底端表面。該第一主表面可以是上有布置主動裝置之主動面。舉例而言，互補式金屬氧化物半導體(CMOS)組件係置於該第一主表面上。
該基板繪示有最終基板厚度。在一項具體實施例中，該裝置為全空乏裝置，其例如具有約0.005μm至約0.08μm之最終基板厚度。在一替代具體實施例中，該裝置可以是部分空乏裝置，其例如具有約0.08um及以上之最終基板厚度。該基板之初始厚度可更厚。最終基板厚度係藉由蝕刻具有初始基板厚度之基板之第二主表面來獲得，如下文將會說明者。舉例而言，基板可具有775um之初始厚度，並且係變薄至最終基板厚度。基板可具有其它初始與最終厚度。在一項具體實施例中，基板之第一與 第二主表面為實質平面型表面。
在一項具體實施例中，基板可以是主體半導體基板。主體基板具有同質材料。舉例而言，主體基板具有單晶材料，諸如Si材料。為主體基板提供其它類單晶材料也可有作用，諸如鍺。或者，基板可以是絕緣體上晶體(COI)基板。COI基板包括藉由諸如埋置型氧化物層(BOX)之絕緣體層所分開之薄表面基板與主體基板。至於COI基板，主體基板包括第二主表面，並且可以是矽主體。至於包括該第一主表面(例如：主動面)之表面基板，其可以是矽或其它類表面基板。舉例而言，表面基板可以是氮化鎵(GaN)或磷化鋁(AlP)基板。例如在運用矽絕緣體(SOI)基板之情況下，最終基板厚度係藉由自SOI基板之第二主表面或背面變薄至BOX層而獲得。BOX可作用為蝕刻終止層。
在一項具體實施例中，電路組件係置於基板之第一主表面上。電路組件舉例而言，包括置於電晶體區中之CMOS電晶體120a至120b。電晶體井係置於電晶體區中。電晶體井包括用於第一極性型電晶體之第二極性型摻質。舉例而言，為n型電晶體提供p型井，同時為p型電晶體提供n型井。如圖所示，第一與第二裝置井140a與140b係置於基板中。在一項具體實施例中，裝置井為輕度摻雜裝置井。舉例而言，裝置井之摻質濃度例如約為5e16/cm2。至於全空乏裝置，裝置井之深度例如與半導體基板之最終基板厚度相同。舉例而言，裝置井延伸穿透基 板之第一與第二主表面。裝置井之其它合適深度與組態也可有作用。舉例而言，至於部分空乏裝置，裝置井之深度自第一主表面延展至半導體基板之一部分。
該電晶體包括布置於該基板之該第一主表面上之閘極、以及位在該閘極之第一與第二側邊上之第一與第二源極/汲極(S/D)區。該閘極包括位在閘極介電質上方之閘極電極。S/D區為對應於第一極性型裝置之第一極性型摻雜區。在一項具體實施例中，CMOS電晶體包括n型與p型電晶體。包括井體之CMOS電晶體可稱為前段(FEOL)組件。可將FEOL組件組配成包括各種數位電路，諸如列/行解碼器、像素驅動器電路、像素校正電路及HDMI/LDVS介面電路。其它類FEOL組件或電路也可有作用。
後段(BEOL)介電層150係置於基板之第一主表面上之FEOL組件上方。該BEOL介電層包括複數個層間介電(ILD)階。ILD階的數目舉例而言，取決於設計要求或涉及的邏輯程序。ILD階包括具有貫孔接點之接觸階、及具有金屬線之金屬階。BEOL介電質之第一與第二ILD階中繪示貫孔接點與金屬線。ILD階可使用各種BEOL程序來形成。舉例而言，可運用單鑲嵌、雙鑲嵌、及/或反應性離子蝕刻技巧。可將其它技巧用於形成BEOL介電質之ILD階。
在一項具體實施例中，BEOL介電質之金屬層中之金屬線可更包括將金屬線內襯之晶種層。舉例而言， 形成金屬階之金屬線前先形成晶種層。晶種層舉例而言，可由Ta與TaN層所構成。提供由其它材料所構成之晶種層也可有作用。該等接點可以是鎢或銅接點，而該等金屬線可以是銅線。其它類接點與金屬線也可有作用。金屬階之接點及金屬線可屬於相同類型的導電材料或不同類型的材料。BEOL介電質可包括具有外部連接用接墊接觸部及重分佈層之接墊階160。接墊接觸部實現穿過BEOL介電質中之金屬互連對基板之第一主表面上之電路組件的外部連接。氮化矽(SiN)170與TEOS層172可置於晶圓上方。舉例而言，SiN與TEOS層可以是將BEOL介電質中之金屬互連件包覆之保護層。另外，鈍化層可置於晶圓上方(圖未示)。或者，可在處理晶圓之其它階段將鈍化層布置於晶圓上方。
在一項具體實施例中，一或多個裝置隔離溝槽180係置於基板中。裝置隔離溝槽延伸穿透基板。舉例而言，裝置隔離結構自基板之第一主表面延展至第二主表面。裝置隔離溝槽舉例而言，具有與基板之最終厚度相同的深度。提供具有其它深度之裝置隔離溝槽也可有作用。
介電層183可置於半導體基板之第二主表面上方及裝置隔離溝槽中。舉例而言，介電層係置於基板之背面上，並且填充裝置隔離溝槽。填充裝置隔離溝槽之介電層在基板中形成裝置隔離結構184。在一項具體實施例中，裝置隔離結構可以是淺溝槽隔離(STI)結構。或者， 裝置隔離結構可以是深溝槽隔離結構。裝置隔離結構將基板中之諸裝置隔離。舉例而言，裝置隔離結構將基板中之諸CMOS組件隔離。舉例而言，隔離區將電晶體區中之諸CMOS電晶體隔離。裝置隔離結構舉例而言，圍繞電晶體區。另外，裝置隔離結構可將電晶體區與其它組件區隔離。
置於半導體基板之第二主表面上方及裝置隔離溝槽中之介電層可以是氧化物材料。舉例而言，介電層可以是氧化矽層。為裝置隔離結構提供其它類介電材料也可有作用。
在一項具體實施例中，貫孔接點185可自基板之背面穿過該基板而置，並且延伸進入BEOL介電層之一部分以提供連至電路組件之外部連接。舉例而言，貫孔接點自第二主表面延伸穿透基板，並且延伸進入BEOL介電層之一部分以接觸BEOL介電層之金屬階中之金屬線。貫孔接點在一項具體實施例中，可置於基板中並延伸穿透基板中之裝置隔離結構。舉例而言，貫孔接點自介電層187之頂端表面延伸穿透半導體基板中之裝置隔離結構，並且延伸進入BEOL介電層之一部分。舉例而言，貫孔接點自基板之第二主表面延展至BEOL介電質中之第二ILD階。貫孔接點可耦接至第二ILD階中之金屬線。
第2圖展示裝置200之另一個具體實施例的簡化截面圖。該裝置與第1圖所示之裝置類似。共通的元件可不作說明或詳細說明。裝置200包括全空乏與部分空乏部分。舉例而言，具有CMOS電晶體之基板101包括 全空乏部分210a與部分空乏部分210b。
至於具有全空乏與部分空乏部分之基板，基板之第一主表面205為實質平面型，而基板之第二主表面係分別為了全空乏部分210a與部分空乏部分210b而置於第一與第二平面207a與207b上。在一項具體實施例中，第一與第二平面不同。舉例而言，部分空乏部分中之第二平面207b相對基板之第一主表面延展超出全空乏部分中之第一平面207a。
基板如圖所示，就全空乏與部分空乏部分具有兩種不同最終基板厚度。舉例而言，基板在全空乏部分中具有第一最終基板厚度，而在部分空乏部分中具有第二最終基板厚度。舉例而言，具有全空乏部分之基板具有約0.005μm至約0.08μm之最終基板厚度，而具有部分空乏部分之基板具有約0.08μm及以上之最終基板厚度。如將說明的是，不同最終基板厚度係使用分離蝕刻遮罩藉由初始基板厚度之局部化蝕刻所獲得。提供具有其它初始與最終厚度之基板也可有作用。
在一項具體實施例中，一或多個裝置隔離溝槽280a至280b係置於基板中。裝置隔離溝槽延伸穿透基板。舉例而言，裝置隔離結構自基板之背面或第二主表面延展至第一主表面。至於基板之全空乏部分中之裝置隔離溝槽，裝置隔離溝槽208a自第一平面207a上之第二主表面延展至第一主表面，而對於置於基板之部分空乏部分中之裝置隔離溝槽，裝置隔離溝槽自第二平面207b上之第 二主表面延展至第一主表面。裝置隔離溝槽舉例而言，具有與基板之最終厚度相同的深度。提供具有其它深度之裝置隔離溝槽也可有作用。
介電層183可置於半導體基板之第二主表面上方及裝置隔離溝槽中。舉例而言，介電層係置於基板之背面或底端表面上，並且填充裝置隔離溝槽。填充裝置隔離溝槽之介電層在基板中形成裝置隔離結構184。在一項具體實施例中，裝置隔離結構可以是淺溝槽隔離(STI)結構。或者，裝置隔離結構可以是深溝槽隔離結構。裝置隔離結構將基板中之諸裝置隔離。舉例而言，裝置隔離結構將基板中之諸CMOS組件隔離。裝置隔離結構舉例而言，圍繞電晶體區。另外，裝置隔離結構可將電晶體區與其它組件區隔離。
置於半導體基板之第二主表面上方及裝置隔離溝槽中之介電層可以是氧化物材料。舉例而言，介電層可以是氧化矽層。為裝置隔離結構提供其它類介電材料也可有作用。
第3a至3g圖展示用於形成裝置之程序300之一具體實施例的簡化截面圖。該裝置舉例而言，類似於第1圖所述者。共通的元件可不作說明或詳細說明。
請參閱第3a圖，提供具有裝置組件之晶圓。該晶圓包括基板101。基板包括第一與第二主表面105與107。該第一主表面可稱為頂端表面，並且該第二主表面可稱為基板之底端表面。在一項具體實施例中，基板為主體 半導體基板，諸如主體矽(Si)基板。在一項具體實施例中，主體基板具有同質材料。舉例而言，主體基板具有單晶材料，諸如Si材料。提供其它類主體基板也可有作用。舉例而言，主體基板可包括鍺(Ge)、氮化鎵(GaN)或低成本材料上那些結晶材料之磊晶。在一些具體實施例中，主體半導體基板可以是摻雜基板，諸如輕度摻雜p型(p-)基板。基板可摻有其它類摻質或摻質濃度。與使用COI作為起始材料相比，提供主體晶圓作為起始材料有助益地使材料成本降低。或者，基板可以是絕緣體上晶體(COI)基板，諸如矽絕緣體。
為了說明，截面圖僅展示基板上裝置之一部分。然而，應了解的是，該基板可以是上有形成複數個裝置之晶圓。舉例而言，該基板為經處理用以並列形成複數個裝置之晶圓。形成該等裝置之後，才將該晶圓分切以單獨化該等裝置。
該基板舉例而言，可具有約775um之初始厚度。在一項具體實施例中，基板包括各個裝置區。基板舉例而言，包括第一與第二裝置區310a與310b。可處理基板以在裝置區中形成主動裝置組件。舉例而言，可處理基板以在基板之第一主表面上形成諸如CMOS組件之電路組件。為了說明的目的，處理基板以在第一與第二裝置區中包括第一與第二CMOS電晶體120a至120b。應了解的是，基板可包括其它裝置區。CMOS組件可使用FEOL處理來形成。在一項具體實施例中，FEOL處理不需要製造 諸如STI之裝置隔離結構。舉例而言，主體半導體晶圓上進行之CMOS處理略過STI製造。如將說明的是，在一項具體實施例中，裝置隔離結構係於後面的處理階段穿過基板之背面而形成。
電晶體可包括作用為電晶體本體之裝置井。裝置井舉例而言，含有裝置區。裝置井為基板中之摻雜井。摻雜井舉例而言，自基板之第一主表面延展至基板之所欲深度。電晶體之裝置井可包括第二與第一極性型井，其作用為第一與第二極性型電晶體之本體。舉例而言，裝置井包括作用為n型與p型電晶體之本體的p型與n型裝置井。裝置井可以是輕度或中度摻雜之裝置井。裝置井可使用諸如光阻遮罩等佈植遮罩藉由佈植來形成。或者，該佈植可以是未用佈植遮罩進行之毯覆式佈植。
在裝置區中基板之第一主表面上形成電晶體之閘極。閘極包括位在閘極介電質上方之閘極電極。閘極電極舉例而言，可以是多晶矽，而閘極介電質可以是氧化矽。其它類閘極電極或閘極介電質也可有作用。閘極介電質可使用熱氧化作用藉由沉積閘極介電層來形成，而閘極電極則可使用化學氣相沉積(CVD)技巧藉由沉積閘極電極層來形成。將閘極層圖型化以形成閘極。可使用遮罩與蝕刻技巧將閘極層圖型化。
裝置井中與閘極之第一及第二側邊相鄰處形成第一與第二源極/汲極(S/D)區。S/D區為對應於第一極性型裝置之第一極性型摻雜區。S/D區舉例而言，可藉由 遮罩與佈植技巧來形成。可在S/D區上及閘極電極上形成金屬矽化物接觸部(圖未示)。金屬矽化物接觸部舉例而言，可以是鎳基接觸部。其它類金屬矽化物接觸部也可有作用。舉例而言，金屬矽化物接觸部可以是矽化鈷(CoSi)。金屬矽化物接觸部可用於降低接觸電阻，並且有助於接觸至後段(BEOL)金屬互連件。
在基板之第一主表面上形成BEOL介電層150。BEOL介電質包覆電路組件。BEOL介電質提供連至電路組件之電氣互連。該BEOL介電質包括複數個層間介電(ILD)階。ILD階包括具有貫孔接點之接觸階、及具有金屬線之金屬階。貫孔接點將電晶體之接觸區耦接至布置於裝置之金屬階中之金屬線。ILD階可使用各種程序來形成。舉例而言，可運用單鑲嵌、雙鑲嵌、及/或反應性離子蝕刻技巧。可將其它技巧用於形成BEOL介電質之ILD階。該等接點可以是鎢或銅接點，而該等金屬線可以是銅線。其它類接點與金屬線也可有作用。
在一項具體實施例中，金屬階可更包括在金屬階中將金屬線內襯之晶種層。舉例而言，形成金屬階之金屬線前先形成晶種層。晶種層舉例而言，可由Ta與TaN層所構成。提供由其它材料所構成之晶種層也可有作用。BEOL介電質舉例而言，可包括約五個ILD階。提供具有其它ILD階數目之BEOL介電質也可有作用。頂端ILD階可作用為包括接墊接觸部供外部連接至裝置之接墊階160。晶圓上方可形成氮化矽(SiN)170與TEOS層172。舉 例而言，可在BEOL介電質上方形成SiN層，並且可以在SiN層上方形成TEOS層。舉例而言，SiN與TEOS層可以是將BEOL介電質中之金屬互連件包覆之保護層。另外，可在晶圓上方形成鈍化層(圖未示)。或者，可在處理晶圓之其它階段於晶圓上方形成鈍化層。
程序接續處理基板之背面或對立面。舉例而言，處理基板之第二主表面前，先處理其第一主表面。在一項具體實施例中，基板之第二主表面係藉由將其接合至作用為載體基板之另一晶圓320而曝露。舉例而言，進行單一層轉移(SLT)程序以使基板之第二主表面曝露。晶圓接合可在低溫下進行，並且為高速晶圓接合。用於使基板之背面曝露之其它技巧也可有作用。第3b圖繪示基板101在接合至載體基板之後倒置的情況。如圖所示，基板係以其第一主表面面向載體基板之方式接合至載體基板。舉例而言，基板101之主動面105面向載體基板，而基板之不活動表面或背面107係經曝露或可觸以供進行處理。載體基板舉例而言，可以是矽酸鹽或氮化鋁晶圓。其它類載體基板也可有作用。
在接合至載體基板之後，於基板101之第二主表面或背面上進行第一與第二蝕刻程序。在一項具體實施例中，於半導體基板之第二主表面上進行第一蝕刻程序以使晶圓變薄。舉例而言，處理半導體基板以縮減基板之厚度。蝕刻程序蝕刻半導體基板材料。舉例而言，第一蝕刻程序蝕刻由同質材料所構成之半導體基板。第一蝕刻 程序蝕刻半導體基板以跨裝置區提供實質平面型第二主表面。
取決於裝置要求，可蝕刻基板以縮減其厚度。蝕刻遮罩係沉積在基板之第二主表面上，並且經圖型化以使裝置區曝露以供進行第一蝕刻程序。遮罩舉例而言，可包括諸如氮化矽之硬罩、以及諸如光阻之軟罩。在一項具體實施例中，用於使晶圓變薄之第一蝕刻程序包括濕蝕刻。在另一具體實施例中，第一蝕刻程序可以是乾蝕刻。其它薄化程序亦可用於使基板變薄，諸如濕式鹼性蝕刻、研磨、化學機械研磨(CMP)或以上之組合。
第3c圖展示第一蝕刻程序之後具有實質平面型第二主表面107之晶圓之一例示性具體實施例。舉例而言，蝕刻基板以形成全空乏裝置。舉例而言，蝕刻基板直到電晶體井之底端表面330曝露為止。將基板蝕刻至其它深度也可有作用。舉例而言，在蝕刻基板以形成部分空乏裝置的情況下，可不使電晶體井之底端表面曝露。
在一項具體實施例中，於第一蝕刻程序之後才進行第二蝕刻程序以改善基板或晶圓厚度均勻性。蝕刻程序進一步蝕刻半導體基板材料以改善晶圓厚度均勻性。舉例而言，第二蝕刻程序蝕刻由均質結晶材料所構成之半導體基板。如前述，不用STI製造而處理半導體晶圓之第一主表面，使得基板背面上之晶圓厚度均勻性改善程序可以是具有均質材料之主體基板之蝕刻。舉例而言，由於基板之第二主表面上進行均勻性改善，所以僅蝕刻矽材 料。
在一項具體實施例中，用以改善晶圓厚度均勻性之第二蝕刻程序可以是氣體團簇離子束(GCIB)程序。在另一項具體實施例中，用以改善晶圓厚度均勻性之第二蝕刻程序可以是選擇性蝕刻。選擇性蝕刻舉例而言，可運用包括HF、CH3COOH、HNO3之蝕刻。提供其它類用於改善晶圓厚度均勻性之程序也可有作用。在第二蝕刻程序之後移除蝕刻遮罩。
至於部分空乏裝置，最終基板厚度在第一與第二蝕刻程序之後舉例而言，可為數百埃(例如，800埃及以上)，至於全空乏裝置，最終基板厚度可約為數百埃(例如，800埃及以下)。
該程序接續穿過第二主表面在基板中形成一或多個裝置隔離結構。舉例而言，在基板中形成一或多個STI以隔離諸如CMOS電晶體之電路組件。用以形成裝置隔離結構之程序包括形成與要在基板中形成之裝置隔離結構對應之隔離溝槽。此等溝槽可藉由遮罩及蝕刻技術來形成。在一項具體實施例中，使用諸如氧化矽或氮化矽之硬罩。硬罩可藉由使用具有所欲圖型之分劃板以曝照源進行曝照之光阻層來圖型化，該所欲圖型對應於要形成之一或多個隔離溝槽。藉由諸如反應性離子蝕刻(RIE)之蝕刻將阻劑遮罩上之圖型轉移至硬罩。其它類蝕刻程序也可有作用。接著，使用硬罩將基板蝕刻以形成隔離溝槽。
第3d圖繪示基板中形成之隔離溝槽340。 在一項具體實施例中，隔離溝槽自基板之第二主表面穿過基板延展至第一主表面。可使隔離溝槽形成至與最終基板厚度相等之深度。形成隔離溝槽之後，移除硬罩層與光阻。用於形成隔離溝槽之其它技巧也可有作用。
如第3e圖所示，該程序接續在基板之第二主表面上方沉積填充隔離溝槽之介電層350。填充隔離溝槽之介電層在基板中形成裝置隔離結構。介電層可以是諸如氧化矽之氧化物層。提供其它類介電層也可有作用。介電層舉例而言，係藉由化學氣相沉積(CVD)所形成。其它技巧對形成介電層也可有作用。
可在沉積介電層之後任選地進行諸如化學機械研磨(CMP)之研磨程序。該研磨程序可取決於程序要求來進行。舉例而言，可在其它裝置整合需要另外進行接合的情況下進行CMP程序。
在一項具體實施例中，可自第二主表面穿過基板形成貫孔接點以接觸BEOL介電質中之金屬線。貫孔接點可延展自基板之第二主表面上方所形成之介電層之頂端表面，並且延伸穿透基板中之介電層，以接觸BEOL介電質之金屬階中之金屬線。請參閱第3f圖，貫孔開口360係穿過基板中之裝置隔離結構而形成，並且延伸進入BEOL介電質之一部分，直到其抵達BEOL介電質中之金屬階。貫孔開口可延伸進入BEOL介電質之一部分，直到其使將金屬線內襯之晶種層曝露為止。舉例而言，貫孔開口可使第二金屬階曝露。提供使其它金屬階曝露之貫孔開 口也可有作用。
貫孔開口可使用遮罩及蝕刻技巧來形成。舉例而言，使用蝕刻遮罩進行反應性離子蝕刻(RIE)以形成貫孔開口。在一項具體實施例中，將BEOL介電質之金屬階中要與貫孔接點接觸之金屬線內襯之晶種層可作用為用於形成貫孔開口之蝕刻終止層。舉例而言，所欲金屬階中要與貫孔接點連接之Ta和TaN晶種層作用為用於形成貫孔開口之蝕刻終止層。
請參閱第3g圖，諸如鋁(Al)之導電材料係沉積在第二主表面上方，並且填充貫孔開口，使貫孔接點365形成。提供諸如銅之其它類導電材料也可有作用。可進行諸如CMP之平坦化程序以移除過剩導電材料。如圖所示，自基板之背面形成之貫孔接點提供自基板之第二主表面至第一主表面上BEOL介電質中金屬線的電連接。隨後可移除載體基板。晶圓可進入封裝程序。亦可進行其它程序以完成本裝置。
第4a至4f圖展示用於形成裝置之程序400之一具體實施例的簡化截面圖。該裝置舉例而言，類似於第2圖所述者。共通的元件可不作說明或詳細說明。
請參閱第4a圖，提供具有裝置組件之晶圓。晶圓可類似於關於第3a圖所述之晶圓。舉例而言，晶圓包括具有第一與第二主表面105與107之基板101。該第一主表面可稱為頂端表面，並且該第二主表面可稱為基板之底端表面。在一項具體實施例中，基板為主體半導體基板， 諸如主體矽(Si)基板。主體基板可具有同質材料。舉例而言，主體基板具有單晶材料，諸如Si材料。提供其它類主體基板也可有作用。或者，基板可以是絕緣體上晶體(COI)基板。
該基板舉例而言，可具有約775um之初始厚度。基板可包括內有形成主動裝置組件之各種裝置區，如關於第3a圖所述。舉例而言，可處理主體基板以在基板之第一主表面上形成諸如CMOS電晶體之電路組件。CMOS電晶體可使用FEOL處理來形成。舉例而言，形成具有裝置井、閘極及S/D區之電晶體。在一項具體實施例中，FEOL處理不需要製造用於將裝置隔離之隔離結構。舉例而言，主體半導體晶圓上進行之FEOL處理略過STI製造。如將說明的是，在後面的處理階段，採類似方式自基板之背面形成裝置隔離結構。
在基板之第一主表面上形成BEOL介電層150。BEOL介電質包覆電路組件。BEOL介電質提供連至電路組件之電氣互連。該BEOL包括複數個層間介電(ILD)階。ILD階包括具有貫孔接點之接觸階、及具有金屬線之金屬階。貫孔接點將電晶體之接觸區耦接至布置於裝置之金屬階中之金屬線。ILD階可使用各種程序來形成。舉例而言，可運用單鑲嵌、雙鑲嵌、及/或反應性離子蝕刻技巧。可將其它技巧用於形成BEOL介電質之LLD階。該等接點可以是鎢或銅接點，而該等金屬線可以是銅線。其它類接點與金屬線也可有作用。另外，金屬階可更包括在金屬階 中將金屬線內襯之晶種層。舉例而言，形成金屬階之金屬線前先形成晶種層。晶種層舉例而言，可由Ta與TaN層所構成。提供由其它材料所構成之晶種層也可有作用。BEOL介電質中亦可包括其它類BEOL介電質。BEOL介電質舉例而言，可包括約五個ILD階。提供具有其它ILD階數目之BEOL介電質也可有作用。頂端ILD階可作用為包括接墊接觸部供外部連接至裝置之接墊階160。
晶圓上方可形成氮化矽(SiN)170與TEOS層172。舉例而言，可在BEOL介電質上方形成SiN層，並且可以在SiN層上方形成TEOS層。舉例而言，SiN與TEOS層可以是將BEOL介電質中之金屬互連件包覆之保護層。另外，可在晶圓上方形成鈍化層(圖未示)。或者，可在處理晶圓之其它階段於晶圓上方形成鈍化層。
程序接續處理基板之背面。舉例而言，處理基板之第二主表面前，先處理其第一主表面。藉由進行層轉移程序使基板之第二主表面曝露。基板101舉例而言，可予以接合至作用為載體基板之另一個晶圓320。晶圓接合可在低溫下進行，並且為高速晶圓接合。用於使基板之背面曝露之其它技巧也可有作用。第4a圖展示基板101在以其面向載體基板之第一主表面接合至載體基板之後倒置的情況。舉例而言，基板101之主動面105面向載體基板，而基板之不活動表面或背面107係經曝露以供進行處理。載體基板舉例而言，可以是矽酸鹽或氮化鋁晶圓。其它類載體基板也可有作用。
在一項具體實施例中，處理基板101之第二主表面或背面以形成裝置之全空乏部分210a與部分空乏部分210b，如第4b圖所示。可運用遮罩與蝕刻技巧使晶圓變薄。在一項具體實施例中，於半導體基板之第二主表面上進行第一蝕刻程序以使晶圓變薄。舉例而言，處理半導體基板以縮減基板之厚度。蝕刻程序蝕刻半導體基板材料。舉例而言，第一蝕刻程序蝕刻由同質材料所構成之半導體基板。可蝕刻基板以各別為全空乏與部分空乏部分使其厚度縮減。舉例而言，第一蝕刻程序包括為全空乏與部分空乏部分以不同深度對基板進行局部化蝕刻。
在一項具體實施例中，局部化蝕刻運用不同蝕刻遮罩。舉例而言，可運用第一蝕刻程序之第一蝕刻遮罩而為部分空乏部分蝕刻基板，後面跟著移除第一蝕刻遮罩並沉積第一蝕刻程序之第二蝕刻遮罩而為全空乏部分蝕刻基板。第一與第二蝕刻遮罩都可包括諸如氮化矽之硬罩及諸如光阻之軟罩。在一項具體實施例中，就全空乏與部分空乏部分用於使晶圓變薄之第一蝕刻程序包括濕蝕刻。在另一具體實施例中，就全空乏與部分空乏部分用以使晶圓變薄之第一蝕刻程序可以是乾蝕刻。亦可使用其它薄化程序使基板變薄。
如圖所示，第一蝕刻程序為全空乏與部分空乏部分提供不同基板厚度。舉例而言，為全空乏部分蝕刻基板以使電晶體井之頂端表面曝露。至於部分空乏部分，可蝕刻基板而不使部分空乏部分中之電晶體井曝露。將基 板蝕刻至其它深度也可有作用。舉例而言，蝕刻基板期間可取決於裝置要維持之電場來調整裝置之厚度。在第一蝕刻程序之後移除第二蝕刻遮罩。
第一蝕刻程序蝕刻裝置區中之半導體基板，以提供具有階梯高度之半導體基板之第二主表面。舉例而言，為全空乏與部分空乏部分在不同平面上布置基板之第二主表面。舉例而言，分別為全空乏部分210a與部分空乏部分210b在第一與第二平面207a與207b上布置基板之第二主表面。
在一項具體實施例中，在第一蝕刻程序之後處理基板以改善晶圓厚度均勻性。在一項具體實施例中，進行第二蝕刻程序以改善晶圓厚度均勻性。舉例而言，第二蝕刻程序進一步蝕刻半導體基板材料以改善晶圓厚度均勻性。舉例而言，第二蝕刻程序蝕刻由均質材料所構成之半導體基板。如所述，不用STI製造而處理半導體晶圓之第一主表面。這使得基板背面上之晶圓厚度均勻性改善程序可以是具有均質材料之主體基板之蝕刻。舉例而言，由於基板之第二主表面上進行均勻性改善，所以僅蝕刻矽材料。
蝕刻遮罩可予以沉積在晶圓上並且經圖型化而使用於第二蝕刻程序之裝置區曝露。蝕刻遮罩使置於不同平面上之第二主表面曝露。蝕刻遮罩舉例而言，可包括硬罩及軟罩。在一項具體實施例中，用以改善晶圓厚度均勻性之第二蝕刻程序可以是氣體團簇離子束(GCLB)程 序。在另一項具體實施例中，用以改善晶圓厚度均勻性之第二蝕刻程序可以是選擇性蝕刻。提供用以改善晶圓厚度均勻性之其它類蝕刻程序也可有作用。在第二蝕刻程序之後移除蝕刻遮罩。
於第一與第二蝕刻程序之後，基板可在全空乏部分中具有第一最終基板厚度，而在部分空乏部分中具有第二最終基板厚度。第一最終基板厚度舉例而言，可為數百埃(例如，800埃及以下)。第二最終基板厚度舉例而言，可為數百埃(例如，800埃及以上)。
該程序接續在基板中形成一或多個裝置隔離結構。舉例而言，在基板中形成一或多個STI以隔離諸如CMOS電晶體之電路組件。用以形成裝置隔離結構之程序包括形成與要在基板中形成之裝置隔離結構對應之隔離溝槽。此等溝槽可藉由遮罩及蝕刻技術來形成。在一項具體實施例中，使用諸如氧化矽或氮化矽之硬罩。硬罩可藉由使用具有所欲圖型之分劃板以曝照源進行曝照之光阻層來圖型化。藉由諸如反應性離子蝕刻(RIE)之蝕刻將阻劑遮罩上之圖型轉移至硬罩。其它類蝕刻程序也可有作用。接著，使用硬罩將基板蝕刻以形成隔離溝槽。
第4c圖繪示基板中形成之隔離溝槽440。在一項具體實施例中，隔離溝槽自基板之第二主表面穿過基板延展至第一主表面。至於基板之全空乏部分中之裝置隔離溝槽，裝置隔離溝槽自第一平面上之第二主表面延展至第一主表面，而對於置於基板之部分空乏部分中之裝置 隔離溝槽，裝置隔離溝槽自第二平面上之第二主表面延展至第一主表面。
可形成深度與第一和第二最終基板厚度相同之隔離溝槽。舉例而言，全空乏部分中之隔離溝槽具有第一最終基板厚度，而部分空乏部分中之隔離溝槽則具有第二最終基板厚度。提供具有其它深度之裝置隔離溝槽也可有作用。形成隔離溝槽之後，移除硬罩層與光阻。用於形成隔離溝槽之其它技巧也可有作用。
該程序接續在基板之第二主表面上方沉積介電層450。如第4d圖所示，介電層填充隔離溝槽。填充隔離溝槽之介電層在基板中形成裝置隔離結構。介電層可以是諸如氧化矽之氧化物層。提供其它類介電層也可有作用。介電層舉例而言，係藉由化學氣相沉積(CVD)所形成。其它技巧對形成介電層也可有作用。
可在沉積介電層之後任選地進行諸如化學機械研磨(CMP)之研磨程序。該研磨程序可取決於程序要求來進行。舉例而言，可在其它裝置整合需要另外進行接合的情況下進行CMP程序。
在一項具體實施例中，可自第二主表面穿過基板形成貫孔接點以接觸BEOL介電質中之金屬線。貫孔接點可延展自基板之第二主表面上方所形成之介電層之頂端表面，並且延伸穿透基板中之介電層，以接觸BEOL介電質中之金屬線。請參閱第4e圖，貫孔開口460係穿過基板中之裝置隔離結構而形成，並且延伸進入BEOL介電 質之一部分，以接觸BEOL介電質之金屬階。貫孔開口可延伸進入BEOL介電質之一部分，直到其使將金屬線內襯之晶種層曝露為止。舉例而言，貫孔開口可使第二金屬階曝露。提供使其它金屬階曝露之貫孔開口也可有作用。
貫孔開口可使用遮罩及蝕刻技巧來形成。舉例而言，使用蝕刻遮罩進行RIE以形成貫孔開口。在一項具體實施例中，將BEOL介電質之金屬階中要與貫孔接點接觸之金屬線內襯之晶種層可作用為用於形成貫孔開口之蝕刻終止層。舉例而言，所欲金屬階中要與貫孔接點連接之Ta和TaN晶種層作用為用於形成貫孔開口之蝕刻終止層。
請參閱第4f圖，諸如鋁(Al)之導電材料係沉積在第二主表面上方，並且填充貫孔開口，使貫孔接點465形成。提供諸如銅之其它類導電材料也可有作用。可進行諸如CMP之平坦化程序以移除過剩導電材料。如圖所示，自基板之背面形成之貫孔接點提供自基板之第二主表面至第一主表面上BEOL介電質中金屬線的電連接。隨後可移除載體基板。晶圓可進入封裝程序。亦可進行其它程序以完成本裝置。
本發明可體現成其它特定形式而不會脫離其精神或主要特性。因此，前述具體實施例在所有層面都要視為說明性，而不是限制本文中所述之發明。本發明之範疇從而係由隨附申請專利範圍指出，而不是由前述說明指出，而且均等於申請專利範圍之意義及範圍內的所有變 更全都意欲囊括於其中。

Claims (18)

  1. 一種用於形成半導體裝置之方法，包含：提供具有第一主表面與第二主表面之半導體基板，該第一主表面包括形成於該第一主表面上之電路組件以及布置於該半導體基板之該第一主表面上方之後段(BEOL)介電層；進行單一層轉移，以使該半導體基板之該第二主表面曝露以供進行處理；以及處理該半導體基板之該第二主表面，包含：在該半導體基板之該第二主表面上使用第一蝕刻程序進行該半導體基板之晶圓薄化，於該第一蝕刻程序之後，在該半導體基板之該第二主表面上使用第二蝕刻程序進行晶圓厚度均勻性改善，以及自該半導體基板之該第二主表面，穿過該半導體基板形成一或多個裝置隔離結構。
  2. 如申請專利範圍第1項所述之方法，其中，該半導體基板為具有同質結晶材料之主體基板。
  3. 如申請專利範圍第2項所述之方法，其中，形成該等裝置隔離結構包含移除該半導體基板之同質材料以形成一或多個隔離溝槽，以及在該半導體基板上方沉積介電材料以填充該等溝槽。
  4. 如申請專利範圍第1項所述之方法，更包含形成該半導體基板中穿過該裝置隔離結構之貫孔接點，自該第二主表面延展至該BEOL介質層中之金屬階。
  5. 如申請專利範圍第4項所述之方法，其中，形成該貫孔接點包含穿過該裝置隔離結構中之該介電材料蝕刻貫孔開口，以及用接觸材料填充該貫孔開口。
  6. 如申請專利範圍第4項所述之方法，更包含將該金屬階中之金屬線內襯之晶種層，其中，該晶種層作用為用於形成該貫孔開口之蝕刻終止層。
  7. 如申請專利範圍第6項所述之方法，其中，該晶種層包含TaN與Ta晶種層。
  8. 如申請專利範圍第1項所述之方法，其中，該第一蝕刻程序蝕刻該半導體基板以形成用於部分空乏裝置之實質平面型第二主表面。
  9. 如申請專利範圍第1項所述之方法，其中，該第一蝕刻程序蝕刻該半導體基板以形成用於全空乏裝置之實質平面型第二主表面。
  10. 如申請專利範圍第1項所述之方法，其中，該第一蝕刻程序更包含使用分離蝕刻遮罩以使該半導體基板之第二主表面形成之局部化蝕刻，該第二主表面係為了該半導體裝置之部分空乏與全空乏部分而予以布置於不同平面上。
  11. 如申請專利範圍第1項所述之方法，其中，該第一蝕刻程序包含濕蝕刻或乾蝕刻。
  12. 如申請專利範圍第1項所述之方法，其中，用以改善該晶圓厚度均勻性之該第二蝕刻程序包含氣體團簇離子束。
  13. 如申請專利範圍第1項所述之方法，其中，用以改善該晶圓厚度均勻性之該第二蝕刻程序包含選擇性蝕刻。
  14. 如申請專利範圍第1項所述之方法，其中，該單一層轉移將該半導體基板接合至另一載體基板。
  15. 如申請專利範圍第1項所述之方法，其中，該半導體基板包含同質結晶材料。
  16. 一種半導體裝置，包含：半導體基板，具有第一主表面與第二主表面，該第一主表面包括形成於該第一主表面上之電路組件以及布置於該半導體基板之該第一主表面上方之後段(BEOL)介電層；一或多個裝置隔離溝槽，自該第一主表面至該第二主表面布置於該半導體基板中；以及介電層，布置於該半導體基板之該第二主表面上方、填充該等裝置隔離溝槽而使裝置隔離結構在該半導體裝置中形成；其中，該半導體基板之該第二主表面係為了該半導體裝置之部分空乏與全空乏部分而布置於不同平面上。
  17. 如申請專利範圍第16項所述之半導體裝置，其中，該半導體基板包含同質結晶材料。
  18. 如申請專利範圍第16項所述之半導體裝置，更包含該半導體基板中穿過該裝置隔離結構而置之貫孔接點，自該第二主表面延展至該BEOL介質層中之金屬階。
TW107113042A 2018-01-18 2018-04-17 藉由裝置隔離結構之後單一層轉移製造所形成的裝置及方法 TWI680533B (zh)

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