JP2012256639A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 シリコン基板貫通電極を有する半導体装置の製造方法であって、表面側に機能素子と配線層15が形成され、且つ配線層15の下層にエッチング停止層12を有するシリコン基板10の表面側に支持基板30を取着した後、基板10の裏面側を研削して厚みを減少させる。次いで、基板10の裏面側に、ビアホール用開口及び該開口よりも小径のダミーホール用開口を有するマスクを形成した後、基板10の裏面側からエッチングすることにより、配線層15の一部に達するビアホール42を形成すると共に、基板10の途中までダミーホール43を形成する。次いで、ビアホール42の側面に絶縁膜44を形成した後、ビアホール42内に配線材料を形成する。
【選択図】 図7
Description
図1〜図7は、第1の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図2〜図5では、配線層の途中から上層を省略して示している。
図10〜図14は、第2の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図11,12では、配線層の途中から上層を省略して示している。また、図1〜図7と同一部分には同一符号を付して、その詳しい説明は省略する。
なお、本発明は上述した各実施形態に限定されるものではない。シリコン基板に形成する機能素子は固体撮像素子や半導体メモリに限るものではなく、ロジック素子であっても良い。この場合、異なる機能素子を搭載したシリコン基板を積層して一体化することにより、小さい面積でロジックシステムを構成することも可能となる。その他にも、基板を貫通するビアホールを必要とするものに適用可能である。
11…STI領域
12…ゲート絶縁膜
13…ゲート電極
14a,14b,14c…層間絶縁膜
15a,15b,15c…配線層
16…保護絶縁膜
17…中間絶縁膜
18…平坦化用絶縁膜
19…表面バンプ
20…接着剤
30…支持基板
41,45,71,73…レジスト
42…ビアホール
43…ダミーホール
44,74…CVD酸化膜
46…バリア層
47…Cuシード層
48…基板貫通電極
51…側壁保護膜
52…ノッチ
61…イオン注入層
72…素子分離用溝
80…接続電極
Claims (8)
- 表面側に機能素子と配線層が形成され、且つ配線層の下層にエッチング停止層を有するシリコン基板の表面側に支持基板を取着する工程と、
前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、
前記厚みが減少された前記基板の裏面側に、前記配線層の一部とコンタクトする貫通電極形成のためのビアホール用の開口と、該開口よりも径の小さいダミーホール用の開口とを有するマスクを形成する工程と、
前記基板の裏面側から前記マスクの開口に露出した部分をエッチングすることにより、前記配線層の一部に達するビアホールを形成すると共に、前記基板の途中までダミーホールを形成する工程と、
前記ビアホールの側面に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ビアホール及び前記ダミーホールを形成する工程として、反応ガスを用いた反応性イオンエッチング法で前記シリコン基板をビアホール部分で前記エッチング停止層に達するまで選択エッチングした後、前記反応ガスを変えて前記エッチング停止層を選択エッチングすることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エッチング停止層は、前記基板の表面部に設けたシリコン酸化膜からなるゲート絶縁膜であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記ダミーホールは、前記基板貫通のためのビアホールの開口径の1/2以下の開口径を有することを特徴とする請求項1〜3の何れかに記載の半導体装置の製造方法。
- 表面側に機能素子と配線層が形成され、且つ配線層の一部に対向する表面領域にIII族元素のイオン注入領域が形成されたシリコン基板の表面側に支持基板を取着する工程と、
前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、
前記厚みが減少された前記シリコン基板を、前記イオン注入領域の一部を含む領域で該基板の裏面側から選択エッチングすることにより、前記配線層の一部とコンタクトする貫通電極形成のためのビアホールを形成する工程と、
前記ビアホールの側面に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記イオン注入層を形成するためのイオンとしてBを用いたことを特徴とする請求項5記載の半導体装置の製造方法。
- 表面の少なくとも一部にエッチング停止層が形成されたシリコン基板の表面側に支持基板を取着する工程と、
前記シリコン基板を裏面側から選択エッチングして、前記エッチング停止層に達する第1のホール、及びホールの開口よりも径が小さく前記エッチング停止層に達しない第2のホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 表面の少なくとも一部に III族元素のイオン注入層が形成され、該イオン注入層上にエッチング停止層が形成されたシリコン基板の表面側に支持基板を取着する工程と、
前記シリコン基板を裏面側から選択エッチングして、前記エッチング停止層に達するホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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US8405182B2 (en) * | 2011-05-02 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Back side illuminated image sensor with improved stress immunity |
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Cited By (2)
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