CN107993937B - 一种临时键合工艺的辅助结构及利用该结构的晶圆加工方法 - Google Patents
一种临时键合工艺的辅助结构及利用该结构的晶圆加工方法 Download PDFInfo
- Publication number
- CN107993937B CN107993937B CN201711246962.5A CN201711246962A CN107993937B CN 107993937 B CN107993937 B CN 107993937B CN 201711246962 A CN201711246962 A CN 201711246962A CN 107993937 B CN107993937 B CN 107993937B
- Authority
- CN
- China
- Prior art keywords
- tsv
- temporary bonding
- wafer
- substrate
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000003672 processing method Methods 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000012545 processing Methods 0.000 claims description 13
- 239000003292 glue Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 14
- 239000011521 glass Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 9
- 239000012790 adhesive layer Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000032798 delamination Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005336 cracking Methods 0.000 description 3
- 238000002679 ablation Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012634 fragment Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 206010063385 Intellectualisation Diseases 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000012993 chemical processing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Abstract
本发明的实施例公开了一种临时键合工艺的辅助结构,包括:衬底;形成于所述衬底的正面上的功能结构;形成于所述衬底内的有效TSV通孔;以及形成于所述衬底内的伪TSV通孔,所述伪TSV通孔分布在所述功能图形周边的无效区域中,其中所述伪TSV通孔的孔深大于所述有效TSV通孔的孔深。本发明的实施例可有效解决临时键合片进行背面工艺时在真空腔室中易分层或者破裂的问题。
Description
技术领域
本发明涉及半导体制造领域,尤其涉及一种临时键合工艺的辅助结构及利用该结构的晶圆加工方法。
背景技术
随着集成电路技术的不断发展,电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。芯片厚度对器件性能产生重要影响,如薄芯片就具有很多优势,提高散热效率、机械性能与电性能,减小封装体积,减轻重量等。半导体器件的背面工艺一般包括衬底减薄、通孔刻蚀、背面金属化等步骤,当圆片的衬底减薄至150μm甚至更薄时,很容易发生碎片,并且由于应力的原因圆片会发生弯曲变形,无法操作,因此需要在减薄之前与玻璃片等载片临时键合,以临时载片为依托进行后续工艺制作。
临时键合载片技术解决了晶圆减薄制程的拿持和工艺过程中的碎片问题。目前晶圆与载片分离的介质处理方式有激光处理、热处理、机械拆开方式和化学处理等方式。
在现有技术中,通过激光处理进行晶圆与载片分离的工艺通常包括两层结构,在玻璃衬底上施加释放层,并在晶圆上施加黏合层,再将玻璃衬底的释放层和晶圆上的黏合层放置在一起,转移至键合腔,提高温度后在真空中进行键合。然后对晶圆进行处理,包括减薄工艺、硅通孔TSV工艺、重布线层RDL工艺或者其他工艺。对晶圆处理完成后,使用激光器透过玻璃衬底照射释放层,来烧蚀该释放层,由此从玻璃衬底去除该晶圆,玻璃衬底和晶圆分离。
在对晶圆进行背面加工的过程中,临时键合片经常会出现分层的问题。目前解决临时键合片分层问题的方法主要集中在调整涂胶工艺参数,优化键合工艺参数,以及提高键合腔室的极限真空度等。
目前常用的临时键合胶均粘度较大,流动性较差,因此受限于临时键合胶的物化性质,部分高凸点及深槽产品很难在键合过程中将微小气泡完全去除,从而使得该临时键合片在真空腔作业时,由于存在压差导致键合片分层或破裂风险。
因此,本领域需要一种改进的临时键合结构,通过这种工艺有效地解决临时键合片背面工艺作业时易分层或破裂的问题,显著提升工艺稳定性和产品良率。
发明内容
针对现有技术中存在的问题,本发明的一个实施例中提供一种临时键合工艺的辅助结构,包括:衬底;形成于所述衬底的正面上的功能结构;形成于所述衬底内的有效TSV通孔;以及形成于所述衬底内的伪TSV通孔,所述伪TSV通孔分布在所述功能图形周边的无效区域中,其中所述伪TSV通孔的孔深大于所述有效TSV通孔的孔深。
在本发明的一个实施例中,所述伪TSV通孔贯穿衬底。
在本发明的一个实施例中,所述伪TSV通孔的截面为圆形,且多个所述伪TSV通孔分布在所述功能图形的四周。
在本发明的一个实施例中,所述伪TSV通孔的截面为方形,且多个所述伪TSV通孔分布在所述功能图形的四周。
在本发明的一个实施例中,一个或多个所述伪TSV通孔分布在所述功能图形的一侧。
在本发明的一个实施例中,一个或多个所述伪TSV通孔分布在所述功能图形的一角。
本发明的另一个实施例提供一种利用临时键合工艺的辅助结构进行晶圆加工的方法,包括:在晶圆的功能结构周边的无效区域刻蚀伪TSV通孔,其中所述伪TSV通孔的孔深大于有效TSV通孔的孔深;通过键合胶将所述晶圆键合到载片;以及将临时键合晶圆进行背面减薄,使得所述伪TSV通孔先行露头。
在本发明的另一个实施例中,通过干法或湿法刻蚀工艺进行所述伪TSV通孔的刻蚀。
在本发明的另一个实施例中,所述键合胶被施加于所述晶圆。
在本发明的另一个实施例中,所述键合胶被施加于所述载片。
通过在器件晶圆的无效图形区刻蚀伪TSV(Through Silicon Via)通孔,要求伪TSV通孔深度大于器件TSV通孔,经临时键合及背面减薄工艺后,伪TSV通孔先行露头,保证器件晶圆与载片晶圆之间的键合胶层可与大气连通,在真空腔室中可以保证内外压平衡,从而有效解决临时键合片进行背面工艺时在真空腔室中易分层或者破裂的问题。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征,将参考附图来呈现本发明的各实施例的更具体的描述。可以理解,这些附图只描绘本发明的典型实施例,因此将不被认为是对其范围的限制。在附图中,为了清楚明了,相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例的临时键合工艺的辅助结构的横截面示意图。
图2示出根据本发明的实施例的包含临时键合工艺的辅助结构的晶圆100的局部俯视示意图。
图3A至图3D示出根据本发明的实施例的伪TSV通孔布局的多个示例的示意图。
图4A至图4E示出根据本发明的实施例利用该结构的晶圆加工过程的横截面示意图。
具体实施方式
在以下的描述中,参考各实施例对本发明进行描述。然而,本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中,未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地,为了解释的目的,阐述了特定数量、材料和配置,以便提供对本发明的实施例的全面理解。然而,本发明可在没有特定细节的情况下实施。此外,应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中,对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是,本发明的实施例以特定顺序对工艺步骤进行描述,然而这只是为了方便区分各步骤,而并不是限定各步骤的先后顺序,在本发明的不同实施例中,可根据工艺的调节来调整各步骤的先后顺序。
本发明的实施例提供一种临时键合工艺的辅助结构,通过在器件晶圆的无效图形区刻蚀伪TSV(Through Silicon Via)通孔,使得伪TSV通孔深度大于器件TSV通孔,经临时键合及背面减薄工艺后,伪TSV通孔先行露头,保证器件晶圆与载片晶圆之间的键合胶层可与大气连通,在器件晶圆进入真空腔室后,可以保证内外压平衡,从而有效解决临时键合片进行背面工艺时在真空腔室中易分层或者破裂的问题。
图1示出根据本发明的实施例的包含临时键合工艺的辅助结构的晶圆100横截面示意图。如图1所示,晶圆100包括衬底110、形成于衬底110正面上的功能结构120、形成于衬底110内的有效TSV通孔130以及在功能结构120周边的无效区域中的伪TSV通孔140。伪TSV通孔140的孔深大于有效TSV通孔130的孔深。衬底201可以是能用于制造功能结构120的任何材料。在一些实施例中,衬底201可以是单晶硅材料、经掺杂的单晶硅材料、多晶或多层结构衬底、绝缘体上的半导体衬底、玻璃材料或陶瓷材料。在一些实施例中,衬底100可以不包括硅,替代地包括诸如Ge、GaAs或InP等不同的衬底材料。
在本发明的一个实施例中,伪TSV通孔140的孔深可以在工艺和成本允许的范围内尽可能地深。另外,设置伪TSV通孔140的目的在于:在不改变原有工艺流程的情况下,背面减薄工艺后,伪TSV通孔先行露头,使得临时键合片的键合胶层与外界大气的连通,从而实现键合片的内外压平衡。因此,对伪TSV通孔140的孔径尺寸要求不高。在功能图形周边的无效区域面积允许的情况下,伪TSV通孔140的孔径可以大于有效TSV通孔130的孔径。然而,本领域的技术人员应该理解,伪TSV通孔140的孔径也可以小于或等于有效TSV通孔130的孔径。
在本发明的另一个实施例中,伪TSV通孔140可贯穿衬底110。
图2示出根据本发明的实施例的包含临时键合工艺的辅助结构的晶圆100的局部俯视示意图。从图2可以看出,功能结构120周围的无效区域中分布多个伪TSV通孔140。
本领域的技术人员应该理解,可以根据实际需求以及无效区域的分布和面积确定伪TSV通孔140的截面形状、尺寸、数量和位置。
图3A至图3D示出根据本发明的实施例的伪TSV通孔布局的多个示例的示意图。如图3A所示,多个截面为圆形的伪TSV通孔140均匀地分布在功能结构120的四周。如图3B所示,多个截面为方形的伪TSV通孔140分布在功能结构120的四周。如图3C所示,多个伪TSV通孔140仅分布在功能结构120的一侧。如图3D所示,多个伪TSV通孔140仅分布在功能结构120的一角。以上实施例示出了伪TSV通孔截面形状、尺寸、数量和位置的若干示例,本领域的技术人员应该理解,以上示例仅仅是说明性的而非限制性的,伪TSV通孔的截面可以是任意形状,并且伪TSV通孔可以分布在任意的无效区域中,因此分布在任何无效区域中的任意形状的伪TSV通孔均落入本发明的保护范围内。
图4A至图4E示出根据本发明的实施例利用该结构的晶圆加工过程的横截面示意图。首先,提供已完成正面工艺的晶圆,如图4A所示,晶圆包括衬底410、形成于衬底410正面上的功能结构420以及有效TSV通孔430。
接下来,在功能结构420周边的无效区域刻蚀出伪TSV通孔440,如图4B所示。伪TSV通孔440的孔深大于有效TSV通孔430的孔深。在本发明的实施例中,可通过干法或湿法刻蚀工艺进行伪TSV通孔440的刻蚀。本领域的技术人员可根据实际需要选择适当的刻蚀工艺进行伪TSV通孔440的刻蚀,因此本文中不再赘述。
接下来,在衬底410表面涂覆一层键合胶450,经烘烤固化后,晶圆表面平整,如图4C所示。键合胶450可以是所需的任何临时或永久粘合材料层。键合胶450用于将晶圆接合到载片。在本发明的另一个实施例中,键合胶450可以被施加于载片。键合胶450可选自以下材料:BCB、聚酰亚胺、环氧树脂、半固化片、纯胶、ABF(Ajinomoto Build-up Film)、膜状塑封料(Epoxy Molding Compound Sheet)、含有填充材料的黏胶等。
接下来,将涂覆好键合胶450的衬底410与载片460进行键合,如图4D所示。载片的材质可以是硅或玻璃。载片460为衬底410提供背面加工工艺过程中的机械支撑。在本发明的一个实施例中,载片460与键合胶450键合的一侧可任选地包含释放层(图中未示出),以便在完成器件晶圆的背面工艺后,通过适当处理使得器件晶圆与载片460分离出来。例如,释放层可以是紫外(UV)烧蚀层或红外烧蚀层,并且可以被涂覆在载片上之后固化。
接下来,将临时键合片进行器件晶圆背面减薄,使得伪TSV通孔440先行露头,如图4E所示。
因为伪TSV通孔的存在,器件晶圆与载片晶圆之间的键合胶层可与外界大气连通,内外压平衡,在真空腔室中不易裂片,从根本上解决了键合片背面工艺易分层或破裂的问题。
尽管上文描述了本发明的各实施例,但是,应该理解,它们只是作为示例来呈现的,而不作为限制。对于相关领域的技术人员显而易见的是,可以对各个实施例做出各种组合、变型和改变而不背离本发明的精神和范围。因此,此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制,而应当仅根据所附权利要求书及其等同替换来定义。
Claims (10)
1.一种临时键合工艺的辅助结构,包括:
衬底;
形成于所述衬底的正面上的功能结构;
形成于所述衬底内的有效TSV通孔;以及
形成于所述衬底内的伪TSV通孔,所述伪TSV通孔分布在所述功能结构周边的无效区域中,其中所述伪TSV通孔的孔深大于所述有效TSV通孔的孔深。
2.如权利要求1所述的临时键合工艺的辅助结构,其特征在于,所述伪TSV通孔贯穿衬底。
3.如权利要求1所述的临时键合工艺的辅助结构,其特征在于,所述伪TSV通孔的截面为圆形,且多个所述伪TSV通孔分布在所述功能结构的四周。
4.如权利要求1所述的临时键合工艺的辅助结构,其特征在于,所述伪TSV通孔的截面为方形,且多个所述伪TSV通孔分布在所述功能结构的四周。
5.如权利要求1所述的临时键合工艺的辅助结构,其特征在于,一个或多个所述伪TSV通孔分布在所述功能结构的一侧。
6.如权利要求1所述的临时键合工艺的辅助结构,其特征在于,一个或多个所述伪TSV通孔分布在所述功能结构的一角。
7.一种利用临时键合工艺的辅助结构进行晶圆加工的方法,包括:
在晶圆的功能结构周边的无效区域刻蚀伪TSV通孔,其中所述伪TSV通孔的孔深大于有效TSV通孔的孔深;
通过键合胶将所述晶圆键合到载片;以及
将临时键合晶圆进行背面减薄,使得所述伪TSV通孔先行露头。
8.如权利要求7所述的方法,其特征在于,通过干法或湿法刻蚀工艺进行所述伪TSV通孔的刻蚀。
9.如权利要求7所述的方法,其特征在于,所述键合胶被施加于所述晶圆。
10.如权利要求7所述的方法,其特征在于,所述键合胶被施加于所述载片。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711246962.5A CN107993937B (zh) | 2017-12-01 | 2017-12-01 | 一种临时键合工艺的辅助结构及利用该结构的晶圆加工方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711246962.5A CN107993937B (zh) | 2017-12-01 | 2017-12-01 | 一种临时键合工艺的辅助结构及利用该结构的晶圆加工方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107993937A CN107993937A (zh) | 2018-05-04 |
CN107993937B true CN107993937B (zh) | 2020-03-31 |
Family
ID=62035049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711246962.5A Active CN107993937B (zh) | 2017-12-01 | 2017-12-01 | 一种临时键合工艺的辅助结构及利用该结构的晶圆加工方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107993937B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111446151A (zh) * | 2020-03-27 | 2020-07-24 | 绍兴同芯成集成电路有限公司 | 一种切割晶粒后批量转移晶粒至蓝膜的方法 |
CN112466804B (zh) * | 2020-11-06 | 2022-11-11 | 中国科学院微电子研究所 | 一种半导体器件的制造方法及半导体器件 |
CN112530813A (zh) * | 2020-11-30 | 2021-03-19 | 复旦大学 | 临时键合方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200411863A (en) * | 2002-12-30 | 2004-07-01 | Advanced Semiconductor Eng | Flip-chip package |
CN1787168A (zh) * | 2005-10-11 | 2006-06-14 | 中国电子科技集团公司第二十四研究所 | 在具有深槽图形的硅基衬底上制作硅薄膜的方法 |
CN103441083A (zh) * | 2013-06-27 | 2013-12-11 | 清华大学 | 一种用于三维集成的临时键合方法 |
KR20140020507A (ko) * | 2012-08-09 | 2014-02-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법 |
CN106469712A (zh) * | 2015-08-20 | 2017-03-01 | 矽品精密工业股份有限公司 | 电子封装结构及其制法 |
CN107195627A (zh) * | 2017-05-12 | 2017-09-22 | 中国电子科技集团公司第五十五研究所 | 一种氮化镓晶体管与硅晶体管集成的方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8263497B2 (en) * | 2009-01-13 | 2012-09-11 | International Business Machines Corporation | High-yield method of exposing and contacting through-silicon vias |
KR101709635B1 (ko) * | 2010-10-14 | 2017-02-24 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
JP2012256639A (ja) * | 2011-06-07 | 2012-12-27 | Toshiba Corp | 半導体装置の製造方法 |
-
2017
- 2017-12-01 CN CN201711246962.5A patent/CN107993937B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200411863A (en) * | 2002-12-30 | 2004-07-01 | Advanced Semiconductor Eng | Flip-chip package |
CN1787168A (zh) * | 2005-10-11 | 2006-06-14 | 中国电子科技集团公司第二十四研究所 | 在具有深槽图形的硅基衬底上制作硅薄膜的方法 |
KR20140020507A (ko) * | 2012-08-09 | 2014-02-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법 |
CN103441083A (zh) * | 2013-06-27 | 2013-12-11 | 清华大学 | 一种用于三维集成的临时键合方法 |
CN106469712A (zh) * | 2015-08-20 | 2017-03-01 | 矽品精密工业股份有限公司 | 电子封装结构及其制法 |
CN107195627A (zh) * | 2017-05-12 | 2017-09-22 | 中国电子科技集团公司第五十五研究所 | 一种氮化镓晶体管与硅晶体管集成的方法 |
Also Published As
Publication number | Publication date |
---|---|
CN107993937A (zh) | 2018-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI446419B (zh) | 堆疊裝置的製造方法及裝置晶圓處理方法 | |
TWI697959B (zh) | 半導體封裝及封裝半導體裝置之方法 | |
US8846499B2 (en) | Composite carrier structure | |
US8580612B2 (en) | Chip assembly | |
US8535984B2 (en) | Electronic modules and methods for forming the same | |
US6680241B2 (en) | Method of manufacturing semiconductor devices by dividing wafer into chips and such semiconductor devices | |
KR100517075B1 (ko) | 반도체 소자 제조 방법 | |
US9355881B2 (en) | Semiconductor device including a dielectric material | |
US9142434B2 (en) | Method for singulating electronic components from a substrate | |
TWI442485B (zh) | 半導體裝置之製造方法 | |
CN107993937B (zh) | 一种临时键合工艺的辅助结构及利用该结构的晶圆加工方法 | |
CN104465418B (zh) | 一种扇出晶圆级封装方法 | |
CN105742198B (zh) | 管芯接合器及其使用方法 | |
CN109003907B (zh) | 封装方法 | |
US8327532B2 (en) | Method for releasing a microelectronic assembly from a carrier substrate | |
KR20120039667A (ko) | 이면측 지지층을 가진 반도체-온-절연체 | |
US8820728B2 (en) | Semiconductor wafer carrier | |
JP2010263080A (ja) | 半導体装置 | |
JP2011514686A (ja) | チップをウェハ上にボンディングするための方法 | |
TW201622009A (zh) | 藉由多孔與非多孔層所強化的電子結構及製造方法 | |
JP2009272512A (ja) | 半導体装置の製造方法 | |
US10276424B2 (en) | Method and apparatus for wafer level packaging | |
JP2015508234A (ja) | 電子デバイスの三次元実装のための方法 | |
JP2012186309A (ja) | ウエハレベルパッケージの製造方法、及びウエハレベルパッケージ | |
US9824912B2 (en) | Method of transforming an electronic device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |